JP2014150481A

JP2014150481A - 半導体装置

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Publication number: JP2014150481A
Application number: JP2013019278A
Authority: JP
Inventors: Kazuya Ishihara; 数也石原
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2013-02-04
Filing date: 2013-02-04
Publication date: 2014-08-21

Abstract

【課題】小面積でパワーゲーティングが可能な半導体装置を、簡易な製造プロセスで実現する。
【解決手段】半導体演算装置１は、複数の論理回路ブロック３０のうちの待機状態にある論理回路ブロックへの電源供給を遮断（パワーゲーティング）するための電源スイッチ７を備える。電源スイッチ７は、仮想接地線６と接地電圧ＧＮＤとの間に並列に接続された複数のトランジスタ７０を含む。複数のトランジスタ７０は、複数の論理回路ブロック３０が形成される半導体集積回路８０の上面に形成され、酸化物半導体をチャネル層とする薄膜トランジスタにより構成される。
【選択図】図１

Description

この発明は、半導体装置に関し、より特定的には、パワーゲーティングを行なうためのスイッチング素子を備えた半導体装置に関する。

近年、携帯電話を中心としたモバイル機器のシステム性能が著しく向上し、これに対応するための半導体装置の微細化技術も同様に進展している。このような半導体装置の微細化によって、半導体装置におけるリーク電流の低減が困難となってきている。このリーク電流は、半導体装置の消費電力を増大させるとともに、動作クロックの高速化を困難にする。

モバイル機器の低消費電力化を実現するためには、回路設計技術と半導体デバイス（プロセス）技術とをリンクさせることで、半導体装置の微細化における上記問題点を回避する必要がある。そのような技術の１つとして、パワーゲーティングがある（例えば、特許文献１および非特許文献１参照）。

パワーゲーティングとは、半導体演算装置内部の論理回路をいくつかの論理回路ブロックに分割し、待機状態にある論理回路ブロックへの電源供給を遮断する操作のことである。非特許文献１には、非活性の論理ブロックへの電源供給をｎチャネル型ＦＥＴ（Field Effect Transistor）からなるスイッチング素子で遮断する構成が示される。また、特許文献１には、上記のスイッチング素子にＭＥＭＳ（Micro-Electro-Mechanical Switch）スイッチを用いる構成が示される。このようにして非活性の論理回路ブロックのリーク電流をゼロにすることにより、半導体演算装置全体でのリーク電流を減らし、低消費電力化を実現する。

特開２０１０−１２９３７１号公報

Alexander Branover et al., "AMD Fusion APU:LLANO", IEEE MICRO, Volume 32, Issue 2, 2012, pp.28-37.

パワーゲーティングに用いるスイッチング素子としては、オフ時に流れる電流（以下、オフリーク電流とも称する）が十分に小さいことが要求される。さらに、オン抵抗が十分に低いことが求められる。

上記の非特許文献１のように、半導体集積回路（ＩＣ：Integrated Circuit）と同一の基板上にスイッチング素子を形成する構成では、複数個のＦＥＴを並列接続させることによってスイッチング素子のオン抵抗を小さくできる一方で、スイッチング素子の占有面積が大きくなるために半導体集積回路のチップ面積を増大させるという問題がある。

また、上記の特許文献１のように、ＭＥＭＳスイッチを用いる構成では、静電駆動されるＭＥＭＳスイッチの接点部にスティクション（固着）が起こるため、スイッチの動作不良が発生しやすいという問題がある。このスティクションを防止するには高電圧が用いられるが、低消費電力のデバイスには適用が困難である。また、半導体集積回路の製造プロセス以外にＭＥＭＳスイッチの可動構造を形成するための工程が必要となるため、プロセスが複雑化するという問題もある。

それゆえ、この発明はかかる課題を解決するためになされたものであり、その目的は、小面積でパワーゲーティングが可能な半導体装置を、簡易な製造プロセスで実現することである。

この発明のある局面では、半導体装置は、半導体集積回路により構成され、複数の論理回路ブロックを含む内部回路と、複数の論理回路ブロックのうちの待機状態にある論理回路ブロックへの電源供給を遮断するためのスイッチング素子とを備える。スイッチング素子は、半導体集積回路の上面に形成され、酸化物半導体をチャネル層とする薄膜トランジスタである。

この発明によれば、小面積でパワーゲーティングが可能な半導体装置、特に半導体演算装置を簡易な製造プロセスで実現できる。

この発明の実施の形態による半導体演算装置の構成を概略的に示すブロック図である。ａ−ＩＧＺＯＴＦＴのゲート電圧−ドレイン電流特性を示す図である。この発明の実施の形態による半導体演算装置の断面図である。ａ−ＩＧＺＯＴＦＴの製造工程を断面で示す説明図である。この発明の実施の形態による半導体演算装置を上面からみた外観図である。

以下、本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明を繰返さない。

図１は、この発明の実施の形態による半導体装置の代表例として示される半導体演算装置の構成を概略的に示すブロック図である。

図１を参照して、半導体演算装置１は、一例としてＣＰＵ（Central Processing Unit）を構成する。半導体演算装置１は、電源回路２と、論理回路３と、周辺回路４と、電源線５と、仮想接地線６とを備える。

電源回路２は、半導体演算装置１の外部から供給される外部電源電圧ＶＣＣを降圧した内部電源電圧ＶＤＤを生成し、その生成した内部電源電圧ＶＤＤを電源線５に供給する。内部電源電圧ＶＤＤは、論理回路３および周辺回路４などの内部回路の駆動電圧として用いられる。

論理回路３は、電源線５および仮想接地線６の間に接続される。仮想接地線６は、接地電圧ＧＮＤに直接接続されず、その電圧レベルが変更可能な接地線である。周辺回路４は、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）およびキャッシュメモリなどのメモリ回路を含む。

論理回路３は、複数の論理回路ブロックに分割される。図１には、論理回路ブロック３０が代表として示されている。複数の論理回路ブロックに対してはパワーゲーティングが実行される。具体的には、半導体演算装置１は、パワーゲーティングを行なうための構成として、複数の電源スイッチ７と、電源制御回路８とをさらに備える。

複数の電源スイッチ７は、複数の論理回路ブロックにそれぞれ対応して設けられる。なお、図１では図解を容易にするために、論理回路ブロック３０に対応する電源スイッチ７のみが示されている。

電源スイッチ７は、仮想接地線６と接地電圧ＧＮＤとの間に並列に接続された複数のトランジスタ７０を含む。各トランジスタ７０のドレイン端子は対応の論理回路ブロック３０の仮想接地線６に接続され、ソース端子は接地電圧ＧＮＤに接続される。複数のトランジスタ７０のオン（導通）／オフ（非導通）によってパワーゲーティングが実行される。

電源制御回路８は、複数のトランジスタ７０のオン／オフを制御するための制御信号を出力する。具体的には、電源制御回路８は、動作状態にある論理回路ブロックに対応する電源スイッチ７（トランジスタ７０）をオンするように制御信号を出力する。これにより、当該論理回路ブロックは、電源スイッチ７を介して接地電圧ＧＮＤの供給を受ける。

これに対して、電源制御回路８は、待機状態にある論理回路ブロックに対応する電源スイッチ７（トランジスタ７０）をオフするように制御信号を出力する。これにより、当該論理回路ブロックへの接地電圧ＧＮＤの供給が遮断される。このように待機状態にある論理回路ブロックへの電源供給を遮断することにより、リーク電流を減らし、低消費電力化を実現する。

（電源スイッチ７の構成）
図１に示した半導体演算装置１は、単一の半導体基板上に形成された半導体集積回路（ＩＣ）８０によって構成される。この半導体集積回路８０を構成する主要な半導体素子は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタなどで形成されている。したがって、電源スイッチ７のトランジスタ７０についても、内部回路を構成する半導体素子と同一の半導体基板上に形成することが一般的である。例えば、トランジスタ７０は、ＮＭＯＳ（Negative-channel MOS）トランジスタにより構成される。

ここで、電源スイッチ７のトランジスタ７０としては、上述したパワーゲーティングを実行するために、オフ時に流れる電流（オフリーク電流）が十分に小さいことが要求される。さらに、トランジスタ７０のオン抵抗が十分に低いことが求められる。

ＭＯＳトランジスタのオン抵抗を下げるための手法としては、一般的に、ＭＯＳトランジスタのチャネル幅を大きくする、もしくは、複数個のＭＯＳトランジスタを並列接続する構成が利用される。しかしながら、前者の場合、ＭＯＳトランジスタのチャネル長が限界まで短縮されている状態でチャネル幅を大きくしても、所望のオフリーク電流の低減効果は十分に見込めない。

また、後者の場合では、各ＭＯＳトランジスタのオフリーク電流の総和が電源スイッチ７に流れることになるので無視できなくなる。さらには、電源スイッチ７の占有面積が増えるため、半導体集積回路８０のチップ面積が大きくなるという問題がある。したがって、トランジスタ単体で、オン抵抗が低く、かつ、オフリーク電流が小さいという特性を満たす必要がある。

そこで、この発明の実施の形態では、電源スイッチ７のトランジスタ７０に、インジウム（Ｉｎ）−ガリウム（Ｇａ）−亜鉛（Ｚｎ）−酸素（Ｏ）系のアモルファス酸化物半導体（ａ−ＩＧＺＯ）をチャネル層とする薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を用いる。このような酸化物半導体をチャネル層としたＴＦＴは、「酸化物半導体ＴＦＴ」とも称される。なお、酸化物半導体は、Ｚｎ、Ｇａ、Ｉｎまたは錫（Ｓｎ）を基本とする酸化物であるか、あるいは、これらの複合酸化物である酸化亜鉛（ＺｎＯ）、インジウム−ガリウム−亜鉛酸化物（ＩｎＧａＺｎＯ_４）、インジウム−亜鉛酸化物（Ｚｎ−Ｉｎ−Ｏ）、または亜鉛−錫酸化物（Ｚｎ−Ｓｎ−Ｏ）から成ってもよい。以下の説明では、ａ−ＩＧＺＯをチャネル層とする酸化物半導体ＴＦＴを「ａ−ＩＧＺＯＴＦＴ」とも表記する。

図２に、ａ−ＩＧＺＯＴＦＴのゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性を示す。図２を参照して、ａ−ＩＧＺＯＴＦＴは、ａ−Ｓｉ（アモルファスシリコン）ＴＦＴと比較して、チャネル層中の伝導キャリアの動き易さを示す電界効果移動度が高いため、オン抵抗が低く、高速で動作できる。また、ａ−ＳｉＴＦＴと比較してオフ抵抗が高いため、オフリーク電流が約１００分の１程度にまで抑えられる。このように、ａ−ＩＧＺＯＴＦＴは、ａ−ＳｉＴＦＴと比較して、優れた電流オン・オフ比（Ｏｎ／Ｏｆｆ比）を有している。

この発明の実施の形態では、このａ−ＩＧＺＯＴＦＴを電源スイッチ７のトランジスタ７０に適用する。ａ−ＩＧＺＯＴＦＴが有する高いＯｎ／Ｏｆｆ比を活かして、電源遮断効果の高い電源スイッチ７を小さい回路規模で実現する。

その一方で、ａ−ＩＧＺＯＴＦＴをＣＭＯＳ構成の半導体集積回路と一体的に形成するために、既存のＳｉプロセスラインをそのまま用いることは困難である。Ｉｎ、Ｇａ、Ｚｎ等の元素をＳｉプロセスラインで用いた場合、重金属汚染によって下地のＳｉトランジスタのゲート酸化膜に欠陥準位が形成される可能性があり、半導体集積回路の歩留まりや信頼性に影響を及ぼすためである。したがって、このような相互汚染を防止するためには、ａ−ＩＧＺＯＴＦＴを形成する工程以降を行なうための専用の設備が必要となり、膨大な設備投資が余儀なくされる。

そこで、本実施の形態による半導体装置では、半導体集積回路８０を既存のＳｉプロセスを用いて形成した後、その半導体集積回路８０の上面にａ−ＩＧＺＯＴＦＴを形成する。具体的には、ＳｉプロセスにおいてＳｉトランジスタ全体を覆うように最終保護膜を形成した後、その最終保護膜の上面にａ−ＩＧＺＯＴＦＴを形成する。すなわち、Ｓｉトランジスタは最終保護膜で覆われているため、上述した相互汚染が回避される。その結果、既存のＳｉプロセスラインに対する新たな設備投資を低減できる。

なお、最終保護膜上にａ−ＩＧＺＯＴＦＴを形成する条件として、最終保護膜の形成温度よりも高温となるプロセスを適用することが禁じられる。高温のプロセスを経ることによって、下層のＳｉトランジスタの特性や配線の信頼性に影響を及ぼすためである。ａ−ＩＧＺＯＴＦＴでは、チャネル層となる酸化物半導体膜がアモルファス構造であるため、常温で成膜可能である。したがって、上記の条件を容易に満たすことができる。

以下、この発明の実施の形態による半導体演算装置１の具体的な構成について、図面を参照して詳細に説明する。

図３は、この発明の実施の形態による半導体演算装置１の断面図である。
図３を参照して、トランジスタ７０は、半導体集積回路８０の上面に形成される。半導体集積回路８０は、上述したように、既存のＳｉプロセスを用いて形成される。

具体的には、最初に、半導体基板４０の主表面に、ＭＯＳトランジスタ１０を形成する。詳細には、まず、半導体基板４０の主表面に、距離を隔てて複数の素子分離領域２０を形成する。素子分離領域２０は、複数のＭＯＳトランジスタ１０を電気的に分離する機能を有する。素子分離領域２０を形成した後、活性領域においてゲート絶縁膜１２およびゲート電極１４を形成する。次いで、ドレイン領域となる拡散層領域１６およびソース領域となる拡散層領域１８をイオン注入により形成する。

次に、半導体基板４０の主表面の全面に、第１層間絶縁膜５０を堆積する。第１層間絶縁膜５０は、例えば、ＢＰＳＧ（Boron Phosphorous Silicate Glass）からなる。次いで、第１層間絶縁膜５０上にパターニングされたレジスト膜（図示せず）を堆積し、このレジスト膜をマスクとして、コンタクトとなる部分の第１層間絶縁膜５０を選択的に除去することにより、コンタクトホール２２を形成する。そして、レジスト膜を除去した後に、コンタクトホール２２を導体材料で埋め込むことにより、コンタクトプラグを形成する。

次に、第１層間絶縁膜５０上に所定の配線材料（例えば、ＴｉＮ／Ａｌ−Ｓｉ／ＴｉＮ／Ｔｉ）を成膜した後、この配線材料に対して公知のフォトリソグラフィおよびドライエッチングを行なうことにより、第１配線２４を形成する。

次に、第１層間絶縁膜５０が形成された半導体基板４０の主表面の全面に、第２層間絶縁膜５２を堆積する。そして、第２層間絶縁膜５２上にパターニングされたレジスト膜（図示せず）を堆積し、このレジスト膜をマスクとして、コンタクトとなる部分の第２層間絶縁膜５２を選択的に除去することにより、コンタクトホール２６を形成する。そして、レジスト膜を除去した後に、コンタクトホール２６を導体材料で埋め込むことにより、コンタクトプラグを形成する。

次に、第２層間絶縁膜５２上に所定の配線材料（例えば、ＴｉＮ／Ａｌ−Ｓｉ／ＴｉＮ／Ｔｉ）を成膜した後、この配線材料に対して公知のフォトリソグラフィおよびドライエッチングを行なうことにより、第２配線２８を形成する。

次に、第２層間絶縁膜５２が形成された半導体基板４０の主表面の全面に、第３層間絶縁膜５４を堆積する。そして、第３層間絶縁膜５４上にパターニングされたレジスト膜（図示せず）を堆積し、このレジスト膜をマスクとして、コンタクトとなる部分の第３層間絶縁膜５４を選択的に除去することにより、コンタクトホール２９を形成する。そして、レジスト膜を除去した後に、コンタクトホール２９を導体材料で埋め込むことにより、コンタクトプラグを形成する。

次に、第３層間絶縁膜５４上に所定の配線材料（例えば、ＴｉＮ／Ａｌ−Ｓｉ／ＴｉＮ／Ｔｉ）を成膜した後、この配線材料に対して公知のフォトリソグラフィおよびドライエッチングを行なうことにより、第３配線３２を形成する。

最後に、第３層間絶縁膜５４が形成された半導体基板４０の主表面の全面に、最終保護膜５６を堆積する。そして、最終保護膜５６上にパターニングされたレジスト膜（図示せず）を堆積し、このレジスト膜をマスクとして、コンタクトとなる部分の最終保護膜５６を選択的に除去し、コンタクトホール３４を形成する。そして、レジスト膜を除去した後に、コンタクトホール３４を導体材料で埋め込むことにより、コンタクトプラグを形成する。

以上に説明した製造工程によって半導体集積回路８０が形成されると、次いで、半導体集積回路８０の最終保護膜５６の上面には、電源スイッチ７のトランジスタ７０（図１）を構成するａ−ＩＧＺＯＴＦＴが形成される。図３に示すように、ａ−ＩＧＺＯＴＦＴは、ボトムゲート構造を有している。詳細には、ａ−ＩＧＺＯＴＦＴは、最終保護膜５６上に形成されたゲート電極６２と、ゲート電極６２を覆うように設けられたゲート絶縁層６４と、ゲート絶縁層６４上でゲート電極６２と重なるように島状に設けられたチャネル領域を有する酸化物半導体層６６と、酸化物半導体層６６およびゲート絶縁層６４上において、ゲート電極６２に重なるとともにチャネル領域を挟んで互いに対峙するように設けられたソース電極６８およびドレイン電極６９と、チャネル領域を保護するための絶縁膜７２とを備える。酸化物半導体層６６は、ａ−ＩＧＺＯ系の酸化物半導体により構成されている。また、ゲート電極６２は、第１導電層６２ａおよび第２導電層６２ｂの積層膜により構成されている。

次に、図３に示すトランジスタ７０（ａ−ＩＧＺＯＴＦＴ）の製造工程の一例について図面を用いて説明する。図４は、ａ−ＩＧＺＯＴＦＴの製造工程を断面で示す説明図である。なお、図４に示す製造工程は、半導体集積回路８０が製造された後に実行されるものである。

図４（ａ）を参照して、最初に、半導体集積回路８０の最終保護膜５６（図３）の上面の全体に、スパッタリング法により、第１金属膜９０（例えば、アルミニウム膜）を形成し、次いで、第１金属膜９０上に、第２金属膜９１（例えば、チタン膜）を順に形成して積層する。そして、第１金属膜９０および第２金属膜９１を覆うように、スピンコート法により、感光性樹脂９２を塗布する。

次に、フォトマスク（図示せず）を用いて感光性樹脂９２に対して露光処理を行ない、露光処理が行なわれた感光性樹脂９２に対して現像処理を行なうことにより、図４（ｂ）に示すように、レジスト膜９３を形成する。そして、このレジスト膜９３をマスクとして、所定のエッチングガスを使用したドライエッチングを行なうことにより、第１金属膜９０および第２金属膜９１をパターニングして、図４（ｃ）に示すように、第１金属膜９０からなる第１導電層６２ａと第２金属膜９１からなる第２導電層６２ｂとが積層されたゲート電極６２を形成する。

次に、レジスト膜９３を除去した後、ゲート電極６２が形成された半導体集積回路８０の主表面の全体に、ＣＶＤ法により、例えば窒化シリコン膜を成膜する。これにより、図４（ｄ）に示すように、ゲート電極６０を覆うように、ゲート絶縁層６４を形成する。

次いで、アモルファス状の酸化物半導体材料９４を、例えばスピンコート法により、ゲート絶縁層６４上に塗布する。アモルファス状の酸化物半導体材料としては、ａ−ＩＧＺＯ系の酸化物半導体材料が用いられる。酸化物半導体材料９４はアモルファス状であるため、図４（ｅ）に示すように、酸化物半導体材料９４の表面は平坦になる。

次に、図４（ｆ）に示すように、酸化物半導体材料９４に対してエッチング処理が施されることにより、ゲート絶縁層６４を挟んでゲート電極６２の上に酸化物半導体層６６が形成される。次いで、酸化物半導体層６６が形成された基板全体に、スパッタリング法により、例えばチタン膜およびアルミニウム膜を順に成膜した後、そのアルミニウム膜およびチタン膜に対してフォトリソグラフィおよびエッチングを行なうことにより、ソース電極６８およびドレイン電極６９を形成する。最後に、ａ−ＩＧＺＯＴＦＴが形成された基板全体を覆うように絶縁膜７２を形成する。

以上のようにして、半導体集積回路８０の上面に、トランジスタ７０を構成するａ−ＩＧＺＯＴＦＴが形成される。なお、トランジスタ７０と半導体集積回路８０内のＭＯＳトランジスタ１０（図３）とは、層間絶縁膜５０，５２，５４および最終保護膜５６に形成されたコンタクトプラグおよび配線２４，２８，３２によって電気的に接続される。

このように、この発明の実施の形態では、電源スイッチ７を構成するトランジスタ７０を半導体集積回路８０の上面に形成するため、半導体集積回路８０のチップ面積を増大させることなく電源スイッチ７を形成することができる。また、チップ面積低減のためにトランジスタ７０を形成するスペースが制約されることがないため、素子サイズ（チャネル長およびチャネル幅）を大きくすることができ、トランジスタ７０のオン抵抗をより一層低減することが可能となる。

なお、トランジスタ７０は、論理回路３、周辺回路４および電源制御回路８の少なくとも１つが形成される回路領域の上部に形成される。図５には、一例として、周辺回路４が形成される回路領域の上部にトランジスタ７０が形成された構成を例示する。この構成例では、トランジスタ７０と周辺回路４とを電気的に接続するための配線を短くできるため、配線の負荷を低減できる。なお、電源制御回路８が形成される回路領域の上部にトランジスタ７０を形成する構成においても、同様の効果が得られる。

一方、図示は省略するが、論理回路３が形成される回路領域の上部にトランジスタ７０を形成する構成とした場合には、論理回路３の占有面積が広いことを利用して、素子サイズの大きい（すなわち、オン抵抗の小さい）ａ−ＩＧＺＯＴＦＴを形成できる。

また、上記の実施の形態では、トランジスタ７０にａ−ＩＧＺＯＴＦＴを適用した構成について例示したが、必ずしもこれに限定されるものではなく、結晶性を有するＩＧＺＯを用いたＴＦＴを適用してもよい。

なお、上記の実施の形態では、仮想接地線６と接地電圧ＧＮＤとの間に電源スイッチ７を設ける構成について例示したが、これは、トランジスタ７０を構成するａ−ＩＧＺＯＴＦＴが一般的にｎチャネル型のＴＦＴであることによる。したがって、ｐチャネル型のＴＦＴを電源線５と論理回路３との間に電源スイッチ７を接続する構成としてもよい点について確認的に記載する。

今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１半導体演算装置、２電源回路、３論理回路、４周辺回路、５電源線、６仮想接地線、７電源スイッチ、８電源制御回路、１０ＭＯＳトランジスタ、３０論理回路ブロック、７０トランジスタ、８０半導体集積回路。

Claims

半導体集積回路により構成され、複数の論理回路ブロックを含む内部回路と、
前記複数の論理回路ブロックのうちの待機状態にある論理回路ブロックへの電源供給を遮断するためのスイッチング素子とを備え、
前記スイッチング素子は、前記半導体集積回路の上面に形成され、酸化物半導体をチャネル層とする薄膜トランジスタである、半導体装置。
前記複数の論理回路ブロックは、仮想接地線に接続され、
前記スイッチング素子は、前記仮想接地線と接地電圧との間に接続される、請求項１に記載の半導体装置。
前記内部回路は、周辺回路と、前記スイッチング素子を制御する制御回路とをさらに含み、
前記スイッチング素子は、前記半導体集積回路において、前記複数の論理回路ブロック、前記周辺回路および前記制御回路の少なくとも１つが形成される回路領域の上部に形成される、請求項１または２に記載の半導体装置。