KR100643681B1 - 단일 기판에 형성된 실리콘-온-인슐레이터 전계효과 트랜지스터와 벌크 전계효과 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 전계효과 트랜지스터 제작 방법 및 그 구조에 관한 것으로, 상세하게는 단일 기판에 형성된 SOI(silicon-On-insulator) 전계효과 트랜지스터 및 벌크(bulk) 전계효과 트랜지스터의 제작 방법과 그 제작 방법에 의하여 제작된 전계효과 트랜지스터에 관한 것이다.
본 발명에 따른 단일 기판에 형성된 SOI 핀 전계효과 트랜지스터 및 벌크 트랜지스터의 제조 방법은, (a) 실리콘 기판, 하부절연막, 실리콘으로 이루어진 SOI 기판에 하드 마스크를 순차적으로 형성하는 단계; (b) 상기 마스크 패턴을 마스크로 하여 실리콘 채널이 형성될 실리콘 핀과 소스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (c) 상기 실리콘 기판 상에 벌크 트랜지스터를 형성하기 위해 감광막 패턴을 마스크로하여 실리콘 및 하부절연막의 일부 영역을 식각하는 단계; (d) 상기 (b)단계에서 형성된 실리콘 핀 위에 게이트 유전막을 성장시키고, 게이트 물질을 증착한 후, 게이트 영역을 형성하여 SOI 핀 전계효과 트랜지스터를 형성하는 단계; 및 (e) 상기 (c)단계에서 식각 노출된 실리콘 기판 위에 게이트 유전막을 성장시키고, 게이트 물질을 증착한 후, 게이트 영역을 형성하여 벌크 트랜지스터를 형성하는 단계;를 포함하여 이루어진다.
전계효과 트랜지스터, 삼차원 구조, 박막 채널, 단채널 효과, SOI (Silicon-On-Insulator) 기판, Hybrid-Integration, Hetero-Integration, ESD, Double-Gate, Multiple-Gate, CMOS Image Sensor, Analog-Digital 회로

Description

단일 기판에 형성된 실리콘-온-인슐레이터 전계효과 트랜지스터와 벌크 전계효과 트랜지스터 및 그 제조 방법{SOI AND BULK FIELD EFFECT TRANSISTOR ON SAME SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래 기술에 따른 SOI 기판 상에 형성된 CMOS(Complementary Metal-Oxide Semiconductor)의 ESD(ElectroStatic Discharge) 보호 네트워크의 회로도이다.
도 2는 종래 기술에 따른 단일 기판에 형성된 박막 트랜지스터와 벌크(bulk) 트랜지스터의 단면도이다.
도 3은 본 발명의 일실시예에 따른 단일 기판에 형성된 SOI 핀 전계효과 트랜지스터 및 벌크 전계효과 트랜지스터를 제작하는 방법을 순차적으로 도시한 공정 투시도이다.
도 4는 본 발명의 다른 실시예에 따른 단일 기판에 형성된 SOI 핀 전계효과 트랜지스터 및 벌크 핀 전계효과 트랜지스터를 제작하는 방법을 순차적으로 도시한 공정 투시도이다.
도 5는 본 발명의 또 다른 실시예에 따른 단일 기판에 형성된 SOI 핀 전계효과 트랜지스터 및 높은 문턱전압을 갖는 벌크 핀 전계효과 트랜지스터를 도시한 것이다.
도 6는 도 4 및 도 5에 도시된 방법에 의해 제작된 벌크 트랜지스터를 이용한 단일 기판에 형성된 SOI 핀 전계효과 트랜지스터 및 서로 다른 게이트 유전막 두께에 따른 다른 문턱전압을 갖는 다중 게이트 벌크 트랜지스터의 일례이다.
*****도면의 주요 부분에 대한 부호의 설명*****
301, 401, 501: 실리콘 기판 302, 402: 하부절연막
303, 403: 실리콘 304, 404, 405: 하드 마스크
305: 감광막 패턴 306, 406: 게이트 유전막
307, 407, 503: 게이트 물질 502: 층간 절연막
본 발명은 전계효과 트랜지스터 제작 방법 및 그 구조에 관한 것으로, 상세하게는 단일 기판에 형성된 SOI(silicon-On-insulator) 전계효과 트랜지스터 및 벌크(bulk) 전계효과 트랜지스터의 제작 방법과 그 제작 방법에 의하여 제작된 전계효과 트랜지스터에 관한 것이다.
반도체 소자의 가격을 낮추고 성능을 높이기 위해 반도체 소자 크기는 무어의 법칙에 따라 지속적인 축소를 거듭하여 반도체 IC의 고집적을 가능하게 하였다.
소자의 채널 길이가 축소됨에 따라 나타나는 단채널 효과(short-channel effect)를 줄이기 위하여 기판에 수직으로 형성된 실리콘 채널 양쪽에 게이트를 위치시켜 채널을 형성하며 기존의 SOI CMOS(Complementary Metal-Oxide Semiconductor) 공정방법을 이용하는 핀 전계효과 트랜지스터 구조가 제안되었다.
이러한, SOI 기판을 이용한 FinFET 구조는 하부절연막의 낮은 열 전달력에 의한 줄 가열(Joule heating)에 의해 소자 고장과 얇은 실리콘 핀에 의한 ESD(ElectroStatic Discharge) 전류밀도의 증가라는 단점을 가지고 있다.
ESD에 의해 소자의 자기 가열 현상이 일어나게 되면 온도가 급작스럽게 증가된다. 이러한 열을 신속히 방산하지 못하게 되면 폴리실리콘(polysilicon) 저항의 파손 및 폴리실리콘의 용융에 의한 전기적 단락, MOS 드레인 모서리에서의 소프트 손상, 게이트 유전막의 파열 등의 문제가 발생하게 된다.
이러한, ESD를 막기 위하여 기존의 벌크 기판에서 사용되던 방법들은 SOI 기판위에서는 통용되지 않는다. TFO(Thick-field-oxide) 소자는 SOI 기판위에서 통용되지 않으며, 넓은 면적과 낮은 저항을 갖는 수직 PN 접합의 경우는 SOI의 실리콘 필름 두께가 얇기에 역시 이용할 수 없다.
그리고, SOI 기판의 하부절연막에 의한 낮은 전도성 및 열 전도성에 의해 벌크 기판 상에 형성되는 소자에 비하여 SOI 기판 상에 형성되는 소자의 ESD 성능이 나쁘다.
SOI 기판 상에 형성된 트랜지스터를 정전기 방전에서 보호하기 위하여 기판 위에 이중 다이오드 게이트 ESD 네트워크를 형성하는 방법 및 SOI 기판 위에 박막 단일 게이트 MOSFET을 형성한 후 실리콘과 하부절연막의 식각을 통해 드러난 실리콘 기판에 정전기 방전 보호 단일 게이트 트랜지스터를 제작하는 방법이 개발되어 왔다.
또한, SOI 기판을 이용하여 아날로그 회로를 설계하는 경우 발생되는 노이즈에 의한 영향을 줄이기 위하여 별도의 전원 및 회로를 사용하였다. 이미지 센서의 경우 SOI 기판의 얇은 실리콘층에 의한 성능 저하에 의하여 벌크 기판에 제작되어 왔다.
이하, 종래의 기술에 따른 SOI 웨이퍼에 SOI 트랜지스터와 벌크 트랜지스터를 형성하는 방법과 그 응용에 대하여 개략적으로 설명하고 그 문제점을 설명한다.
도 1은 종래 기술에 따른 SOI 기판 상에 형성된 CMOS의 ESD 보호 네트워크의 회로도이다.
도 1에 도시된 바와 같이, SOI 기판 상에 형성된 CMOS는 종래의 SOI 공정 기술을 이용하며, 추가적인 마스크를 사용하지 않고, 회로적으로 정전기 방전 보호 회로를 형성하였다. 이는 종래에 사용되던 ggNMOS(ground-gate NMOS)에 비하여 높은 ESD 특성을 보인다.
그러나, 이 경우 회로를 구성하고 있는 소자들에 의하여 필요 면적이 증가하게 되고 지연시간이 느려진다는 단점이 있다.
도 2는 종래 기술에 따른 단일 게이트 트랜지스터의 단면도이다.
도 2에 도시된 바와 같이, SOI 기판 상에 단일 게이트 MOSFET을 형성한 후, 상단의 실리콘층 및 하부절연막의 식각을 통해 드러난 실리콘 기판에 정전기 방전 보호 단일 게이트 트랜지스터를 형성하였다. 구조적인 시각에서 ESD 특성을 향상시켜 방전 보호 회로를 형성하는 방법보다 적은 면적을 필요로 하고 지연시간이 향상되며, 하부절연막의 식각 후 트랜지스터를 형성하기에 하부절연막에 의한 열적 차단을 막을 수 있다.
상기의 문제점을 해결하기 위한 본 발명의 목적은, SOI 기판 상에 핀 전계효과 트랜지스터를 형성한 후, 실리콘 기판 상에 벌크 트랜지스터를 형성하여 단일 기판에 형성된 SOI 핀 전계효과 트랜지스터 및 벌크 트랜지스터를 제조하는 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 상기의 전계효과 트랜지스터의 제조 방법을 이용하여, 정전기 방전 보호 트랜지스터, 아날로그/디지털 혼성회로 구성 및 CMOS 이미지 센서 등의 제작 방법을 제공하는 것이다.
본 발명의 일실시예에 따른 단일 기판에 형성된 핀 전계효과 트랜지스터 및 벌크(bulk) 트랜지스터의 제조 방법은, (a) 실리콘 기판, 하부절연막, 실리콘으로 이루어진 SOI(silicon-On-insulator) 기판에 하드 마스크를 순차적으로 형성하는 단계; (b) 상기 마스크 패턴을 마스크로 하여 실리콘 채널이 형성될 실리콘 핀과 소스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (c) 상기 실리콘 기판 상에 벌크 트랜지스터를 형성하기 위해 감광막 패턴을 마스크로하여 하부절연막의 일부 영역을 식각하는 단계; (d) 상기 (b)단계에서 형성된 실리콘 핀 위에 게이트 유전막을 성장시키고, 게이트 물질을 증착한 후, 게이트 영역을 형성하여 SOI 핀 전계효과 트랜지스터를 형성하는 단계; 및 (e) 상기 (c)단계에서 식각 노출된 실리콘 기판 위에 게이트 유전막을 성장시키고, 게이트 물질을 증착한 후, 게이트 영역을 형성하여 벌크 트랜지스터를 형성하는 단계;를 포함하여 이루어진다.
또한, 본 발명의 다른 실시예에 따른 단일 기판에 형성된 SOI 핀 전계효과 트랜지스터 및 벌크 트랜지스터의 제조 방법은, (a) 실리콘 기판, 하부절연막, 실리콘으로 이루어진 SOI 기판에 하드 마스크를 순차적으로 형성하되, 상기 하드 마스크는 SOI 핀 전계효과 트랜지스터가 형성될 SOI 기판 부분에 형성하는 단계; (b) 상기 하드 마스크를 이용하여 벌크 핀 전계효과 트랜지스터가 형성될 SOI 기판 부분의 실리콘 및 하부절연막을 식각하는 단계; (c) 상기 SOI 기판 및 벌크 기판 상에 하드 마스크 패턴을 형성하여, 상기 SOI 기판 및 벌크 기판 상에 각각 실리콘 핀 채널 및 소스/드레인의 패턴을 형성하는 단계; (d) 상기 SOI 기판 상에 형성된 실리콘 핀 채널에 게이트 유전막을 성장시키고, 게이트 물질을 증착한 후, 게이트 영역을 형성하여 SOI 핀 전계효과 트랜지스터를 형성하는 단계; 및 (e) 상기 벌크 기판 상에 형성된 실리콘 핀 채널에 게이트 유전막을 성장시키고, 게이트 물질을 증착한 후, 게이트 영역을 형성하여 벌크 핀 전계효과 트랜지스터를 형성하는 단계;를 포함하여 이루어진다.
또한, 본 발명의 또 다른 실시예에 따른 단일 기판에 형성된 SOI 핀 전계효과 트랜지스터 및 벌크 트랜지스터의 제조 방법은, (a) 실리콘 기판, 하부절연막, 실리콘으로 이루어진 SOI 기판에 하드 마스크를 순차적으로 형성하되, 상기 하드 마스크는 SOI 핀 전계효과 트랜지스터가 형성될 SOI 기판 부분에 형성하는 단계; (b) 상기 하드 마스크를 이용하여 벌크 핀 전계효과 트랜지스터가 형성될 SOI 기판 부분의 실리콘 및 하부절연막을 식각하는 단계; (c) 상기 SOI 기판 및 벌크 기판 상에 하드 마스크 패턴을 형성하여, 상기 SOI 기판 및 벌크 기판 상에 각각 실리콘 핀 채널 및 소스/드레인의 패턴을 형성하는 단계; (d) 상기 SOI 기판 상에 형성된 실리콘 핀 채널에 게이트 유전막을 성장시키고, 게이트 물질을 증착한 후, 게이트 영역을 형성하여 SOI 핀 전계효과 트랜지스터를 형성하는 단계; 및 (e) 상기 벌크 기판 상에 형성된 실리콘 핀 채널에 층간 절연막(Inter Layer Dielectrics) 또는 두꺼운 산화막을 게이트 유전막으로 성장시키고, 게이트 물질을 증착한 후, 게이트 영역을 형성하여 벌크 핀 전계효과 트랜지스터를 형성하는 단계;를 포함하여 이루어진다.
이하, 본 발명에 따른, 단일 기판에 형성된 실리콘-온-인슐레이터(Silicon-On-Insulator; SOI) 전계효과 트랜지스터 및 벌크(Bulk) 전계효과 트랜지스터의 제조 방법의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명의 일실시예에 따른 단일 기판에 형성된 SOI 핀 전계효과 트랜지스터 및 벌크 전계효과 트랜지스터를 제작하는 방법을 순차적으로 도시한 공정 투시도이다.
도 3에 도시된 바와 같이, SOI 기판 상에 SOI 핀 전계효과 트랜지스터를 형성하고, 실리콘 및 하부절연막의 식각을 통하여 드러난 실리콘 기판 상에 벌크 전계효과 트랜지스터를 형성하도록 한다.
먼저, 실리콘 기판(301), 하부절연막(302), 실리콘(303) 및 하드 마스크(304)를 순차적으로 형성한다(300A).
상기 하드 마스크(304)는 향후 실리콘 이방 식각시 식각되지 않는 물질로 구성된다.
다음으로, 상기 하드 마스크(304) 패턴을 마스크로 하여 실리콘(303)을 이방 식각하고, 이후 공정에서 SOI 기판 상의 전계효과 트랜지스터의 채널이 형성될 실리콘 채널과 소스/드레인이 형성될 실리콘 영역의 패턴을 형성한다(300B).
다음으로, 상기 실리콘 기판(301) 상에 벌크 전계효과 트랜지스터를 형성하기 위하여 감광막 패턴(305)을 마스크로 하여 하부절연막(302)을 식각한다(300C). 이때, 벌크 전계효과 트랜지스터의 문턱전압을 조절하기 위한 문턱전압 주입(Vt-implantation)을 사용하는 것이 바람직하다.
다음으로, 상기 실리콘(303) 및 상기 식각으로 노출된 실리콘 기판(301) 상에 게이트 유전막(306)을 성장시키고, 게이트 물질(307)을 증착한 후, 게이트 영역을 형성한다(300D).
이때, 상기 실리콘(303) 상에 형성된 게이트는 단일 게이트(single-gate), 이중 게이트(double-gate) 또는 다중 게이트(multi-gate) 중 어느 하나로 형성시킬 수 있다.
또한, 상기 벌크 전계효과 트랜지스터는 단일 게이트를 갖는 단일 게이트 전계효과 트랜지스터로 형성된다.
이와 같은 과정에 의해, 본 발명의 일실시예에 따른 SOI 기판 상에 SOI 핀 전계효과 트랜지스터가 형성되고, 실리콘 기판 상에 벌크 전계효과 트랜지스터가 형성된 단일 기판을 제작하는 것이 가능하게 된다.
본 발명의 일실시예에서는, 높은 문턱전압(Vt>10V)을 갖는 벌크 전계효과 트랜지스터를 제작하기 위해, 상기 실리콘 기판(301) 상에 게이트 유전막(306) 대신에 층간 절연막(ILD: Inter Layer Dielectrics)을 성장시키고, 도전전극을 게이트 물질로 증착한 후, 게이트 영역을 형성시킬 수 있다.
또한, 높은 문턱전압(Vt>10V)을 갖는 벌크 전계효과 트랜지스터를 제작하기 위해, 상기 실리콘 기판(301)의 게이트 유전막을 상기 실리콘(303)의 게이트 유전막보다 두껍게 형성할 수 있다.
본 발명의 일실시예에 따른 단일 기판에 형성된 SOI 핀 전계효과 트랜지스터 및 벌크 전계효과 트랜지스터를 이용하면, SOI 기판 상에 디지털 회로를 형성한 후, 상기 실리콘 기판 상에 상기 SOI 기판 상에서 성능의 문제를 보이는 아날로그 회로를 형성함으로써, 아날로그/디지털 회로를 하나의 기판에 제작할 수 있다.
이 경우 아날로그 회로에서 발생한 노이즈가 SOI의 하부절연막(302) 때문에 디지털 회로로 전달되지 않기에, 노이즈 패스를 원천적으로 차단하여 칩 성능을 개선시킬 수 있고, 노이즈를 막기 위해 두 회로가 별도의 서플라이를 사용할 필요가 없기 때문에 회로가 간단해지고 제작단가도 줄일 수 있다.
또한, 노이즈의 원천적인 차단효과 때문에 동작전압도 줄일 수 있어서 칩의 전체적인 전력 소모를 줄일 수 있다.
아날로그/디지털 회로를 하나의 칩에 제작할 때 장점을 가질 수 있는 예로는 ADC(Analog to Digital Converter), DAC(Digital to Analog Converter), PCM (Pulse Code Modulation) 코덱, 캐패시터 필터(switched capacitor filter)를 들 수 있다.
또한, 본 발명의 일실시예에서는 코어 회로는 SOI 기판 상에 형성하고, 높은 문턱 전압과, 좋은 정전기 방전 보호 성능을 갖추어야 하는 입력/출력단은 SOI 기판 상단의 실리콘과 하부절연막의 식각을 통하여 전기적으로 분리된 상기 실리콘 기판 상에 형성함으로써, 개선된 칩 성능을 보일 수 있다.
또한, 이미지 센서의 경우, 넓은 센싱 범위를 위해서는 두꺼운 기판에 포토다이오드를 만들어야 하므로 센서 부분을 실리콘 기판 상에 제작하고, 센싱된 신호를 처리하는 부분을 SOI 기판 위에 형성함으로써, 고성능의 센서를 하나의 칩에 제작할 수 있다. 이때, SOI 기판의 디지털 로직에서 발생하는 스위칭 노이즈가 실리콘 기판의 센서 부분에 영향을 주지 않으므로 감도를 높일 수 있다.
도 4는 본 발명의 다른 실시예에 따른 단일 기판에 형성된 SOI 핀 전계효과 트랜지스터 및 벌크 핀 트랜지스터를 제작하는 방법을 순차적으로 도시한 공정 투시도이다.
도 4에 도시된 바와 같이, SOI 기판 상에 SOI 핀 전계효과 트랜지스터를 형성하고 상단의 실리콘 층과 하부절연막의 식각을 통하여 드러난 실리콘 기판 상에 벌크 핀 전계효과 트랜지스터를 형성하도록 한다.
먼저, 실리콘 기판(401), 하부절연막(402), 실리콘(403) 및 하드 마스크(404)를 순차적으로 형성한다(400A).
여기서, 하드 마스크(404)는 이후 공정에서 실리콘 기판(401)이 드러날 부분의 실리콘(403) 및 하부절연막(404)을 식각하기 위한 것이다. 마스크는 이후 실리콘(401) 및 하부절연막(404)의 이방 식각시 식각되지 않는 물질로 구성된다.
다음으로, 상기 마스크(404)를 이용하여 실리콘 기판 상에 벌크 트랜지스터를 형성하기 위하여 실리콘(403) 및 하부절연막(402)의 일부 영역을 식각한다(400B).
다음으로, 향후 실리콘 이방 식각시 식각되지 않는 물질로 구성된 하드 마스크(405)를 실리콘(403) 및 노출된 실리콘 기판(401) 상에 핀 전계효과 트랜지스터 제작을 위하여 형성한다(400C).
다음으로, 상기 마스크(405) 패턴을 마스크로 하여 실리콘을 이방 식각하여 상기 실리콘 및 상기 식각으로 노출된 실리콘 기판 상에 각각의 핀 구조 채널 및 소스/드레인의 패턴을 형성한다(400D). 이때, 벌크 트랜지스터의 문턱전압을 조절하기 위한 문턱전압 주입(Vt-implantation)을 사용하는 것이 바람직하다.
다음으로, 상기 핀 구조 채널이 형성된 실리콘(403) 상 및 실리콘 기판(401) 상에 게이트 유전막(406)을 성장시키고, 게이트 물질(407)을 증착한 후, 게이트 영역을 형성한다(400E).
이때, 상기 실리콘(403) 상에 형성된 게이트는 단일 게이트, 이중 게이트 또는 다중 게이트 중 어느 하나로 형성시킬 수 있다.
또한, 상기 벌크 트랜지스터는 이중 게이트 핀 전계효과 트랜지스터 또는 다중 게이트 핀 전계효과 트랜지스터로 형성시킬 수 있다.
이와 같은 과정에 의해, 본 발명의 일실시예에 따른 SOI 기판 상에 SOI 핀 전계효과 트랜지스터가 형성되고, 실리콘 기판 상에 벌크 핀 전계효과 트랜지스터가 형성된 단일 기판을 제작하는 것이 가능하게 된다.
도 5는 본 발명의 다른 실시예에 따른 단일 기판에 형성된 SOI 핀 전계효과 트랜지스터 및 높은 문턱전압을 갖는 벌크 트랜지스터를 도시한 것이다.
도 5에 도시된 바와 같이, 도 5의 500A 내지 500D까지의 공정은 도 4에 도시된 400A 내지 400D까지의 공정과 동일하다.
다음으로, 높은 문턱전압(Vt>10V)을 갖는 벌크 트랜지스터를 제작하기 위해, 상기 실리콘 기판(501) 상에 게이트 유전막 대신에 층간 절연막(508)을 성장시키고, 도전전극을 게이트 물질(509)로 증착한 후, 게이트 영역을 형성시킬 수 있다.
또한, 높은 문턱전압(Vt>10V)을 갖는 벌크 트랜지스터를 제작하기 위해, 실리콘 기판의 게이트 유전막을 실리콘의 게이트 유전막보다 두껍게 형성할 수 있다.
본 발명의 다른 실시예에서는, 정전기 방전 보호 트랜지스터는 SOI 상에 형성하는 경우보다 실리콘 기판 상에 형성하는 것이 하부절연막에 의한 열적 차단이 일어나지 않아 높은 ESD 고장 전압을 얻을 수 있다. 또한, 실리콘 기판 상에 이중 게이터인 핀 전계효과 트랜지스터를 이용함으로써, 작은 크기의 소자로도 효과적인 ESD 특성을 보일 수 있다.
또한, 본 발명의 다른 실시예에 따른, 벌크 핀 전계효과 트랜지스터가 형성된 단일 기판도 상술한 디지털/아날로그 회로의 제작, 입력/출력단과 코어 회로의 구성 및 이미지 센서의 형성을 이용할 수 있다.
도 6은 도 4에 도시된 방법에 의해 형성된 다중 게이트 벌크 트랜지스터와 도 5에 도시된 방법에 의해 형성된 높은 문턱 전압을 갖는 다중 게이트 벌크 트랜지스터를 동시에 형성한 다중 게이트 벌크 트랜지스터이다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 단일 기판에 형성된 SOI 핀 전계효과 트랜지스터 및 벌크 트랜지스터의 제작 방법은 간단하고 재현성 있는 향상된 특성을 갖는 소자를 제작할 수 있으며, SOI 위에 형성된 핀 전계효과 트랜지스터를 ESD에서 보호할 수 있어 반도체 소자의 크기를 지속적으로 줄이는 데에 큰 기여를 할 수 있다.
또한, 디지털 회로는 SOI 기판위에 형성하고 아날로그 회로는 벌크 기판에 형성함으로써, 노이즈 문제를 줄일 수 있다.
또한, 입력/출력단을 벌크 기판 상에 형성하고, 코어 회로를 SOI 기판 상에 형성함으로써, 칩 성능을 개선할 수 있으며, 단일 웨이퍼에 고감도/고성능의 이미지 센서를 제작할 수 있다.
또한, 본 발명은 현재 반도체 공정을 이용한 매우 실용적인 기술이고 SOI 기판을 이용한 핀 전계효과 트랜지스터의 문제를 효과적으로 개선할 수 있는 기술이기에 반도체 산업 전반에 걸쳐 파급 효과가 크다.

Claims (17)

  1. (a) 실리콘 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계;
    (b) 상기 하드 마스크를 이용하여 실리콘 채널이 형성될 실리콘 핀과 소스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계;
    (c) 상기 실리콘 기판 상에 벌크 트랜지스터를 형성하기 위해 감광막 패턴을 마스크로하여 하부절연막의 일부 영역을 식각하는 단계;
    (d) 상기 (b)단계에서 형성된 상기 실리콘 핀 위에 제1 게이트 유전막을 성장시키고, 제1 게이트 물질을 증착한 후, 제1 게이트 영역을 형성하여 SOI(silicon-on-insulator) 핀 전계효과 트랜지스터를 형성하는 단계; 및
    (e) 상기 (c)단계에서 식각 노출된 실리콘 기판 위에 상기 제1 게이트 유전막의 두께보다 제2 게이트 유전막을 두껍게 성장시키고, 제2 게이트 물질을 증착한 후, 제2 게이트 영역을 형성하여 벌크 트랜지스터를 형성하는 단계;
    를 포함하는, 단일 기판에 형성된 실리콘-온-인슐레이터 전계효과 트랜지스터와 벌크 전계효과 트랜지스터 제조 방법.
  2. 제1항에 있어서,
    상기 SOI 핀 전계효과 트랜지스터는 단일 게이트(single-gate) 트랜지스터, 이중 게이트(double-gate) 트랜지스터 또는 다중 게이트(multi-gate) 트랜지스터인, 단일 기판에 형성된 실리콘-온-인슐레이터 전계효과 트랜지스터와 벌크 전계효과 트랜지스터 제조 방법.
  3. 제1항에 있어서,
    상기 벌크 트랜지스터는 단일 게이트 트랜지스터, 이중 게이트 트랜지스터 또는 다중 게이트 트랜지스터인, 단일 기판에 형성된 실리콘-온-인슐레이터 전계효과 트랜지스터와 벌크 전계효과 트랜지스터 제조 방법.
  4. 제1항에 있어서,
    상기 SOI 핀 전계효과 트랜지스터 및 상기 벌크 트랜지스터는 단일 게이트 트랜지스터, 이중 게이트 트랜지스터 또는 다중 게이트 트랜지스터인, 단일 기판에 형성된 실리콘-온-인슐레이터 전계효과 트랜지스터와 벌크 전계효과 트랜지스터 제조 방법.
  5. 상기 제1항의 단일 기판에 형성된 핀 전계효과 트랜지스터 및 벌크 트랜지스터 제조 방법에 의하여 제작된, 단일 기판에 형성된 실리콘-온-인슐레이터 전계효과 트랜지스터와 벌크 전계효과 트랜지스터 제조 방법.
  6. (a) 실리콘 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하되, 상기 하드 마스크는 SOI 핀 전계효과 트랜지스터가 형성될 SOI 기판 부분에 형성하는 단계;
    (b) 상기 하드 마스크를 이용하여 벌크 핀 전계효과 트랜지스터가 형성될 벌크 기판 부분의 실리콘 및 하부절연막을 식각하는 단계;
    (c) 상기 SOI 기판 및 벌크 기판 상에 하드 마스크 패턴을 형성하여, 상기 SOI 기판 및 벌크 기판 상에 각각 실리콘 핀 채널 및 소스/드레인의 패턴을 형성하는 단계;
    (d) 상기 SOI 기판 상에 형성된 실리콘 핀 채널에 제1 게이트 유전막을 성장시키고, 제1 게이트 물질을 증착한 후, 제1 게이트 영역을 형성하여 SOI 핀 전계효과 트랜지스터를 형성하는 단계; 및
    (e) 상기 벌크 기판 상에 형성된 실리콘 핀 채널에 상기 제1 게이트 유전막의 두께보다 제2 게이트 유전막을 두껍게 성장시키고, 제2 게이트 물질을 증착한 후, 제2 게이트 영역을 형성하여 벌크 핀 전계효과 트랜지스터를 형성하는 단계;
    를 포함하는, 단일 기판에 형성된 실리콘-온-인슐레이터 전계효과 트랜지스터와 벌크 전계효과 트랜지스터 제조 방법.
  7. 제6항에 있어서,
    상기 SOI 핀 전계효과 트랜지스터는 단일 게이트 트랜지스터, 이중 게이트 트랜지스터 또는 다중 게이트 트랜지스터인, 단일 기판에 형성된 실리콘-온-인슐레이터 전계효과 트랜지스터와 벌크 전계효과 트랜지스터 제조 방법.
  8. 제6항에 있어서,
    상기 벌크 핀 전계효과 트랜지스터는 단일 게이트 트랜지스터, 이중 게이트 트랜지스터 또는 다중 게이트 트랜지스터인, 단일 기판에 형성된 실리콘-온-인슐레이터 전계효과 트랜지스터와 벌크 전계효과 트랜지스터 제조 방법.
  9. 제6항에 있어서,
    상기 SOI 핀 전계효과 트랜지스터 및 벌크 핀 전계효과 트랜지스터는 단일 게이트 트랜지스터, 이중 게이트 트랜지스터 또는 다중 게이트 트랜지스터인, 단일 기판에 형성된 실리콘-온-인슐레이터 전계효과 트랜지스터와 벌크 전계효과 트랜지스터 제조 방법.
  10. 제9항에 있어서,
    상기 벌크 기판 상에 형성되는 이중 또는 다중 게이트 트랜지스터는 상기 SOI 기판 상에 형성된 다중 게이트 트랜지스터에 비해 넓은 실리콘 채널 핀 폭을 갖는, 단일 기판에 형성된 실리콘-온-인슐레이터 전계효과 트랜지스터와 벌크 전계효과 트랜지스터 제조 방법.
  11. 상기 제6항 또는 제10항의 단일 기판에 형성된 실리콘-온-인슐레이터 전계효과 트랜지스터와 벌크 전계효과 트랜지스터 제조 방법에 의하여 제작된, 단일 기판에 형성된 실리콘-온-인슐레이터 전계효과 트랜지스터와 벌크 전계효과 트랜지스터.
  12. (a) 실리콘 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하되, 상기 하드 마스크는 SOI 핀 전계효과 트랜지스터가 형성될 SOI 기판 부분에 형성하는 단계;
    (b) 상기 하드 마스크를 이용하여 벌크 핀 전계효과 트랜지스터가 형성될 벌크 기판 부분의 실리콘 및 하부절연막을 식각하는 단계;
    (c) 상기 SOI 기판 및 벌크 기판 상에 하드 마스크 패턴을 형성하여, 상기 SOI 기판 및 벌크 기판 상에 각각 실리콘 핀 채널 및 소스/드레인의 패턴을 형성하는 단계;
    (d) 상기 SOI 기판 상에 형성된 실리콘 핀 채널에 게이트 유전막을 성장시키고, 게이트 물질을 증착한 후, 게이트 영역을 형성하여 SOI 핀 전계효과 트랜지스터를 형성하는 단계; 및
    (e) 상기 벌크 기판 상에 형성된 실리콘 핀 채널에 층간 절연막(Inter Layer Dielectrics) 또는 두꺼운 산화막을 성장시키고, 도전 전극을 게이트 물질로 증착한 후, 게이트 영역을 형성하여 벌크 핀 전계효과 트랜지스터를 형성하는 단계;
    를 포함하는, 단일 기판에 형성된 실리콘-온-인슐레이터 전계효과 트랜지스터와 벌크 전계효과 트랜지스터 제조 방법.
  13. 제12항에 있어서,
    상기 SOI 핀 전계효과 트랜지스터는 단일 게이트 트랜지스터, 이중 게이트 트랜지스터 또는 다중 게이트 트랜지스터인, 단일 기판에 형성된 실리콘-온-인슐레이터 전계효과 트랜지스터와 벌크 전계효과 트랜지스터 제조 방법.
  14. 제12항에 있어서,
    상기 벌크 핀 전계효과 트랜지스터는 단일 게이트 트랜지스터, 이중 게이트 트랜지스터 또는 다중 게이트 트랜지스터인, 단일 기판에 형성된 실리콘-온-인슐레이터 전계효과 트랜지스터와 벌크 전계효과 트랜지스터 제조 방법.
  15. 제12항에 있어서,
    상기 SOI 핀 전계효과 트랜지스터 및 벌크 핀 전계효과 트랜지스터는 단일 게이트 트랜지스터, 이중 게이트 트랜지스터 또는 다중 게이트 트랜지스터인, 단일 기판에 형성된 실리콘-온-인슐레이터 전계효과 트랜지스터와 벌크 전계효과 트랜지스터 제조 방법.
  16. 제15항에 있어서,
    상기 벌크 기판 상에 형성되는 이중 또는 다중 게이트 트랜지스터는 상기 SOI 기판 상에 형성된 다중 게이트 트랜지스터에 비해 넓은 실리콘 채널 핀 폭을 갖는, 단일 기판에 형성된 실리콘-온-인슐레이터 전계효과 트랜지스터와 벌크 전계효과 트랜지스터 제조 방법.
  17. 상기 제12항 내지 제16항 중 어느 한 항의 단일 기판에 형성된 실리콘-온-인슐레이터 전계효과 트랜지스터와 벌크 전계효과 트랜지스터 제조 방법에 의하여 제작된 단일 기판에 형성된 실리콘-온-인슐레이터 전계효과 트랜지스터와 벌크 전계효과 트랜지스터.
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