KR100702033B1 - 모트 패턴을 갖는 모스 전계효과 트랜지스터 - Google Patents
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Abstract
모트 패턴을 갖는 모스 전계효과 트랜지스터를 제공한다. 이 트랜지스터는 기판 상에 배치된 제 1 전극을 구비한다. 상기 제 1 전극과 이격된 제 2 전극이 제공된다. 상기 제 1 전극은 소스일 수 있으며 상기 제 2 전극은 드레인일 수 있다. 상기 제 1 및 제 2 전극들 사이에 채널영역이 배치된다. 상기 채널영역과 마주보는 절연된 게이트전극이 제공된다. 상기 채널영역 및 상기 제 2 전극 사이에 상기 모트 패턴이 배치된다. 상기 모트 패턴은 금속-절연체 전이(metal-insulator transition; MIT) 물질일 수 있다.
Description
도 1 내지 도 6은 본 발명의 바람직한 실시 예들에 따른 모트 패턴을 갖는 모스 전계효과 트랜지스터들을 설명하기위한 단면도들이다.
도 7은 본 발명의 바람직한 실시 예들에 따른 모스 전계효과 트랜지스터의 드레인 전류/전압 특성도이다.
**도면의 주요부분에 대한 부호의 설명**
11 : 기판
13, 23, 33, 43 : 소자분리막
21 : 매립절연막
31 : 층간유전막
51, 61 : 하부 층간유전막
64 : 상부 층간유전막
12, 22, 32, 42, 52, 62 : 채널영역
15, 25, 35, 45, 55, 65 : 제 1 전극
16, 26, 36, 46, 56, 66 : 제 2 전극
17, 27, 37, 47, 57, 67 : 모트 패턴(Mott pattern)
18, 28, 38, 48, 58, 68 : 게이트유전막
19, 29, 39, 49, 59, 69 : 게이트전극
본 발명은 반도체소자에 관한 것으로, 특히 모트 패턴(Mott pattern)을 갖는 모스 전계효과 트랜지스터에 관한 것이다.
전자제품들의 경-박-단-소화에 따라 반도체소자들은 고집적도, 낮은 문턱전압(threshold voltage; Vth), 빠른 동작속도 및 낮은 소비전력이 요구되고 있다. 모스 전계효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)는 고속 스위칭 소자로서 널리 사용되고 있다. 상기 모스 전계효과 트랜지스터는 낮은 드레인 전압에서 선형적 특성을 보이는 2개의 pn 접합을 기본구조로 채택한다. 예를 들면, 상기 모스 전계효과 트랜지스터는 채널영역, 상기 채널영역의 일 측면에 접촉된 소스, 상기 채널영역의 다른 측면에 접촉된 드레인, 및 상기 채널영역 상에 배치된 절연된 게이트전극을 구비한다.
상기 게이트전극에 문턱전압 이상의 게이트전압이 인가되면, 상기 채널영역 내에 공핍영역(depletion region)이 형성되고, 상기 채널영역의 표면을 따라 반전 층(inversion layer)이 형성되며, 상기 소스 및 상기 드레인 간의 전위차에 의하여 상기 반전 층을 통하여 드레인 전류가 흐른다. 여기서, 상기 게이트전압을 차단하면 상기 드레인 전류 또한 차단되어야 한다.
한편, 상기 게이트전극에 문턱전압보다 낮은 게이트전압이 인가되는 경우 상기 소스 및 상기 드레인 간에는 소량의 드레인 전류가 흐르는 특성을 보인다. 상기 게이트전압이 상기 문턱전압에 가까워짐에 따라 상당량의 드레인 전류가 흐를 수 있다. 이러한 현상을 서브쓰레숄드 스윙(subthreshold swing) 이라 한다. 상기 서브쓰레숄드 스윙은 상기 모스 전계효과 트랜지스터의 오프(off)를 어렵게 한다.
그런데 반도체소자들의 고집적화 필요에 따라 상기 모스 전계효과 트랜지스터의 구성요소들 또한 극한적으로 축소하려는 연구가 활발히 진행되고 있다. 이 경우에, 상기 채널영역의 길이 또한 축소되어야 한다. 상기 채널영역의 길이 축소에 따라 상기 서브쓰레숄드 스윙은 점점 심각해진다. 즉, 상기 서브쓰레숄드 스윙은 상기 모스 전계효과 트랜지스터의 고집적화를 방해한다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 서브쓰레숄드 스윙을 최소화 할 수 있는 모스 전계효과 트랜지스터를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 모트 패턴을 갖는 모스 전계효과 트랜지스터를 제공한다. 이 트랜지스터는 기판 상에 배치된 제 1 전극을 구비한다. 상기 제 1 전극과 이격된 제 2 전극이 제공된다. 상기 제 1 및 제 2 전극들 사이에 채널영역이 배치된다. 상기 채널영역과 마주보는 절연된 게이트전극이 제공된다. 상기 채널영역 및 상기 제 2 전극 사이에 상기 모트 패턴이 배치된다.
본 발명의 몇몇 실시 예에 있어서, 상기 모트 패턴은 금속-절연체 전이(metal - insulator transition; MIT) 물질일 수 있다. 이 경우에, 상기 모트 패턴은 V2O5, V3O5, VO2, Cr 도핑된 V2O3, Ti3O5 및 Ti2O3로 이루어진 일군에서 선택된 하나를 포함할 수 있다.
다른 실시 예에 있어서, 상기 제 1 전극은 소스일 수 있으며 상기 제 2 전극은 드레인일 수 있다. 이와 반대로, 상기 제 1 전극은 드레인일 수 있으며 상기 제 2 전극은 소스일 수 있다.
또 다른 실시 예에 있어서, 상기 기판 및 상기 채널영역 사이에 매립 절연막이 개재될 수 있다.
또 다른 실시 예에 있어서, 상기 게이트전극은 상기 채널영역의 하부 및 상부에 배치될 수 있다.
또 다른 실시 예에 있어서, 상기 제 2 전극은 상기 제 1 전극의 상부에 배치될 수 있다.
또 다른 실시 예에 있어서, 상기 게이트전극은 상기 채널영역의 양측에 배치될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전 달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 제 1 실시 예에 따른 모트 패턴을 갖는 모스 전계효과 트랜지스터를 설명하기위한 단면도이다.
도 1을 참조하면, 기판(11) 상에 소자분리막(13), 제 1 및 제 2 전극들(15, 16), 상기 제 1 및 제 2 전극들(15, 16) 사이에 배치된 채널영역(12), 상기 채널영역(12) 상에 차례로 적층된 게이트유전막(18) 및 게이트전극(19), 및 상기 채널영역(12) 및 상기 제 2 전극(16) 사이에 배치된 모트 패턴(Mott pattern; 17)이 제공될 수 있다.
상기 기판(11)은 실리콘웨이퍼와 같은 반도체기판일 수 있다. 상기 소자분리막(13)은 상기 제 1 및 제 2 전극들(15, 16) 및 상기 채널영역(12)의 측면을 둘러싸도록 배치될 수 있다. 상기 소자분리막(13)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다. 예를 들면, 상기 소자분리막(13)은 고밀도 플라즈마 산화막(high density plasma oxide)을 포함할 수 있다. 상기 소자분리막(13)의 바닥은 상기 제 1 및 제 2 전극들(15, 16)보다 아래레벨까지 연장되는 것이 바람직하다. 그 결과, 상기 채널영역(12)은 상기 소자분리막(13)에 의하여 전기적으로 고립될 수 있다.
상기 제 1 및 제 2 전극들(15, 16)은 고농도 불순물영역일 수 있다. 또한, 상기 제 1 및 제 2 전극들(15, 16)은 금속막일 수도 있다. 본 발명의 제 1 실시 예에서, 상기 제 1 전극(15)은 소스이고 상기 제 2 전극(16)은 드레인 이다. 이 경우에, 상기 제 1 전극(15)은 상기 채널영역(12)의 한쪽 측면에 접하도록 배치될 수 있으며, 상기 제 2 전극(16)은 상기 채널영역(12)의 다른 측면에 인접하게 배치될 수 있다. 그러나 다른 실시 예들에 있어서, 상기 제 1 전극(15)은 드레인일 수도 있으며, 상기 제 2 전극(16)은 소스일 수도 있다.
상술한 바와 같이 상기 모트 패턴(17)은 상기 채널영역(12) 및 상기 제 2 전극(16) 사이에 배치될 수 있다. 상기 모트 패턴(17) 및 상기 제 2 전극(16)의 바닥은 동일한 레벨에 위치하도록 형성될 수 있다. 또한, 상기 모트 패턴(17)의 바닥은 상기 제 2 전극(16)의 바닥보다 상부레벨에 위치하거나 아래레벨까지 연장되도록 배치될 수도 있다.
상기 모트 패턴(Mott pattern; 17)은 금속-절연체 전이(metal - insulator transition; MIT) 물질을 포함할 수 있다. 이 경우에, 상기 모트 패턴(17)은 전이 임계전압 이상의 전압이 인가되는 경우 도전체로 전이하는 특성을 보인다. 즉, 상기 모트 패턴(17)은 인가되는 전계의 강도에 따라 도전체가 되기도 하고 절연체가 되기도 하는 물질일 수 있다. 상기 모트 패턴(17)은 V2O5, V3O5, VO2, Cr 도핑된 V2O3, Ti3O5 및 Ti2O3로 이루어진 일군에서 선택된 하나를 포함할 수 있다.
상기 모트 패턴(17)의 크기를 조절하여 상기 전이 임계전압을 제어할 수 있 다. 상기 모트 패턴(17)이 얇을수록 상기 전이 임계전압은 작아질 수 있다. 상기 모트 패턴(17)은 사진공정의 한계해상도보다 작은 크기일 수 있다.
상기 게이트전극(19)은 상기 채널영역(12) 상에 배치될 수 있다. 상기 게이트전극(19)은 폴리실리콘막, 금속막, 금속실리사이드막, 또는 이들의 조합막일 수 있다. 상기 게이트유전막(18)은 상기 채널영역(12) 및 상기 게이트전극(19) 사이에 개재될 수 있다. 상기 게이트유전막(18)은 고유전막(high-k dielectrics), 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막일 수 있다.
도 2는 본 발명의 제 2 실시 예에 따른 모트 패턴을 갖는 모스 전계효과 트랜지스터를 설명하기위한 단면도이다.
도 2를 참조하면, 기판(11) 상에 매립절연막(21), 소자분리막(23), 제 1 및 제 2 전극들(25, 26), 상기 제 1 및 제 2 전극들(25, 26) 사이에 배치된 채널영역(22), 상기 채널영역(22) 상에 차례로 적층된 게이트유전막(28) 및 게이트전극(29), 및 상기 채널영역(22) 및 상기 제 2 전극(26) 사이에 배치된 모트 패턴(Mott pattern; 27)이 제공될 수 있다.
상기 매립절연막(21)은 실리콘산화막과 같은 절연막일 수 있다. 상기 매립절연막(21)은 상기 기판(11)의 전면을 덮을 수 있다. 상기 소자분리막(23)은 상기 제 1 및 제 2 전극들(25, 26) 및 상기 채널영역(22)의 측면을 둘러싸도록 배치될 수 있다. 상기 소자분리막(23) 및 상기 제 1 및 제 2 전극들(25, 26)의 바닥은 상기 매립절연막(21)과 접촉될 수 있다. 상기 소자분리막(23), 상기 제 1 및 제 2 전극들(25, 26), 상기 채널영역(22) 및 상기 모트 패턴(27)은 모두 상기 매립절연 막(21) 상에 배치될 수 있다. 상기 채널영역(22)은 단결정실리콘과 같은 반도체패턴일 수 있다.
상기 모트 패턴(27)은 상기 채널영역(22) 및 상기 제 2 전극(26) 사이에 배치될 수 있다. 상기 모트 패턴(27) 및 상기 제 2 전극(26)의 바닥은 동일한 레벨에 위치하도록 형성될 수 있다. 또한, 상기 모트 패턴(27)의 바닥은 상기 매립절연막(21)과 접촉될 수 있다. 상기 모트 패턴(27)은 금속-절연체 전이(metal - insulator transition; MIT) 물질을 포함할 수 있다. 이 경우에, 상기 모트 패턴(27)은 V2O5, V3O5, VO2, Cr 도핑된 V2O3, Ti3O5 및 Ti2O3로 이루어진 일군에서 선택된 하나를 포함할 수 있다.
상기 모트 패턴(27)의 크기를 조절하여 상기 전이 임계전압을 제어할 수 있다. 상기 모트 패턴(27)이 얇을수록 상기 전이 임계전압은 작아질 수 있다. 상기 모트 패턴(27)은 사진공정의 한계해상도보다 작은 크기일 수 있다.
도 3은 본 발명의 제 3 실시 예에 따른 모트 패턴을 갖는 모스 전계효과 트랜지스터를 설명하기위한 단면도이다.
도 3을 참조하면, 기판(11) 상에 매립절연막(21), 층간유전막(31), 게이트전극(39), 게이트유전막(38), 소자분리막(33), 제 1 및 제 2 전극들(35, 36), 상기 제 1 및 제 2 전극들(35, 36) 사이에 배치된 채널영역(32), 상기 채널영역(32) 및 상기 제 2 전극(36) 사이에 배치된 모트 패턴(Mott pattern; 37)이 제공될 수 있다.
상기 매립절연막(21)은 상기 기판(11)의 전면을 덮을 수 있다. 상기 층간유전막(31)은 상기 매립절연막(21)을 덮도록 형성될 수 있다. 상기 층간유전막(31)은 저유전막(low-k dielectrics), 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다. 상기 층간유전막(31) 내에 상기 게이트전극(39) 및 상기 게이트유전막(38)이 차례로 적층될 수 있다. 이 경우에, 상기 층간유전막(31) 및 상기 게이트유전막(38)의 상부표면들은 동일평면상에 배치될 수 있다. 또한, 상기 게이트유전막(38)은 상기 층간유전막(31) 및 상기 게이트전극(39)의 상부표면들을 덮도록 형성할 수도 있다.
상기 게이트전극(39) 상에 상기 채널영역(32)이 배치될 수 있다. 상기 채널영역(32)은 단결정실리콘과 같은 반도체패턴일 수 있다. 상기 제 1 및 제 2 전극들(35, 36)은 고농도 불순물영역일 수 있다. 또한, 상기 제 1 및 제 2 전극들(35, 36)은 금속막일 수도 있다. 본 발명의 제 3 실시 예에서, 상기 제 1 전극(35)은 소스이고 상기 제 2 전극(36)은 드레인 이다. 이 경우에, 상기 제 1 전극(35)은 상기 채널영역(32)의 한쪽 측면에 접하도록 배치될 수 있으며, 상기 제 2 전극(36)은 상기 채널영역(32)의 다른 측면에 인접하게 배치될 수 있다. 그러나 다른 실시 예들에 있어서, 상기 제 1 전극(35)은 드레인일 수도 있으며, 상기 제 2 전극(36)은 소스일 수도 있다.
상기 소자분리막(33)은 상기 제 1 및 제 2 전극들(35, 36) 및 상기 채널영역(32)의 측면을 둘러싸도록 배치될 수 있다. 상기 소자분리막(33) 및 상기 제 1 및 제 2 전극들(35, 36)의 바닥은 상기 층간유전막(31)과 접촉될 수 있다. 상기 소 자분리막(33), 상기 제 1 및 제 2 전극들(35, 36), 및 상기 모트 패턴(37)은 모두 상기 층간유전막(31) 상에 배치될 수 있다.
상기 모트 패턴(37)은 상기 채널영역(32) 및 상기 제 2 전극(36) 사이에 배치될 수 있다. 상기 모트 패턴(37) 및 상기 제 2 전극(36)의 바닥은 동일한 레벨에 위치하도록 형성될 수 있다. 또한, 상기 모트 패턴(37)의 바닥은 상기 층간유전막(31)과 접촉될 수 있다. 상기 모트 패턴(37)은 금속-절연체 전이(metal - insulator transition; MIT) 물질을 포함할 수 있다. 이 경우에, 상기 모트 패턴(37)은 V2O5, V3O5, VO2, Cr 도핑된 V2O3, Ti3O5 및 Ti2O3로 이루어진 일군에서 선택된 하나를 포함할 수 있다.
상기 모트 패턴(37)의 크기를 조절하여 상기 전이 임계전압을 제어할 수 있다. 상기 모트 패턴(37)이 얇을수록 상기 전이 임계전압은 작아질 수 있다. 상기 모트 패턴(37)은 사진공정의 한계해상도보다 작은 크기일 수 있다.
도 4는 본 발명의 제 4 실시 예에 따른 모트 패턴을 갖는 모스 전계효과 트랜지스터를 설명하기위한 단면도이다.
도 4를 참조하면, 기판(11) 상에 매립절연막(21), 층간유전막(31), 게이트전극(49), 게이트유전막(48), 소자분리막(43), 제 1 및 제 2 전극들(45, 46), 상기 제 1 및 제 2 전극들(45, 46) 사이에 배치된 채널영역(42), 상기 채널영역(42) 및 상기 제 2 전극(46) 사이에 배치된 모트 패턴(Mott pattern; 47)이 제공될 수 있다.
상기 매립절연막(21)은 상기 기판(11)의 전면을 덮을 수 있다. 상기 층간유전막(31)은 상기 매립절연막(21)을 덮도록 형성될 수 있다. 상기 층간유전막(31)은 저유전막(low-k dielectrics), 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다. 상기 층간유전막(31) 내에 상기 게이트전극(49) 및 상기 게이트유전막(48)이 차례로 적층될 수 있다. 이 경우에, 상기 층간유전막(31) 및 상기 게이트유전막(48)의 상부표면들은 동일평면상에 배치될 수 있다. 또한, 상기 게이트유전막(48)은 상기 층간유전막(31) 및 상기 게이트전극(49)의 상부표면들을 덮도록 형성할 수도 있다.
상기 게이트전극(49) 상에 상기 채널영역(42)이 배치될 수 있다. 상기 채널영역(42)은 단결정실리콘과 같은 반도체패턴일 수 있다. 이에 더하여, 상기 채널영역(42) 상에도 차례로 적층된 상기 게이트유전막(48) 및 상기 게이트전극(49)이 배치될 수 있다.
상기 제 1 및 제 2 전극들(45, 46)은 고농도 불순물영역일 수 있다. 또한, 상기 제 1 및 제 2 전극들(45, 46)은 금속막일 수도 있다. 본 발명의 제 4 실시 예에서, 상기 제 1 전극(45)은 소스이고 상기 제 2 전극(46)은 드레인 이다. 이 경우에, 상기 제 1 전극(45)은 상기 채널영역(42)의 한쪽 측면에 접하도록 배치될 수 있으며, 상기 제 2 전극(46)은 상기 채널영역(42)의 다른 측면에 인접하게 배치될 수 있다. 그러나 다른 실시 예들에 있어서, 상기 제 1 전극(45)은 드레인일 수도 있으며, 상기 제 2 전극(46)은 소스일 수도 있다.
상기 소자분리막(43)은 상기 제 1 및 제 2 전극들(45, 46) 및 상기 채널영 역(42)의 측면을 둘러싸도록 배치될 수 있다. 상기 소자분리막(43) 및 상기 제 1 및 제 2 전극들(45, 46)의 바닥은 상기 층간유전막(31)과 접촉될 수 있다. 상기 소자분리막(43), 상기 제 1 및 제 2 전극들(45, 46), 및 상기 모트 패턴(47)은 모두 상기 층간유전막(31) 상에 배치될 수 있다.
상기 모트 패턴(47)은 상기 채널영역(42) 및 상기 제 2 전극(46) 사이에 배치될 수 있다. 상기 모트 패턴(47) 및 상기 제 2 전극(46)의 바닥은 동일한 레벨에 위치하도록 형성될 수 있다. 또한, 상기 모트 패턴(47)의 바닥은 상기 층간유전막(31)과 접촉될 수 있다. 상기 모트 패턴(47)은 금속-절연체 전이(metal - insulator transition; MIT) 물질을 포함할 수 있다. 이 경우에, 상기 모트 패턴(47)은 V2O5, V3O5, VO2, Cr 도핑된 V2O3, Ti3O5 및 Ti2O3로 이루어진 일군에서 선택된 하나를 포함할 수 있다.
상기 모트 패턴(47)의 크기를 조절하여 상기 전이 임계전압을 제어할 수 있다. 상기 모트 패턴(47)이 얇을수록 상기 전이 임계전압은 작아질 수 있다. 상기 모트 패턴(47)은 사진공정의 한계해상도보다 작은 크기일 수 있다.
도 5는 본 발명의 제 5 실시 예에 따른 모트 패턴을 갖는 모스 전계효과 트랜지스터를 설명하기위한 단면도이다.
도 5를 참조하면, 기판(11) 상에 매립절연막(21), 하부 층간유전막(51), 제 1 전극(55), 채널영역(52), 모트 패턴(Mott pattern; 57), 제 2 전극(56), 게이트유전막(58), 및 게이트전극(59)이 제공될 수 있다.
상기 매립절연막(21)은 상기 기판(11)의 전면을 덮을 수 있다. 상기 하부 층간유전막(51)은 상기 매립절연막(21)을 덮도록 형성될 수 있다. 상기 하부 층간유전막(51)은 저유전막(low-k dielectrics), 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다. 상기 하부 층간유전막(51) 내에 상기 제 1 전극(55)이 배치될 수 있다. 이 경우에, 상기 제 1 전극(55) 및 상기 하부 층간유전막(51)의 상부표면들은 동일평면상에 배치될 수 있다.
상기 제 1 전극(55) 상에 상기 채널영역(52), 상기 모트 패턴(57), 및 상기 제 2 전극(56)이 차례로 적층될 수 있다. 상기 게이트전극(59)은 상기 채널영역(52)의 측면에 배치될 수 있다. 또한, 상기 게이트전극(59)은 상기 채널영역(52)의 양 측면에 배치될 수도 있다. 그리고 상기 게이트전극(59)은 상기 하부 층간유전막(51) 상에 배치될 수 있다. 상기 게이트전극(59) 및 상기 채널영역(52) 사이에 상기 게이트유전막(58)이 개재될 수 있다. 이에 더하여, 상기 게이트유전막(58)은 차례로 적층된 상기 제 1 전극(55), 상기 채널영역(52), 상기 모트 패턴(57), 및 상기 제 2 전극(56)의 측벽들을 덮도록 배치될 수 있다. 더 나아가서, 상기 게이트유전막(58)은 차례로 적층된 상기 제 1 전극(55), 상기 채널영역(52), 상기 모트 패턴(57), 및 상기 제 2 전극(56)의 양쪽 측벽들을 덮도록 배치될 수도 있다.
상기 제 1 및 제 2 전극들(55, 56)은 고농도 불순물영역일 수 있다. 또한, 상기 제 1 및 제 2 전극들(55, 56)은 금속막일 수도 있다. 본 발명의 제 5 실시 예에서, 상기 제 1 전극(55)은 소스이고 상기 제 2 전극(56)은 드레인 이다.
상기 채널영역(52)은 단결정실리콘과 같은 반도체패턴일 수 있다. 상기 모트 패턴(57)은 금속-절연체 전이(metal - insulator transition; MIT) 물질을 포함할 수 있다. 이 경우에, 상기 모트 패턴(57)은 V2O5, V3O5, VO2, Cr 도핑된 V2O3, Ti3O5 및 Ti2O3로 이루어진 일군에서 선택된 하나를 포함할 수 있다.
상기 모트 패턴(57)의 크기를 조절하여 상기 전이 임계전압을 제어할 수 있다. 상기 모트 패턴(57)이 얇을수록 상기 전이 임계전압은 작아질 수 있다. 상기 모트 패턴(57)은 사진공정의 한계해상도보다 작은 크기일 수 있다.
도 6은 본 발명의 제 6 실시 예에 따른 모트 패턴을 갖는 모스 전계효과 트랜지스터를 설명하기위한 단면도이다.
도 6을 참조하면, 기판(11) 상에 매립절연막(21), 하부 층간유전막(61), 제 1 전극(65), 채널영역(62), 모트 패턴(Mott pattern; 67), 제 2 전극(66), 상부 층간유전막(64), 게이트유전막(68), 및 게이트전극(69)이 제공될 수 있다.
상기 매립절연막(21)은 상기 기판(11)의 전면을 덮을 수 있다. 상기 하부 층간유전막(61)은 상기 매립절연막(21)을 덮도록 형성될 수 있다. 상기 하부 층간유전막(61)은 저유전막(low-k dielectrics), 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다. 상기 하부 층간유전막(61) 내에 상기 제 1 전극(65)이 배치될 수 있다. 상기 제 1 전극(65)은 돌출부를 구비할 수 있다. 상기 제 1 전극(65)의 돌출부는 상기 제 1 전극(65)의 하부보다 좁은 폭을 갖는 상부표면을 구비할 수 있다. 이 경우에, 상기 제 1 전극(65) 및 상기 하부 층간유전막(61)의 상부표면들은 동일평면상에 배치될 수 있다.
상기 제 1 전극(65)의 돌출부 상에 상기 채널영역(62) 및 상기 모트 패턴(67)이 차례로 적층될 수 있다. 상기 채널영역(62) 및 상기 모트 패턴(67)은 상기 제 1 전극(65)의 돌출부와 같은 폭을 가질 수 있다. 즉, 상기 채널영역(62)은 상기 제 1 전극(65)의 하부보다 좁은 폭을 구비할 수 있다. 이에 더하여, 상기 채널영역(62)은 사진공정의 한계해상도보다 좁은 폭을 가질 수 있다.
상기 게이트전극(69)은 상기 채널영역(62)의 측면에 배치될 수 있다. 또한, 상기 게이트전극(69)은 상기 채널영역(62)의 양 측면에 배치될 수도 있다. 그리고 상기 게이트전극(69)은 상기 하부 층간유전막(61) 상에 배치될 수 있다. 상기 게이트전극(69) 및 상기 채널영역(62) 사이에 상기 게이트유전막(68)이 개재될 수 있다. 이에 더하여, 상기 게이트유전막(68)은 차례로 적층된 상기 채널영역(62) 및 상기 모트 패턴(67)의 측벽들을 덮도록 배치될 수 있다. 더 나아가서, 상기 게이트유전막(68)은 차례로 적층된 상기 채널영역(62) 및 상기 모트 패턴(67)의 양쪽 측벽들을 덮도록 배치될 수도 있다.
상기 하부 층간유전막(61), 상기 게이트전극(69), 상기 게이트유전막(68) 및 상기 모트 패턴(67)은 상기 상부 층간유전막(64)으로 덮일 수 있다. 상기 상부 층간유전막(64) 및 상기 모트 패턴(67)의 상부표면들은 동일평면 상에 노출될 수 있다. 상기 상부 층간유전막(64)은 저유전막(low-k dielectrics), 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다.
상기 상부 층간유전막(64) 상에 상기 제 2 전극(66)이 배치될 수 있다. 상기 제 2 전극(66)은 상기 모트 패턴(67)에 접촉될 수 있다.
상기 제 1 및 제 2 전극들(65, 66)은 고농도 불순물영역일 수 있다. 또한, 상기 제 1 및 제 2 전극들(65, 66)은 금속막일 수도 있다. 본 발명의 제 6 실시 예에서, 상기 제 1 전극(65)은 소스이고 상기 제 2 전극(66)은 드레인 이다.
상기 채널영역(62)은 단결정실리콘과 같은 반도체패턴일 수 있다. 상기 모트 패턴(67)은 금속-절연체 전이(metal - insulator transition; MIT) 물질을 포함할 수 있다. 이 경우에, 상기 모트 패턴(67)은 V2O5, V3O5, VO2, Cr 도핑된 V2O3, Ti3O5 및 Ti2O3로 이루어진 일군에서 선택된 하나를 포함할 수 있다.
상기 모트 패턴(67)의 크기를 조절하여 상기 전이 임계전압을 제어할 수 있다. 상기 모트 패턴(67)이 얇을수록 상기 전이 임계전압은 작아질 수 있다. 상기 모트 패턴(67)은 사진공정의 한계해상도보다 작은 크기일 수 있다.
도 7은 본 발명의 바람직한 실시 예들에 따른 모스 전계효과 트랜지스터의 드레인 전류/전압 특성도이다. 도 7의 수평축은 소스 및 드레인 간의 전위차, 즉, 드레인 전압(Vd)을 나타낸다. 도 7의 수직축은 드레인 전류(Id)를 나타낸다.
도 7을 참조하면, 곡선 75는 본 발명의 실시 예에 따른 모스 전계효과 트랜지스터의 드레인 전류/전압 특성곡선이고, 곡선 71은 종래의 모스 전계효과 트랜지스터에서 나타나는 드레인 전류/전압 특성곡선이다.
일반적으로, 종래의 모스 전계효과 트랜지스터는 소스, 드레인, 상기 소스 및 상기 드레인 사이에 배치된 채널영역, 및 상기 채널영역 상에 배치된 절연된 게이트전극을 구비한다. 상기 채널영역의 저항은 상기 게이트전극에 인가되는 전압에 따라 변할 수 있다. 상기 게이트전극에 문턱전압 이상의 전압이 인가되면 상기 채널영역은 매우 낮은 저항을 갖는다.
이에 따라, 상기 게이트전극에 문턱전압 이상의 전압이 인가되면 드레인 전압(Vd)의 증가에 따라 곡선 71에 보이는 바와 같이 선형적으로 드레인 전류(Id)가 증가하는 특성을 보인다. 이어서, 드레인 포화전류에 이르면 더 이상 상기 드레인 전류(Id)는 증가하지 않는다.
그런데 상기 게이트전극에 문턱전압 이하의 전압이 인가되면 상기 채널영역은 상대적으로 높은 저항을 갖는다. 그럼에도 불구하고, 상기 드레인 전압(Vd)의 증가에 따라 상당한 양의 드레인 전류(Id)가 흐를 수 있다. 이러한 현상을 서브쓰레숄드 스윙(subthreshold swing) 이라 한다.
반면, 본 발명의 바람직한 실시 예들에 따른 모스 전계효과 트랜지스터는 소스, 드레인, 상기 소스 및 상기 드레인 사이에 배치된 채널영역, 상기 채널영역 및 상기 드레인 사이에 개재된 모트 패턴(Mott pattern), 및 절연된 게이트전극을 구비한다. 상기 모트 패턴(Mott pattern)은 인가되는 전계의 강도에 따라 도전체가 되기도 하고 절연체가 되기도 하는 물질일 수 있다. 즉, 상기 모트 패턴은 전이 임계전압(Vmit) 이상의 전압이 인가되는 경우 도전체로 전이하는 특성을 보인다. 또한, 상기 모트 패턴은 전압공급이 중단되거나 상기 전이 임계전압(Vmit) 이하의 전압이 인가되었을 때에는 절연체로 환원하는 특성을 보인다.
상기 게이트전극에 문턱전압 이상의 전압이 인가되면 상기 채널영역은 매우 낮은 저항을 갖는다. 이 경우에, 상기 소스 및 상기 드레인 간에 인가되는 전압은 상기 모트 패턴의 양단에 걸리게 된다. 그런데 상기 모트 패턴의 양단에 걸리는 전압이 상기 전이 임계전압(Vmit) 이하일 때 상기 모트 패턴은 절연체이므로 매우 높은 저항을 갖는다. 즉, 상기 소스 및 상기 드레인 간에는 전류가 흐르기 어렵다. 상기 모트 패턴의 양단에 걸리는 전압이 상기 전이 임계전압(Vmit) 이상일 때 상기 모트 패턴은 도전체로 전이되어 매우 낮은 저항을 갖는다. 즉, 상기 소스 및 상기 드레인 간에는 많은 양의 전류가 흐른다.
이에 따라, 곡선 75에 보이는 바와 같이, 상기 전이 임계전압(Vmit) 이하에서는 드레인 전류(Id)가 흐르기 어려우며, 상기 전이 임계전압(Vmit) 이상에서 드레인 전류(Id)는 급격히 증가하여 드레인 포화전류에 이르는 특성을 보인다.
또한, 상기 게이트전극에 문턱전압 이하의 전압이 인가되면 상기 채널영역은 상대적으로 높은 저항을 갖는다. 이 경우에, 상기 채널영역의 높은 저항은 상기 모트 패턴과 직렬 연결된다. 즉, 상기 모트 패턴의 양단에 걸리는 전압이 상기 전이 임계전압(Vmit) 이상이 되려면, 상기 소스 및 상기 드레인 간에 상대적으로 매우 높은 전압이 인가되어야 한다. 바꾸어 말하면, 상기 소스 및 상기 드레인 간에는 전류가 흐르기 어렵다.
결과적으로, 본 발명의 실시 예에 따른 모스 전계효과 트랜지스터는 서브쓰레숄드 스윙(subthreshold swing)을 현저히 억제할 수 있다.
본 발명의 실시 예들은 nMOS 트랜지스터의 경우를 상정하여 설명하였다. 그러나 본 발명은 상술한 실시 예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다. 예를 들면, 본 발명은 pMOS 트랜지스터에도 적 용될 수 있다.
상술한 바와 같이 본 발명에 따르면, 제 1 및 제 2 전극들, 상기 제 1 및 제 2 전극들 사이에 배치된 채널영역, 상기 채널영역 및 상기 제 2 전극 사이에 개재된 모트 패턴(Mott pattern), 및 절연된 게이트전극을 구비한다. 상기 모트 패턴(Mott pattern)은 인가되는 전계의 강도에 따라 도전체가 되기도 하고 절연체가 되기도 하는 물질 즉, 금속-절연체 전이(metal-insulator transition; MIT) 물질을 포함할 수 있다. 이에 따라, 서브쓰레숄드 스윙(subthreshold swing)을 현저히 억제할 수 있는 모스 전계효과 트랜지스터를 구현할 수 있다.
Claims (14)
- 기판 상에 배치된 제 1 전극;상기 제 1 전극과 이격된 제 2 전극;상기 제 1 및 제 2 전극들 사이에 배치된 채널영역;상기 채널영역과 마주보는 절연된 게이트전극; 및상기 채널영역 및 상기 제 2 전극 사이에 배치된 모트 패턴을 포함하는 모스 전계효과 트랜지스터.
- 제 1 항에 있어서,상기 모트 패턴은 금속-절연체 전이(metal-insulator transition; MIT) 물질을 포함하는 것을 특징으로 하는 모스 전계효과 트랜지스터.
- 제 1 항에 있어서,상기 모트 패턴은 V2O5, V3O5, VO2, Cr 도핑된 V2O3, Ti3O5 및 Ti2O3로 이루어진 일군에서 선택된 하나를 포함하는 것을 특징으로 하는 모스 전계효과 트랜지스터.
- 제 1 항에 있어서,상기 제 1 전극은 소스이고 상기 제 2 전극은 드레인인 것을 특징으로 하는 모스 전계효과 트랜지스터.
- 제 1 항에 있어서,상기 제 1 전극은 드레인이고 상기 제 2 전극은 소스인 것을 특징으로 하는 모스 전계효과 트랜지스터.
- 제 1 항에 있어서,상기 기판 및 상기 채널영역 사이에 배치된 매립 절연막을 더 포함하는 것을 특징으로 하는 모스 전계효과 트랜지스터.
- 제 1 항에 있어서,상기 게이트전극은 상기 채널영역의 하부 및 상부에 배치되는 것을 특징으로 하는 모스 전계효과 트랜지스터.
- 제 1 항에 있어서,상기 제 2 전극은 상기 제 1 전극의 상부에 배치되는 것을 특징으로 하는 모스 전계효과 트랜지스터.
- 제 1 항에 있어서,상기 게이트전극은 상기 채널영역의 양측에 배치되는 것을 특징으로 하는 모 스 전계효과 트랜지스터.
- 기판 상에 배치된 제 1 전극;상기 제 1 전극 상에 배치된 채널영역;상기 채널영역 상에 배치된 모트 패턴;상기 모트 패턴 상에 배치된 제 2 전극; 및상기 채널영역의 양 측에 배치된 절연된 게이트전극을 포함하는 모스 전계효과 트랜지스터.
- 제 10 항에 있어서,상기 모트 패턴은 금속-절연체 전이(metal-insulator transition; MIT) 물질을 포함하는 것을 특징으로 하는 모스 전계효과 트랜지스터.
- 제 10 항에 있어서,상기 모트 패턴은 V2O5, V3O5, VO2, Cr 도핑된 V2O3, Ti3O5 및 Ti2O3로 이루어진 일군에서 선택된 하나를 포함하는 것을 특징으로 하는 모스 전계효과 트랜지스터.
- 제 10 항에 있어서,상기 제 1 전극은 소스이고 상기 제 2 전극은 드레인인 것을 특징으로 하는 모스 전계효과 트랜지스터.
- 제 10 항에 있어서,상기 기판 및 상기 제 1 전극 사이에 배치된 매립 절연막을 더 포함하는 것을 특징으로 하는 모스 전계효과 트랜지스터.
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| KR1020060037310A KR100702033B1 (ko) | 2006-04-25 | 2006-04-25 | 모트 패턴을 갖는 모스 전계효과 트랜지스터 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100859717B1 (ko) | 2007-05-07 | 2008-09-23 | 한국전자통신연구원 | 3 단자 ｍｉｔ 스위치, 그 스위치를 이용한 스위칭 시스템,및 그 스위치의 ｍｉｔ 제어방법 |
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| KR20030024156A (ko) * | 2001-09-17 | 2003-03-26 | 한국전자통신연구원 | 급격한 금속-절연체 상전이를 이용한 전계 효과 트랜지스터 |
| KR20040104773A (ko) * | 2003-06-03 | 2004-12-13 | 한국전자통신연구원 | 절연체 바나듐 산화막을 채널 영역으로 이용한 전계 효과트랜지스터 및 그 제조 방법 |
-
2006
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| KR20040104773A (ko) * | 2003-06-03 | 2004-12-13 | 한국전자통신연구원 | 절연체 바나듐 산화막을 채널 영역으로 이용한 전계 효과트랜지스터 및 그 제조 방법 |
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