KR20080018134A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 형태의 반도체 장치는, 지지 기판의 주면에 절연막을 개재하여 형성된 반도체막에, 게이트 절연막을 개재하여 형성된 게이트 전극막과, 상기 게이트 전극막을 게이트 길이 방향으로 사이에 두도록 형성된 소스 영역 및 드레인 영역을 갖는 절연 게이트 전계 효과 트랜지스터와, 상기 반도체막 및 상기 절연막을 관통하여, 상기 지지 기판에 도달하는 제1 개구부에, 실리콘 산화막을 개재하여 형성된 폴리실리콘막을 갖는 지지 기판 컨택트부와, 상기 반도체막 및 상기 지지 기판 컨택트부 상에 형성된 층간 절연막과, 상기 층간 절연막을 관통하여, 상기 지지 기판 컨택트부에 도달하는 제2 개구부에 충전된 도전재를 개재하여 상기 폴리실리콘막에 접속된 배선을 구비한다.
층간 절연막, 도전재, 반도체막, 지지 기판, 컨택트부

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 출원은 일본 특허 출원 제2006-227110호(2006년 8월 23일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 기판 컨택트를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 반도체 장치의 고속화, 저소비 전력화의 요청을 받아, 지지 기판 상에BOX(Buried Oxidation)층이라고 불리는 절연층을 개재하여 형성된 얇은 반도체층을 갖는 SOI(Silicon On Insulator) 웨이퍼를 이용한 반도체 장치의 개발이 활발히 행해지고 있다.
SOI 웨이퍼에서는 절연층이 존재함으로써, 트랜지스터를 형성하는 얇은 반도체층은 항상 플로팅 상태에 있다. 그 때문에, 트랜지스터의 기생 용량이 낮은 것, 완전한 소자 분리가 가능한 것 등의 이점이 얻어져, 반도체 장치의 고속화·저소비 전력화에 바람직한 기판 구조이다.
그러나, 반도체층이 항상 플로팅이기 때문에, 트랜지스터는 기판 부유 효과 의 영향을 받기 쉬워, 킹크 현상이나 드레인 내압이 저하하는 등의 문제가 있다. 따라서 지지 기판 그 자체의 전위를 고정하여, 얇은 반도체층의 전위 변동을 억제하기 위해서, 얇은 반도체층측으로부터 지지 기판에의 컨택트를 형성하고 있다(예를 들면, 일본 특개 2002-190521호 공보 참조).
일본 특개 2002-190521호 공보에 개시된 반도체 장치의 제조 방법은, SOI층 및 절연층을 관통하여, 기판까지 도달하는 제1 개구부를 형성하는 공정과, 제1 개구부에 폴리실리콘을 매립 이온 주입에 의해 저저항화한 플러그층을 형성하는 공정과, SOI층 상 및 플래그층 상에 층간 절연막을 형성하는 공정과, 층간 절연막에 플러그층까지 도달하는 제2 개구부를 형성하는 공정을 구비하고 있다.
이에 의해, 기판 컨택트 홀의 저부의 실리콘 기판에 충분한 불순물 이온의 주입을 행하고, 또한 깊이가 상이한 기판 컨택트 홀과 SOI층에 형성된 트랜지스터의 컨택트 홀을 동시에 형성하고 있다.
그러나, 일본 특개 2002-190521호 공보에 개시된 반도체 장치의 제조 방법은, 플러그층을 형성하기 위한 공정수가 증가한다는 문제가 있다. 그 때문에, 생산성이 저하하고, 반도체 장치의 제조 코스트가 증대할 우려가 있다.
즉, 벌크 형상의 반도체 기판에 비하여, SOI 기판의 제조 코스트가 현저히 높은 경우도 있어, SOI 기판 상에 반도체 장치를 형성하는 경우, 프로세스를 가능한 한 간략화하여 반도체 장치의 제조 코스트를 저감시킬 필요가 있다.
본 발명의 일 형태의 반도체 장치는, 지지 기판의 주면에 절연막을 개재하여 형성된 반도체막에, 게이트 절연막을 개재하여 형성된 게이트 전극막과, 상기 게이트 전극막을 게이트 길이 방향으로 사이에 두도록 형성된 소스 영역 및 드레인 영역을 갖는 절연 게이트 전계 효과 트랜지스터와, 상기 반도체막 및 상기 절연막을 관통하여, 상기 지지 기판에 도달하는 제1 개구부에, 실리콘 산화막을 개재하여 형성된 폴리실리콘막을 갖는 지지 기판 컨택트부와, 상기 반도체막 및 상기 지지 기판 컨택트부 상에 형성된 층간 절연막과, 상기 층간 절연막을 관통하여, 상기 지지 기판 컨택트부에 도달하는 제2 개구부에 충전된 도전재를 개재하여 상기 폴리실리콘막에 접속된 배선을 구비한다.
본 발명의 다른 형태의 반도체 장치의 제조 방법은, 절연막을 개재하여 반도체막이 형성된 지지 기판에 대하여, 상기 반도체막 및 상기 절연막을 관통하여, 상기 지지 기판에 도달하는 제1 개구부를 형성하고, 상기 제1 개구부에, 실리콘 산화막을 개재하여 폴리실리콘막을 형성하고, 상기 반도체막에, 게이트 절연막을 개재하여 게이트 전극막을 형성하고, 상기 반도체막에, 상기 게이트 전극막을 게이트 길이 방향으로 사이에 두도록 소스 영역 및 드레인 영역을 형성하고, 상기 지지 기판에 층간 절연막을 형성하고, 상기 층간 절연막에, 상기 폴리실리콘막에 도달하는 제2 개구부를 형성하고, 상기 제2 개구부에 도전재를 충전하고, 상기 층간 절연막 상에 상기 도전재를 개재하여 상기 폴리실리콘막에 접속되는 배선을 형성한다.
이하, 본 발명의 실시예를 도면을 참조하여 설명한다.
본 발명의 제1 실시예에 따른 반도체 장치 및 제조 방법에 대하여 도 1 내지 도 13을 이용하여 설명한다. 도 1은 반도체 장치를 도시하는 평면도, 도 2는 반도체 장치를 도시하는 단면도, 도 3은 반도체 장치의 지지 기판 컨택트의 전압-전류 특성을 도시하는 도면, 도 4 내지 도 13은 반도체 장치의 제조 공정을 순서대로 도시하는 단면도이다.
도 1에 도시한 바와 같이, 본 실시예의 반도체 장치(10)는, 제1 영역(14)을 둘러싸도록, STI(19)가 형성되어 있다. 이 STI(19)의 외측에는, 이 STI(19e)를 둘러싸도록, 제2 영역(16)이 형성되어 있다. 또한, 이 제2 영역(16)은 STI(19f)로 둘러싸여져 있다.
제1 영역(14)에는 절연 게이트 전계 효과 트랜지스터(MOS 트랜지스터)(15)가 형성되고, 제2 영역(16)에는 지지 기판(11)의 전위를 고정하기 위한 지지 기판 컨택트부(17)가 형성되어 있다. 이 지지 기판 컨택트부(17)는, 제1 영역(14)을 둘러싸는 사각형 틀 형상으로 형성되어 있다. 또한, STI(19e 및 f)의 오정렬 마진이 최대로 되도록 제2 영역(16)의 중앙 부근에 형성되는 것이 바람직하다.
이 MOS 트랜지스터(15)는, 예를 들면, 채널 길이가 약 0.1um, 채널폭이 약 2∼3um이다. 한편, 지지 기판 컨택트부(17)는, 폭이 약 0.2um이고 총 연장이 약 100um이다. 또한, 당연히, MOS 트랜지스터(15)는 이 크기에 한정되는 것은 아니고, 채널 길이가 더 짧아도 된다. 또한, 제1 영역(14) 중에 MOS 트랜지스터(15)는 복수 형성되어 있어도 된다.
도 2는 도 1의 A-A선을 따라 취한 단면도이다. 도 2에 도시한 바와 같이, 지지 기판(11) 상에 절연막(12)을 개재하여 형성된 반도체막(13)을 갖는 제1 영역(14)과, 제1 영역(14)을 둘러싸고, 절연막(12) 및 반도체막(13)을 갖지 않는 제2 영역(16)을 구비하고 있다. 또한, 지지 기판(11)에, 제1 영역(14)으로부터 제2 영역(16)에 걸쳐 n형 웰 영역(18)이 형성되어 있다.
지지 기판(11)은, 예를 들면 p형 실리콘 기판이고, 절연막(12)은, 예를 들면 두께 20㎚의 실리콘 산화막이고, 반도체막(13)은, 예를 들면 두께 55㎚의 P형 실리콘막이다. 지지 기판(11), 절연막(12), 반도체막(13)은, 예를 들면 실리콘 기판에 산소 이온을 깊게 주입하고, 고온에서 열처리함으로써 실리콘 기판의 표면으로부터 일정한 깊이로 산화막을 형성시킴과 함께, 표면층에 생긴 결함을 소멸시킴으로써 제조된 SIM0X(Separation by Implanted Oxygen) 웨이퍼이다.
제1 영역(14)과 제2 영역(16)은, STI(Shallow Trench Isolation)(19a, 19b, 19c)에 의해 분리되고, MOS 트랜지스터(15)는, STI(19b, 19c) 사이에 형성되고, 컨택트부(17)는, STI(19a, 19b) 사이의 중앙부에 형성되어 있다.
제1 영역(14)에 형성된 n-MOS 트랜지스터(15)는, 반도체막(13) 상에 형성된 게이트 절연막(20), 예를 들면 두께 1.8㎚의 실리콘 산화막과, 게이트 절연막(20) 상에 형성된 게이트 전극막(21), 예를 들면 두께 175㎚의 폴리실리콘막과, 반도체막(13)에, 게이트 전극막(21)을 게이트 길이 방향으로 사이에 두도록 형성된 소스 영역(22)과, 드레인 영역(23)을 구비하고 있다.
게이트 전극막(21)의 양 측면은, 예를 들면 두께 20㎚의 실리콘 산화막(24) 과, 두께 70㎚의 실리콘 질화막(25)이 적층되고, 게이트 전극의 측면으로부터의 두께가 가장 두꺼운 부분에서 90㎚로 되어 있는 측벽막(26a, 26b)으로 각각 피복되어 있다. 또한, 이 측벽막(26a, 26b)의 게이트 전극(21) 및 n형 웰 영역(18)과 접하는 부분은, 실리콘 산화막(24)이다. 이 구조에 의해, 전화 트랩이 많은 실리콘 질화막(25)이 게이트 전극(21) 및 n형 웰 영역(18)과 접하지 않기 때문에, n-MOS 트랜지스터(15)의 전기적 특성의 열화를 방지할 수 있다. 게이트 전극막(21)과, 소스 영역(22)과, 드레인 영역(23) 상에는, 살리사이드막(27a, 27b, 27c), 예를 들면 코발트 살리사이드가 각각 형성되어 있다.
제2 영역(16)에 형성된 지지 기판 컨택트부(17)는, 실리콘 산화막(28)을 개재하여 형성된 폴리실리콘막(29)을 구비하고 있다. 폴리실리콘막(29)의 양 측면은, 실리콘 산화막(30)과 실리콘 질화막(31)이 적층된 측벽막(32a, 32b)으로 각각 피복되어 있다.
폴리실리콘막(29) 상에, 살리사이드막(34a)이 형성되어 있다. 또한, STI(19a)와 폴리실리콘막(29) 사이 및 STI(19b)와 폴리실리콘막(29) 사이에, 살리사이드막(34b, 34c)이 각각 형성되어 있다. 실리콘 산화막(28)은 게이트 절연막(20)과 막 두께가 동일하고, 폴리실리콘막(29)은 게이트 전극막(21)과 막 두께 및 저항값이 동일하게 설정되어 있다. 여기에서, 살리사이드막(27b, 27c)의 상면은, 살리사이드막(34a)의 상면보다 낮고, 실리콘 산화막(28)의 상면보다 높게 되어 있다.
실리콘 산화막(30)은 실리콘 산화막(24)과 막 두께가 동일하고, 실리콘 질화 막(31)은 실리콘 질화막(25)과 막 두께가 동일하게 설정되어 있다. 또한, STI(19a) 및 STI(19b)의 폴리실리콘막(29)측의 측면은, 측벽막(32a, 32b)과 동일한 측벽막(33a, 33b)으로 각각 피복되어 있다.
n-MOS 트랜지스터(15) 및 지지 기판 컨택트부(17)는, 전체가 실리콘 질화막(35a)과, NSG(Non-doped Silicate Glass)막(35b)을 갖는 층간 절연막(35)으로 피복되어 있다. 컨택트부(17)의 폴리실리콘막(29)은, 층간 절연막(35)을 관통하는 컨택트 홀에 도전 재료가 충전된 비아(36a)를 통하여 배선(37a)에 접속되어 있다.
MOS 트랜지스터(15)의 소스 영역(22)은, 층간 절연막(35)을 관통하는 컨택트 홀에 도전 재료가 충전된 비아(36b)를 통하여 배선(37b)에 접속되어 있다. MOS 트랜지스터(15)의 드레인 영역(23)은, 층간 절연막(35)을 관통하는 컨택트 홀에 도전 재료가 충전된 비아(36c)를 통하여, 배선(37c)에 접속되어 있다.
지지 기판 컨택트부(17)는, 폴리실리콘막(29)이 실리콘 산화막(28)을 개재해서 n형 웰 영역(18)에 컨택트하고 있다. 지지 기판(11)의 n형 웰 영역(18)의 고정 전위로 하고, 폴리실리콘막(29)에 몇볼트 정도의 전압을 인가하면, 폴리실리콘막(29)은 실리콘 산화막(28)의 리크 전류를 통하여, n형 웰 영역(18)과 도통하므로, 지지 기판 컨택트로서 기능시키는 것이 가능하다.
도 3에 도시한 바와 같이, 실험에 따르면, 폴리실리콘막(29)과 n형 웰 영역(18)의 컨택트 면적이, 폭 100㎛×길이 1000㎛ 일 때, 막 두께가 1.8㎚인 실리콘 산화막(28)을 개재하여 폴리실리콘막(29)과 n형 웰 영역(18) 사이에 전압을 인가 하면, 0.5V 정도로부터 전류가 상승하기 시작하고, 1V 이상에서 거의 직선 관계를 나타냈다.
이것으로부터, 폴리실리콘막(29)과 n형 웰 영역(18) 사이의 도통 저항은, ∼38Ω으로서, 지지 기판(11)의 n형 웰 영역(18)의 전위 고정을 위한 컨택트 저항으로서 충분한 값이 얻어졌다.
따라서, 실리콘 산화막(28)이 개재되어 있어도, 제1 영역(14)을 둘러싸는 사각형 틀 형상의 폴리실리콘막(29)에 의해, 지지 기판(11)에 형성된 n형 웰 영역(18)에 컨택트를 취하는 것이 가능하다. 실리콘 산화막(28)의 두께를 바꾼 경우, 두께가 2㎚를 초과하면 실리콘 산화막(28)의 리크 전류가 급격히 감소하고, 컨택트 저항이 급격히 증가하는 경향을 나타냈다. 또한, 실리콘 산화막(28)은 게이트 절연막(20)과 막 두께가 동일하게 설정된다. 따라서, 실리콘 산화막(28)의 두께는 0 보다 크고 2㎚ 이하가 적당하다.
한편, MOS 트랜지스터의 채널 면적은, 0.2∼0.3um2로 작으므로 리크 전류는 게이트 전극(21)에 1V 가했다고 하여도, 수uA 정도로 적어, 트랜지스터의 스위칭 특성에는 문제없다.
다음으로, 반도체 장치(10)의 제조 방법에 대하여 설명한다.
처음에, 도 4에 도시한 바와 같이, 두께 20㎚ 정도의 절연막(12)을 개재하여 두께 55㎚ 정도의 반도체막(13)이 형성된 지지 기판(11)에 대하여, 반도체막(13) 상에, 열산화법에 의해 두께 4㎚ 정도의 실리콘 산화막(40)과, PCVD(Plasma Chemical Vapor Deposition)법에 의해 두께 100㎚ 정도의 실리콘 질화막(41)을 형 성한다.
다음으로, 실리콘 질화막(41) 상에 포토리소그래피법에 의해 제1 영역(14)을 형성하기 위한 레지스트 막(42)을 형성한다.
다음으로, 도 5에 도시한 바와 같이, 레지스트 막(42)을 마스크로 하여, 실리콘 질화막(41)과, 실리콘 산화막(40)과, 반도체막(13)을, 예를 들면 RIE(Reactive Ion Etching)법에 의해 순서대로 에칭하여, 제1 영역(14)을 제외하고 절연막(12)을 노출시킨다.
다음으로, 레지스트막(42)을 제거한 후, 도 6에 도시한 바와 같이, 노출한 절연막(12) 상에 TEOS(Tetra Ethyl Ortho Silicate)막(45)을 형성하고, 지지 기판(11)에 n형 웰 영역(18)을 형성한다. 구체적으로는, 노출한 절연막(12)과, 잔치한 실리콘 질화막(41) 상에, 예를 들면 HDP(High Density Plasma)법에 의해, 두께 450㎚정도의 TEOS막(45)을 형성한다.
다음으로, CMP(Chemical Mechanical Polishing)법에 의해, TEOS막(45)을 제거하여 실리콘 질화막(41)을 노출시키고, 실리콘 질화막(41)을 에칭하여 제거한다.
다음으로, 이온 주입법에 의해, 실리콘 산화막(40), 반도체막(13), 절연막(12) 및 TEOS막(45)을 스루하여 비소 이온(As+)을 지지 기판(11)에 주입하고, 활성화 어닐링을 실시하여 n형 웰 영역(18)을 형성한다.
다음으로, 도 7에 도시한 바와 같이, 지지 기판 컨택트부(17)를 형성하기 위한 제1 개구부(50)를 형성하고, STI(19a, 19b, 19c)를 형성한다. 구체적으로는, 반도체막(13) 상에, 제2 영역(16)의 개구 패턴을 갖는 제1 레지스트막(도시하지 않 음)을 형성하고, 제1 레지스트 막을 마스크로 하여, CF4계 가스를 이용한 RIE법에 의해 TEOS막(45)과, 절연막(12)을 에칭하여, n형 웰 영역(18)을 노출시켜, 지지 기판 컨택트부(17)를 형성하기 위한 제1 개구부(50)를 형성한다. 동시에, 잔치한 TEOS막(45)에 의해, STI(19a, 19b, 19c)가 형성된다.
다음으로, 제1 레지스트막 및 제1 영역(14)의 실리콘 산화막(40)을 제거한 후, 도 8에 도시한 바와 같이, 반도체막(13) 및 노출한 n형 웰 영역(18) 상에, 열산화법에 의해 두께 1.8㎚의 실리콘 산화막(55)을 형성한다. 실리콘 산화막(55)이, 게이트 절연막(20) 및 실리콘 산화막(28)으로 된다. 따라서, 게이트 절연막(20)은 n형 웰 영역(18)을 형성할 때의 이온 주입 데미지가 없어, M0S 트랜지스터 특성의 열화를 적게 할 수 있다.
다음으로, NO 가스를 이용하여, 실리콘 산화막(55)의 표층을 질화하고, CVD 법에 의해, 두께 175㎚의 폴리실리콘막(59)을 형성한다. 폴리실리콘막(59)이, 게이트 전극막(21)과 폴리실리콘막(29)으로 된다.
다음으로, 도 9에 도시한 바와 같이, 폴리실리콘막(59) 상에 게이트 및 지지 기판 컨택트의 패턴을 갖는 제2 레지스트막(도시하지 않음)을 형성하고, 레지스트 막을 마스크로 하여, RIE법에 의해 폴리실리콘막(59)을 에칭한다.
이에 의해, 제1 영역(14)에는, 반도체막(13) 상에 게이트 절연막(20)을 개재하여 게이트 전극막(21)이 형성된다. 제2 영역(16)에는, 지지 기판(11)의 n형 웰 영역(18) 상에 실리콘 산화막(28)을 개재하여 폴리실리콘막(29)이 형성된다.
다음으로, 제2 레지스트막을 제거한 후, 도 10에 도시한 바와 같이, 이온 주입법에 의해 반도체막(13)에 게이트 전극막(21)을 게이트 길이 방향으로 사이에 두도록 LDD(Lightly Doped Drain) 구조를 갖는 소스 영역(22) 및 드레인 영역(23)과 게이트 전극막(21)의 측벽에 실리콘 산화막(24)과 실리콘 질화막(25)이 적층된 측벽막(26a, 26b)을 형성한다. 구체적으로는, 반도체막(13) 상과, 게이트 전극막(21)의 상면과 측벽 및 폴리실리콘막(29)의 상면과 측벽에, 열산화법에 의해 두께 2㎚의 실리콘 산화막(도시하지 않음)을 형성한다.
다음으로, 반도체막(13)에, 이온 주입법에 의해 게이트 전극막(21)을 게이트 길이 방향으로 사이에 두도록 LDD 구조의 저농도 불순물 영역(도시하지 않음)을 형성한다.
다음으로, 지지 기판(11) 상의 전체면에, CVD법에 의해 두께 20㎚의 TEOS막(도시하지 않음)과, PCVD법에 의해 두께 70㎚의 실리콘 질화막(도시하지 않음)을 형성한다. TEOS막이, 실리콘 산화막(24, 30)으로 되고, 실리콘 질화막이, 실리콘 질화막(25, 31)으로 된다.
다음으로, RIE법에 의해 게이트 전극막(21)과 폴리실리콘막(29)의 측벽을 제외하고, 실리콘 질화막, TEOS막을 에칭하여, 게이트 전극막(21)의 측벽으로부터 가장 두꺼운 부분의 토탈 두께가 90㎚로 되도록 측벽막(26a, 26b, 32a, 32b, 33a, 33b)을 형성한다.
즉, 측벽막(26a, 26b)이 형성됨과 동시에, 폴리실리콘막(29)의 측벽에 실리콘 산화막(30)과 실리콘 질화막(31)이 적층된 측벽막(32a, 32b)과, STI(19a, 19b) 의 폴리실리콘막(29)측의 측벽에, 실리콘 산화막(30)과 실리콘 질화막(31)이 적층된 측벽막(33a, 33b)이 형성되게 된다.
다음으로, 반도체막(13)에 게이트 전극막(21)을 게이트 길이 방향으로 사이에 두도록 LDD 구조의 고농도 불순물 영역(도시하지 않음)을 이온 주입법에 의해 형성하고, 소스 영역(22) 및 드레인 영역(23)을 형성한다. 다음으로, 도 11에 도시한 바와 같이, 게이트 전극(21)과, 소스 영역(22)과, 드레인 영역(23)과, 폴리실리콘막(29)과, STI(19a, 19b)와 폴리실리콘막(29) 사이의 n형 웰 영역(18) 상에, 저저항의 코발트 실리사이드(CoSi2)막(27a, 27b, 27c, 34a, 34b, 34c)을 각각 형성한다.
구체적으로는, 지지 기판(11) 상의 전체면에, 두께 12㎚의 코발트(Co)막과, 두께 20㎚의 티탄(Ti)막과, 두께 20㎚의 질화 티탄(TiN)막을 이 순서대로 형성하여 열처리를 실시하고, 미반응의 코발트(Co)막과, 티탄(Ti)막과, 질화 티탄(TiN)막을 웨트 에칭으로 제거한 후, 재차 열처리를 실시한다.
다음으로, 도 12에 도시한 바와 같이, 지지 기판(11) 상의 전체면에, 층간 절연막(35)으로서, PCVD법에 의해 두께 30㎚의 실리콘 질화막(35a)과, CVD법에 의해 두께 400㎚의 NSG(Non-doped Silicate Glass)막(35b)을 형성하고, CMP법에 의해 층간 절연막(35)의 상면을 평탄화하고, RIE법에 의해 층간 절연막(35)에 컨택트 홀(66a, 66b, 66c)을 형성한다.
여기에서, 컨택트 홀(66a)과 컨택트 홀(66b 및 66c)의 층간 절연막(35)의 상 면으로부터의 깊이는 상이하며, 에칭 조건의 컨트롤이 어렵다. 그러나, 살리사이드막(34a)의 상면은, 살리사이드막(27b, 27c)의 상면보다 높게 되어 있다. 따라서, 컨택트 홀(66a)의 깊이를 컨택트 홀(66b 및 66c)의 깊이에 맞춤으로써, 지지 기판 컨택트부(17)의 컨택트 불량이 없고, 또한, 컨택트 홀(66b 및 66c)이 소스 영역(22) 및 드레인 영역(23)을 과도하게 에칭할 일이 없으므로, 소스 영역(22) 및 드레인 영역(23)에의 컨택트 불량을 일으킬 일이 없다.
다음으로, 도 13에 도시한 바와 같이 스퍼터링법에 의해, 컨택트 홀(66a, 66b, 66c)을 포함하는 층간 절연막(35) 상에, 도전 재료(67)로서 티탄(Ti)/질화 티탄(TiN)/텅스텐(W)을 이 순서대로 형성하고, CMP법에 의해 불필요한 도전 재료(67)를 제거하고, 컨택트 홀(66a, 66b, 66c)에 도전 재료(67a, 67b, 67c)를 충전한다.
다음으로, 층간 절연막(35) 상에, 두께 250㎚의 층간 절연막(도시하지 않음)을 형성하고, 다마신법에 의해 도 2에 도시하는 배선(37a, 37b, 37c), 예를 들면 구리(Cu) 배선을 형성한다. 이에 의해, 도 2에 도시하는 제1 영역(14)에 MOS 트랜지스터(15)가 형성되고, 제1 영역(14)을 둘러싸는 제2 영역(16)에 지지 기판 컨택트부(17)가 형성된 반도체 장치(10)가 얻어진다.
이상 설명한 바와 같이, 본 실시예에서는, MOS 트랜지스터(15)의 게이트 절연막(20)과 지지 기판 컨택트부(17)의 실리콘 산화막(28)을 동일 프로세스로 형성하고, MOS 트랜지스터(15)의 게이트 전극막(21)과 지지 기판 컨택트부(17)의 폴리실리콘막(29)을 동일 프로세스로 형성하고 있다.
제1 영역(14)을 둘러싸는 사각형 틀 형상으로 형성된 폴리실리콘막(29)과 n 형 웰 영역(18)의 컨택트 면적은 충분히 크게 설정되어 있으므로, 실리콘 산화막(28)이 개재하고 있어도 실리콘 산화막(28)의 리크 전류에 의해, n형 웰 영역(18)에 컨택트를 취할 수 있다.
따라서, 적은 공정수로, 지지 기판(11)에의 컨택트를 형성할 수 있는 반도체 장치 및 반도체 장치의 제조 방법이 얻어진다.
여기에서는, 지지 기판(11), 절연막(12), 반도체막(13)이, SIMOX 웨이퍼인 경우에 대해 설명했지만, 산화막을 개재하여 2매의 실리콘 기판을 접합시키고, 한쪽의 실리콘 기판을 연마하여 박막화한 접합 기판을 이용하여도 된다.
또한, 지지 기판(11)이 p형 실리콘 기판인 경우에 대해 설명했지만, 실리콘 게르마늄(SiGe) 기판, 게르마늄(Ge) 기판, 그 밖의 화합물 반도체 기판 등을 이용할 수도 있다.
또한, 게이트 절연막(20)이 실리콘 산화막인 경우에 대해 설명했지만, 실리콘 산화막보다도 유전률이 큰 막, 예를 들면 실리콘산 질화막(SiON), 하프늄 산화막(HfO2), 하프늄 실리콘 산화막(HfSiO), 하프늄 실리콘산 질화막(HfSiON), 하프늄 알루미늄 산화막(HfAlO) 또는 하프늄 알루미늄산 질화막(HfAlON)을 이용하는 것도 가능하다.
예를 들면, 하프늄 실리콘산 질화막(HfSiON)은, p형 실리콘 기판(11) 상에, MOCVD법에 의해 하프늄 실리콘 산화막(HfSiO4)을 형성한 후, 암모니아(NH3) 분위기 또는 질소 플라즈마 분위기 속에서 열처리함으로써 형성할 수 있다.
도 14는, 본 발명의 제2 실시예에 따른 반도체 장치를 도시하는 단면도이다. 본 실시예에서, 상기 제1 실시예와 동일한 구성 부분에는 동일 부호를 붙여서 그 부분의 설명은 생략하고, 상이한 부분에 대하여 설명한다.
본 실시예가 제1 실시예와 상이한 점은, 지지 기판 컨택트부에 살리사이드막이 형성되어 있지 않은 데에 있다.
본 실시예는, 칩 전체면에 살리사이드막을 형성할 수 없는 반도체 장치, 예를 들면 저항 소자를 갖고, 저항 소자 상에 살리사이드막이 형성되면, 저항값이 지나치게 낮아져서 규격을 충족할 수 없는 RC 딜레이 회로를 갖는 반도체 장치의 경우의 예다.
즉, 도 14에 도시한 바와 같이, 본 실시예의 반도체 장치(70)의 지지 기판 컨택트부(71)는, 폴리실리콘막(29)과, STI(19a, 19b)와 폴리실리콘막(29) 사이에 노출한 n형 웰 영역(18) 상에 살리사이드막이 형성되어 있지 않다. 폴리실리콘막(29)은 직접 비아(36a)를 통하여 배선(37a)에 접속되어 있다.
폴리실리콘막(29)과 비아(36a)의 도전 재료의 컨택트 특성은, 살리사이드막(34a)이 개재되어 있지 않기 때문에 약간 증가한다. 그러나, 실리콘 산화막(28)을 개재한 폴리실리콘막(29)과 n형 웰 영역(18)과의 컨택트 특성에 비하면 충분히 양호한 컨택트 특성을 갖고 있다. 따라서, 지지 기판 컨택트부(71)에 의해, 필요한 컨택트 특성을 만족시키는 것이 가능하다.
이에 의해, 칩 전체면에 살리사이드막을 형성할 수 없는 반도체 장치에서, 살리사이드막을 형성할 수 없는 영역에 지지 기판 컨택트부(71)를 배치하여, 지지 기판 컨택트를 취하는 것이 가능하다.
이상 설명한 바와 같이, 본 실시예에서는, 살리사이드막을 형성할 수 없는 영역에, 공정수를 늘리는 일 없이 지지 기판 컨택트부(71)를 형성할 수 있는 이점이 있다.
도 15는 본 발명의 제3 실시예에 따른 반도체 장치를 도시하는 단면도이다. 본 실시예에서, 상기 제1 실시예와 동일한 구성 부분에는 동일 부호를 붙여서 그 부분의 설명은 생략하고, 상이한 부분에 대하여 설명한다.
본 실시예가 제1 실시예와 상이한 점은, 지지 기판 컨택트부가 형성되는 제2 영역을 축소한 것에 있다.
즉, 도 15에 도시한 바와 같이, 본 실시예의 반도체 장치(80)의 지지 기판 컨택트부(81)는, 폴리실리콘막(29)의 주위에 n형 웰 영역(18)이 노출되어 있지 않고, 폴리실리콘막(29)의 측벽막(32a)과 STI(19a)의 측벽막(33a)이 일체화되고, 폴리실리콘막(29)의 측벽막(32b)과 STI(19b)의 측벽막(33b)이 일체화되어 있다.
이에 의해, 지지 기판 컨택트부(81)가 형성되는 제2 영역(82)의 폭이 ΔL만큼 작아지므로, 반도체 장치(80)의 칩 사이즈를 작게 하는 것이 가능하다.
이상 설명한 바와 같이, 본 실시예에서는, 폴리실리콘막(29)의 주위의 n형 웰 영역(18)을 제2 영역(82)의 외측에 노출시키는 일 없이 제2 영역(82)의 폭을 축소했으므로, 반도체 장치(80)의 칩 사이즈를 작게 할 수 있다는 이점이 있다.
또한, 도 15의 상태보다, 제2 영역(82)의 폭을 더 축소하는 것도 가능하다. 이 경우, 폴리실리콘막(29)과 STI(19a, 19b) 사이가 실리콘 산화막(30)으로만 메워 진다. 그 결과, 측벽막(32a, 32b, 33a, 33b)이 실리콘 산화막(30)으로만 형성된다.
도 16은 본 발명의 제4 실시예에 따른 반도체 장치를 도시하는 단면도이다. 본 실시예에서, 상기 제1 실시예와 동일한 구성 부분에는 동일 부호를 붙여서 그 부분의 설명은 생략하고, 상이한 부분에 대하여 설명한다.
본 실시예가 제1 실시예와 상이한 점은, 지지 기판 컨택트부에 살리사이드막을 형성하지 않고, 또한 지지 기판 컨택트부가 형성되는 제2 영역의 폭을 축소한 데에 있다.
즉, 도 16에 도시한 바와 같이, 본 실시예의 반도체 장치(90)의 지지 기판 컨택트부(91)는, 폴리실리콘막(29) 상에 살리사이드막이 형성되어 있지 않고, 폴리실리콘막(29)이 직접 비아(36a)를 통하여 배선(37a)에 접속되어 있다.
이상 설명한 바와 같이, 본 실시예에서는, 살리사이드막을 형성할 수 없는 영역에, 공정수를 늘리는 일 없이 지지 기판 컨택트부(71)를 형성할 수 있고, 또한 반도체 장치(80)의 칩 사이즈를 작게 할 수 있는 이점이 있다.
본 발명의 실시예에 따르면, 적은 공정수로, 지지 기판에의 충분한 컨택트를 형성할 수 있는 반도체 장치 및 그 제조 방법이 얻어진다.
당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생각해 낼 것이다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗 어나지 않고 다양한 변경이 가능하다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 도시하는 평면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치를 도시하는 단면도.
도 3은 본 발명의 제1 실시예에 따른 지지 기판 컨택트부의 전류-전압 특성을 도시하는 도면.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 순서대로 도시하는 단면도.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 순서대로 도시하는 단면도.
도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 순서대로 도시하는 단면도.
도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 순서대로 도시하는 단면도.
도 8은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 순서대로 도시하는 단면도.
도 9는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 순서대로 도시하는 단면도.
도 10은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 순서대로 도시하는 단면도.
도 11은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 순서대로 도시하는 단면도.
도 12는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 순서대로 도시하는 단면도.
도 13은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 순서대로 도시하는 단면도.
도 14는 본 발명의 제2 실시예에 따른 반도체 장치를 도시하는 단면도.
도 15는 본 발명의 제3 실시예에 따른 반도체 장치를 도시하는 단면도.
도 16은 본 발명의 제4 실시예에 따른 반도체 장치를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 장치
11 : 지지 기판
12 : 절연막
13 : 반도체막
14 : 제1 영역
15 : 절연 게이트 전계 효과 트랜지스터(MOS 트랜지스터)
16 : 제2 영역
17 : 지지 기판 컨택트부
18 : n형 웰 영역
19 : STI

Claims (20)

  1. 지지 기판의 주면에 절연막을 개재하여 형성된 반도체막에, 게이트 절연막을 개재하여 형성된 게이트 전극막과, 상기 게이트 전극막을 게이트 길이 방향으로 사이에 두도록 형성된 소스 영역 및 드레인 영역을 갖는 절연 게이트 전계 효과 트랜지스터와,
    상기 반도체막 및 상기 절연막을 관통하여, 상기 지지 기판에 도달하는 제1 개구부에, 실리콘 산화막을 개재하여 형성된 폴리실리콘막을 갖는 지지 기판 컨택트부와,
    상기 반도체막 및 상기 지지 기판 컨택트부 상에 형성된 층간 절연막과,
    상기 층간 절연막을 관통하여, 상기 지지 기판 컨택트부에 도달하는 제2 개구부에 충전된 도전재를 개재하여 상기 폴리실리콘막에 접속된 배선
    을 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 폴리실리콘막 상에 살리사이드막이 형성되어 있는 반도체 장치.
  3. 제1항에 있어서,
    상기 소스 영역 및 드레인 영역의 상면이, 상기 지지 기판 컨택트부의 상면보다 낮고, 상기 실리콘 산화막의 상면보다 높은 반도체 장치.
  4. 제2항에 있어서,
    상기 제1 개구부의 외주부에, 살리사이드막이 상기 지지 기판 컨택트부와 이격하여 형성되어 있는 반도체 장치.
  5. 제1항에 있어서,
    상기 실리콘 산화막은, 두께가 0보다 크고 2㎚ 이하인 반도체 장치.
  6. 제5항에 있어서,
    상기 실리콘 산화막과 상기 게이트 절연막은 막 두께가 동일한 반도체 장치.
  7. 제1항에 있어서,
    상기 폴리실리콘막과 상기 게이트 전극막은 막 두께 및 저항값이 동일한 반도체 장치.
  8. 제1항에 있어서,
    상기 폴리실리콘막의 상기 실리콘 산화막과 접하는 면적이, 상기 게이트 전극막의 상기 게이트 절연막과 접하는 면적보다 큰 반도체 장치.
  9. 지지 기판에 배치된 STI에 의해 둘러싸여진 제1 영역과, 상기 STI의 외측에 배치된 제2 영역과,
    상기 제1 영역에, 지지 기판의 주면에 절연막을 개재하여 형성된 반도체막에, 게이트 절연막을 개재하여 형성된 게이트 전극막과, 상기 게이트 전극막을 게이트 길이 방향으로 사이에 두도록 형성된 소스 영역 및 드레인 영역을 갖는 절연 게이트 전계 효과 트랜지스터와,
    상기 제2 영역에, 상기 반도체막 및 상기 절연막을 관통하여, 상기 지지 기판에 도달하는 제1 개구부에, 실리콘 산화막을 개재하여 형성된 폴리실리콘막을 갖는 지지 기판 컨택트부와,
    상기 반도체막 및 상기 지지 기판 컨택트부 상에 형성된 STI와,
    상기 층간 절연막을 관통하여, 상기 지지 기판 컨택트부에 도달하는 제2 개구부에 충전된 도전재를 개재하여 상기 폴리실리콘막에 접속된 배선
    을 구비하는 반도체 장치.
  10. 제9항에 있어서,
    상기 절연막 아래 및 상기 지지 기판 컨택트부 아래에 연속하여 웰 영역이 형성되어 있는 반도체 장치.
  11. 제1항에 있어서,
    상기 폴리실리콘막의 측벽에 형성된 제1 측벽막과,
    상기 STI의 상기 폴리실리콘막측의 측벽에 형성된 제2 측벽막을 구비하고,
    상기 제1 측벽막과 상기 제2 측벽막이 일체화되어 있는 반도체 장치.
  12. 제9항에 있어서,
    상기 폴리실리콘막 상에 살리사이드막이 형성되어 있는 반도체 장치.
  13. 제9항에 있어서,
    상기 소스 영역 및 드레인 영역의 상면이, 상기 지지 기판 컨택트부의 상면보다 낮고, 상기 실리콘 산화막의 상면보다 높은 반도체 장치.
  14. 제12항에 있어서,
    상기 제1 개구부의 외주부에, 살리사이드막이 상기 지지 기판 컨택트부와 이격하여 형성되어 있는 반도체 장치.
  15. 제9항에 있어서,
    상기 실리콘 산화막은, 두께가 0보다 크고 2㎚ 이하인 반도체 장치.
  16. 제15항에 있어서,
    상기 실리콘 산화막과 상기 게이트 절연막은 막 두께가 동일한 반도체 장치.
  17. 제9항에 있어서,
    상기 폴리실리콘막과 상기 게이트 전극막은 막 두께 및 저항값이 동일한 반도체 장치.
  18. 제9항에 있어서,
    상기 폴리실리콘막의 상기 실리콘 산화막과 접하는 면적이, 상기 게이트 전극막의 상기 게이트 절연막과 접하는 면적보다 큰 반도체 장치.
  19. 절연막을 개재하여 반도체막이 형성된 지지 기판에 대하여,
    상기 반도체막 및 상기 절연막을 관통하여, 상기 지지 기판에 도달하는 제1 개구부를 형성하고,
    상기 제1 개구부에, 실리콘 산화막을 개재하여 폴리실리콘막을 형성하고,
    상기 반도체막에, 게이트 절연막을 개재하여 게이트 전극막을 형성하고,
    상기 반도체막에, 상기 게이트 전극막을 게이트 길이 방향으로 사이에 두도록 소스 영역 및 드레인 영역을 형성하고,
    상기 지지 기판에 층간 절연막을 형성하고,
    상기 층간 절연막에, 상기 폴리실리콘막에 도달하는 제2 개구부를 형성하고,
    상기 제2 개구부에 도전재를 충전하고, 상기 층간 절연막 상에 상기 도전재를 개재하여 상기 폴리실리콘막에 접속되는 배선을 형성하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 폴리실리콘막 상에 살리사이드막을 형성하는 반도체 장치의 제조 방법.
KR1020070084312A 2006-08-23 2007-08-22 반도체 장치 및 그 제조 방법 KR100939410B1 (ko)

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