TW200826230A - Semiconductor device and method for manufacturing the same - Google Patents

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Mutsuo Morikado
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Toshiba Kk
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Description

200826230 九、發明說明： 【發明所屬之技術領域】 本發明係關於半導體裝置及其製造方法，特別係關於具 有基板接觸之半導體裝置及其製造方法。 【先前技術】 近年來在半導體裝置之高速化、低耗電力化之要求下， 使用具有在支持基板上經由所謂BOX(Buried 〇xidati〇n;埋 入氧化）層之絕緣層所形成之薄的半導體層之S〇I(siiic〇n
On InSulator :含矽絕緣體）晶圓之半導體裝置之開發頗為盛 行。 在SOI晶圓中，由於有絕緣層存在，形成電晶體之薄的半 導體層一直處於浮動狀態。因此，可獲得電晶體之寄生電 谷低、可施行元件之完全分離等優點，屬於適合於半導體 裝置之高速化、低耗電力化之基板構造。 但’由於半導體層一直處於浮動狀態，故電晶體容易受 到基板浮游效果之影響’有彎折現象及汲極而f壓降低等之 問題。因此，為了固定支持基板本身之電位而抑制薄的半 導體層之電位變動，由薄的半導體層側形成對支持基板之 接觸（例如參照日本特開2002-190521號公報）。 曰本特開2002-190521號公報所揭示之半導體裝置之製 造方法係包含形成貫通SOI層及絕緣層，及於基板之第1開 口部之步驟；在第1開口部埋入多晶矽，形成藉離子注入而 低電阻化之插塞層之步驟；在S〇i層上及插塞層上形成層間 絕緣膜之步驟；及在層間絕緣膜形成及於插塞層之第2開口 123511.doc 200826230 部之步驟。 藉此，可對基板接觸孔底部之矽基板施行注入充分之雜 質離子，且同時形成深度相異之基板接觸孔與形成在S〇i 層之電晶體之接觸孔。 【發明内容】 [發明所欲解決之問題] 然而’日本特開2002-190521號公報所揭示之半導體裝置 之製造方法卻有形成插塞層之步驟數增加之問題。因此， 有生產性低，半導體裝置之製造成本增大之虞。 即’與實體狀半導體基板相比，SOI基板之製造成本顯著 偏高，在SOI基板上形成半導體裝置之情形，有必要儘量簡 化製程，以降低半導體裝置之製造成本。 [解決問題之技術手段] 本發明之一型態之半導體裝置係包含：絕緣閘極場效電 晶體，其係在隔著絕緣膜形成在支持基板主面之半導體 C； 冑’具有隔著閘極絕緣膜形成之閘極電極膜與以在閘極長 度方向夾著前述閘極電極膜之方式形成之源極區域及沒極 1域；支持基板接觸部，其係於貫通前述半導體膜及前述 麟膜且及㈣述支持基板之第㈣口部具有隔著氧化石夕 - ㈣成之多晶韻’·賴絕、㈣，其係形成在前述半導體 膜及前述支持基板接觸部上；及佈線，其係經由填充於貫 通前述層間絕緣臈且及於前述支持基板接觸部之第口 部之導電材料連接於前述多晶矽膜。 本發明之另-型態之半導體裝置之製造方法係對經由絕 123511.doc 200826230 緣膜幵/成有半v體膜之支持基板，形成貫通前述半導體膜 及前述絕緣膜且及於前述支持基板之第1開口部；在前述第 1開口部，隔著氧化石夕膜形成多晶石夕膜；在前述半導體膜， 隔著閘極絕緣膜形成閘極電極膜；在前述半導體膜，以在 閘極長度方向夾著前述閘極電極膜之方式形成源極區域及 ;及極區域，在月ij述支持基板形成層@絕緣膜；S前述層間 絕緣膜形成及於前述多晶矽膜之第2開口部；在前述第2開 口部填充導電材料，在前述層間絕緣膜上形成經由前述導 電材料連接於前述多晶矽膜之佈線。 【實施方式】
以下，參照圖式說明本發明之實施例。 利用圖1至圖13說明本發明之第丨實施例之半導體裝置及 製造方法。圖1係表示半導體裝置之平面圖，圖2係表示半 導體裝置之剖面圖，圖3係表示半導體裝置之支持基板接觸 之電壓-電流特性之圖，圖4至圖13係依序表示半導體裝置 之製造步驟之剖面圖。 如圖1所示，本實施例之半導體裝置10係以包圍第1區域 14方式形成STI19。在此STI19之外側，以包圍此STI19d方 式形成弟2區域16。另外，此第2區域16係被STI19e所包圍。 在第1區域14形成絕緣閘極場效電晶體（M〇s電晶 體）15 ’在第2區域16形成固定支持基板11之電位之支持基 板接觸部17。此支持基板接觸部17係形成包圍第1區域！ 4 之矩形框狀。又，最好以STI19d與e之調準失誤容限呈現最 大之方式形成於第2區域16之中央附近。 123511.doc 200826230 此M0S電晶體15例如通道長度約為〇1 μηι，通道寬度約 為2〜3 μΠ1。另一方面，支持基板接觸部17之寬度約為〇,2 μηι，總延長約為1〇〇陣。又，當然，Μ〇§電曰曰曰體15並不限 定於此大小，通道長度也可更短。又，也可在第丨區域Μ 中形成複數個MOS電晶體15。 圖2係沿著圖1之八及線之剖面圖。如圖2所示，具備有設 有隔著絕緣膜12形成於支持基板丨丨上之半導體膜13之第工 區域14、及包圍第丨區域14而不設有絕緣膜12及半導體膜u 之第2區域16。另外，在支持基板u，於第丨區域14至第二區 域16形成η型井區域18。 支持基板11例如係ρ型矽基板，絕緣膜12例如係厚度2〇 nm之氧化矽膜，半導體膜13例如係厚度55 之ρ型矽膜。 支持基板11、絕緣膜12、半導體膜13例如係在矽基板深深 地注入氧離子，以高溫熱處理而在距離矽基板表面一定深 度形成氧化膜，並藉由消滅在表面層產生之缺陷而製成之 SIMOX(Separation by Implanted 〇Xygen;植氧分離）晶圓。 第 1 區域 14與第 2區域 16係被 STI(Shall〇w Trench Isolation : 淺溝隔離膜）19a、19b、19c所分離，MOS電晶體15形成於 STI19b、19c之間，接觸部17形成於STI19a、19b之間之中 央部。 形成於第1區域14之n-MOS電晶體15係包含形成於半導 體膜13上之閘極絕緣膜20、例如厚度丨.8 nm之氧化砍膜、 形成於閘極絕緣膜20上之閘極電極膜21、例如厚度17 5 nm 123511.doc 200826230 之多晶石夕膜、在半導體膜13，在閘極長度方向夾著閘極電 極膜21而形成之源極區域22及汲極區域23。 閘極電極膜21之兩側面，層疊例如厚度2〇 ηηι之氧化矽膜 24、與厚度7〇 nm之矽氮化膜25，分別被距離閘極電極側面 ; 之厚度最厚為90 nm之侧壁膜26a、26b所包覆。又，此側壁 膜26a、26b之與閘極電極膜21及n型井區域18接觸之部份係 氧化矽膜24。由於此構造，電化阱較多之矽氮化膜25不與 ( 閘極電極膜21及^^型井區域18接觸，故可防止n_M〇S電晶體 1 5之電氣的特性之劣化。在閘極電極膜2丨、源極區域22及 /及極區域23上’分別形成自我對準矽化物膜27a、27b、27c， 例如形成鈷自我對準矽化物膜。 形成於第2區域16之支持基板接觸部17具備有隔著氧化 矽膜28形成之多晶矽膜29。多晶矽膜29之兩側面分別層疊 氧化石夕膜30與矽氮化膜31之侧壁膜32&、32b所包覆。 在多晶矽膜29上，形成自我對準矽化物膜34a。另外，在 ^ STI19a與多晶矽膜29之間及STI19b與多晶矽膜29之間分別 形成自我對準矽化物膜34b、34c。氧化矽膜28之膜厚與閘 極絕緣膜20相等，多晶矽膜29之膜厚及電阻值設定為與閘 極電極膜21相等。在此，自我對準矽化物膜27b、27〇之上 : 面係低於自我對準矽化物膜34a之上面，高於氧化矽膜28之 上面。 設定氧化矽膜30之膜厚等於氧化矽膜24，矽氮化膜31之 膜厚等於矽氮化膜25。另外，STI19a及STI19b之多晶矽膜 29側之側面，分別被與側壁膜32a、32b相等之側壁膜”狂、 123511.doc -10- 200826230 33b所包覆。 n-MOS電晶體15及支持基板接觸部17之全體被具有矽氮 化膜35a與NSG(Non-doped Silicate Glass ;無摻雜石夕酸鹽玻 璃）膜35b之層間絕緣膜35所包覆。接觸部17之多晶矽膜29 係經由在貫通層間絕緣膜35之接觸孔中填充導電材料之通 孔36a而連接於佈線37a。 MOS電晶體15之源極區域22係經由在貫通層間絕緣膜35 之接觸孔中填充導電材料之通孔36b而連接於佈線37b。 MOS電晶體1 5之汲極區域23係經由在貫通層間絕緣膜3 5之 接觸孔中填充導電材料之通孔36c而連接於佈線37c。 支持基板接觸部17係經由氧化矽膜28使多晶矽膜29接觸 於η型井區域18。作為支持基板11之η型井區域18之固定電 位，對多晶石夕膜29施加數伏特程度之電壓時，多晶石夕膜29 會經由氧化石夕膜2 8之漏電流與η型井區域1 8導通，故可使其 執行作為支持基板接觸部之功能。 如圖3所示，依據實驗，多晶矽膜29與η型井區域18之接 觸面積為寬度100 μιηχ長度1000 μηι時，經由膜厚1.8 nm之 氧化矽膜28將電壓施加至多晶矽膜29與η型井區域18之間 時’電流會由0 · 5 V程度開始上升，在1 ν以上時顯示大致直 線關係。 由此，多晶矽膜29與η型井區域18之間之導通電阻為 〜38Ω，作為支持基板11之η型井區域18之固定電位，接觸電 阻，可獲得充分之值。 因此，即使介著氧化矽膜28，也可藉包圍第1區域14之矩 123511.doc 200826230 形框狀之多晶矽膜29,取得與形成於支持基板丨丨in型井區 域18之接觸。改變氧化矽膜28之厚度之情形，厚度超過2nm 時，顯示氧化矽膜28之漏電流會急遽減少，接觸電阻會急 遽增加之傾向。又，氧化矽膜28之膜厚係設定於與閘極絕 緣膜20相等。因此，氧化矽膜28之厚度以大於〇而在2nm以 下較為適當。 另一方面，MOS電晶體15之通道面積小至〇.2〜〇3 μιη2， 故即使將IV之施加至閘極電極膜21，漏電流也少至數^八程 度，對電晶體之開關特性並無問題。 其次’說明有關半導體裝置10之製造方法。 首先’如圖4所示’對隔著厚度2〇 nm左右之絕緣膜12形 成厚度55 nm左右之半導體膜13之支持基板u，在半導體膜 13上’利用熱氧化法形成厚度4 nm程度之氧化夕膜4〇、與 利用 PCVD(Plasma Chemical Vapor Deposition ;電漿化學氣 相沉積）法形成厚度1 〇 〇 nm程度之砍氮化膜41。 其次，在矽氮化膜41上，利用光微影法形成用來形成第i 區域14之抗蝕劑膜42。 其次，如圖5所示，以抗蝕劑膜42為遮罩，例如利用RIE (Reactive l〇n Etching :反應性離子蝕刻）法依序蝕刻矽氮化 膜4丨、氧化矽膜40、及半導體膜13而除了第1區域14以外， 使絕緣膜12露出。 其次，除去抗蝕劑膜42後，如圖ό所示，在露出之絕緣膜 12上形成 TE〇S(Tetra Ethyl Ortho Silicate :原矽酸四乙酯） 膜45 ’在支持基板11形成n型井區域18。具體上，在露出之 123511.doc -12- 200826230 絕緣膜12、與殘置之石夕氮化膜41上，例如利用HDP(High
Density Plasma :高密度電漿）法形成厚45〇 nm程度之TEOS 膜45 〇 其次’利用 CMP(Chemical Mechanical Polishing ;化學機 械研磨）法除去TEOS膜45而露出石夕氮化膜41，並姓刻除去 矽氮化膜41。 其次’利用離子注入法，通過氧化矽膜4〇、半導體膜丨3、 絕緣膜12及TEOS膜45，將坤離子（As+)注入支持基板11， 施以活性退火而形成n型井區域丨8。 其次，如圖7所示，形成用來形成支持基板接觸部丨7之第 1開口部50，形成STI 19a、19b、19c。具體上，在半導體膜 13上，形成具有第2區域16之開口圖案之第丨抗蝕劑膜（未圖 示），以第1抗蝕劑膜為遮罩，藉利用CF4系氣體之RIE法蝕 刻TEOS膜45與絕緣膜12，露出η型井區域18，形成用來形 成支持基板接觸部17之第1開口部5〇。同時，利用殘置之 TEOS 膜 45 形成 STI19a、19b、19c。 其次，除去第1抗蝕劑膜及第i區域14之氧化矽膜4〇後， 如圖8所示，在半導體膜13及露出之n型井區域“上，利用 熱氧化法形成厚度1.8 nm之氧化矽膜55。氧化矽膜55變成 閘極絕緣膜20及氧化矽膜28。故閘極絕緣膜2〇可減少形成n 型井區域1 8之際之注入傷害，減少M〇s電晶體特性之劣化。
、其次，利用NO氣體，將氧化矽臈55表層氮化，利用cVD 法形成厚度175 nm之多晶矽膜59。多晶矽膜59成為閘極電 極膜21與多晶矽膜29。 123511.doc -13- 200826230 其次’如圖9所示，在多晶矽膜59上，形成具有閘極及支 持基板接觸之圖案之第2抗蝕劑膜（未圖示），以抗蝕劑膜為 遮罩，藉RIE法餘刻多晶矽膜59。 藉此’在第1區域14上，於半導體膜π上隔著閘極絕緣膜 20形成閘極電極膜21。在第2區域16，於支持基板11之η型 井區域18上隔著氧化矽膜28形成多晶矽膜29。 其次’除去第2抗餘劑膜後，如圖1 〇所示，利用離子注入 法在半導體膜13以在閘極長度方向夾著閘極電極膜21方式 形成具有LDD(Lightly Doped Drain ;輕摻雜化汲極）構造之 源極區域22及汲極區域23、與在閘極電極膜21之側壁層疊 氧化矽膜24與矽氮化膜25之側壁膜26a、26b。具體上，在 半導體膜13上、閘極電極膜2 1之上面與側壁及多晶石夕膜29 之上面與側壁’利用熱氣化法形成厚度2 之氧化石夕膜（未 圖示）。 其次，在半導體膜13，利用離子注入法以在閘極長度方 向夾著閘極電極膜21方式形成LDD構造之低濃度雜質區域 (未圖示）。 其此，在支持基板11之全面，利用CVD法形成厚度2〇 nm 之TEOS膜（未圖示），利用PCVD法形成厚度70 nmi矽氮化 膜（未圖示）。TEOS膜成為氧化矽膜24、3〇，矽氮化膜成為 矽氮化膜25、31。 其此，利用RIE法，除了閘極電極膜21與多晶矽膜29之側 壁以外，蝕刻矽氮化膜、TEOS膜，以距離閘極電極膜21之 側壁最厚之部份之總厚度為90 nm方式形成側壁膜2仏、 123511.doc •14· 200826230 26b、32a、32b、33a、33b。 也就是說’在形成侧壁膜26a、26b之同時，也在多晶石夕 膜2 9之側壁形成層疊氧化石夕膜3 〇與石夕氮化膜3 1之側壁膜 32a、32b，在STI 19a、19b之多晶矽膜29側之側壁形成層疊 氧化矽膜30與矽氮化膜31之側壁膜33&、33b。 其次’在半導體膜13，利用離子注入法以在閘極長度方 向夾著閘極電極膜21方式形成LDD構造之高濃度雜質區域 (未圖示）。形成源極區域22及汲極區域23。其次，如圖π 所示’在閘極電極膜2 1、源極區域22、汲極區域23、多晶 石夕膜29、及STI 19a、19b與多晶石夕膜29之間之η型井區域18 上，分別形成低電阻之鈷自我對準矽化物膜（c〇Si2)27a、 27b、27c、34a、34b、34c 〇 具體上，在支持基板Π之全面，依序形成厚度1211111之鈷 (Co)膜、厚度20 nm之鈦（Ti)膜、厚度20 nm之氮化鈦（TiN) 膜而施以熱處理，利用濕式蝕刻除去未反應之鈷（c〇)膜、 鈦（Ti)膜、及氮化鈦（TiN)膜而再度施以熱處理。 其次’如圖12所示’在支持基板11之全面，作為層間絕 緣膜35，利用PCVD法形成厚度30 nm之矽氮化膜35a，利用 CVD法形成厚度4〇〇 nm之NSG(Non-d〇ped Silicate Glass ; 無摻雜矽酸鹽玻璃）膜35b，利用CMP法將層間絕緣膜35之 上面平坦化，利用RIE法在層間絕緣膜35形成接觸孔66a、 66b 、 66c 〇 在此’接觸孔66a與接觸孔66b及66c之距離層間絕緣膜35 之上面之珠度相異，餘刻條件之控制較為困難。但，自我 123511.doc 15- 200826230 對準石夕化物膜34a之上面高於自我對準石夕化物膜27b、27c之 上面。故使接觸孔66&之 >朱度與接觸孔66b及66c之深度一致 時’即不會有支持基板接觸部17之接觸不良，且接觸孔66b 及66c不會過度蝕刻源極區域22及汲極區域23，故不會引起 對源極區域2 2及沒極區域2 3之接觸不良。 其次，如圖13所示，利用濺射法在含接觸孔66a、66b、 66c之層間絕緣膜35上，依序形成鈦（Ti)/氮化鈦（TiN)鎢（w) 作為導電材料67，利用CMP法除去不要之導電材料67，在 接觸孔66a、66b、66c填充導電材料67a、67b、67c。 其-人’在層間絕緣膜3 5上，形成厚度2 5 〇 nm之層間絕緣 膜（未圖示），利用金屬鑲嵌法形成圖2所示之佈線37a、37b、 37c，例如形成銅（Cu)佈線。藉此，可獲得在圖2所示之第1 區域14形成MOS電晶體15，在包圍第1區域14之第2區域16 形成支持基板接觸部17之半導體裝置10。 如以上所說明’在本實施例中，以同一製程形成M〇s電 晶體15之閘極絕緣膜20與支持基板接觸部17之氧化矽膜 28，以同一製程形成M〇s電晶體丨5之閘極電極膜2丨與支持 基板接觸部1 7之多晶石夕膜29。 形成包圍第1區域14之矩形框狀之多晶矽膜29與η型井區 域1 8之接觸面積因設定成充分大，故即使介著氧化矽膜 28 ’仍可藉氧化矽膜28之漏電流取得與型井區域18之接 觸。 因此，可利用較少之步驟數，獲得可形成對支持基板i i 之接觸之半導體裝置及半導體裝置之製造方法。 123511.doc -16- 200826230 在此，雖說明有關支持基板11、絕緣膜i 2、半導體膜13 為SIMOX晶圓之情形，但，經由氧化膜貼合2塊石夕基板，研 磨一方矽基板而使用薄膜化之貼合基板也無妨。 又，雖說明有關支持基板11為p型矽基板之情形，但也可 : 使用矽鍺（SiGe)基板、鍺（Ge)基板或其他之化合物半導體基 板等。 — 另外，雖說明有關閘極絕緣膜20為氧化矽膜之情形，伸 ^ 也可使用介電常數大於氧化矽膜之膜，例如矽氧氮化膜 (SiON)、铪氧化膜（Hf〇2)、铪氧化矽膜（HfSi〇卜铪矽氧氮 化膜（HfSiON)、铪鋁氧化膜（HfA1〇)或铪鋁氧氮化膜 (HfAlON)。 、 例如，鈴矽氧氮化膜（HfSi〇N)可在？型矽基板丨丨上，利用 MOCVD法形成铪氧化矽膜（HfSi〇4)後，在含氨（職3)氣體環 境或含氮電漿環境中熱處理所形成。 圖14係表示本發明之第2實施例之半導體裝置之剖面 圖。在本實施例中，與上述第1實施例同-之構成部份附上 同一符號而省略該部份之說明，僅說明相異之部份。 纟實施例異於第1實施例之點在於在支持基板接觸部未 形成自我對準碎化物膜。 本實施例係在晶片全面不能形成自我對準石夕化物膜之半 導體裝置，例如具有電阻元件，在電阻元件上形成自我對 準石夕化物膜時，電阻值會變得過低而具有不能滿足規格之 RC延遲電路之半導體裝置之情形之例。 即’如圖14所示’本實施例之半導體裝置7〇之支持基板 123511.doc -17- 200826230 接觸部71在多晶矽膜29、露出於STn9a、i9b與多晶矽膜29 之間之η型井區域ι8上並未形成自我對準矽化物膜。多晶矽 膜29直接經由通孔36a連接至佈線37a。 多晶矽膜29與通孔36a之導電材料之接觸特性由於未介 隔著自我對準石夕化物膜34a，故會稍微增加。但，與隔著氧 ； 化矽膜28之多晶矽膜“與^^型井區域18之接觸特性相比，仍 具有十分良好之接觸特性。因此，可藉支持基板接觸部71 滿足必要之接觸特性。 藉此，在晶片全面不能形成自我對準矽化物膜之半導體 裝置中，在不旎形成自我對準石夕化物膜之區域配置支持基 板接觸部71，可取得支持基板接觸。 如以上所說明，在本實施例中，具有不必增加步驟數， 即可在不能形成自我對準矽化物膜之區域形成支持基板接 觸部71之優點。 圖15係表示本發明之第3實施例之半導體裝置之剖面 U 圖。在本實施例中，與上述第1實施例同一之構成部份附上 同一符號而省略該部份之說明，僅說明相異之部份。 本實施例異於第1實施例之點在於縮小形成支持基板接 觸部之第2區域。 : 即，如圖15所示，本實施例之半導體裝置80之支持基板 接觸部81係在多晶矽膜29之周圍不露出n型井區域^，而將 多晶矽膜29之側壁膜32a與STI19a之側壁膜33a一體化，將 多晶矽膜29之侧壁膜32b與STI19b之側壁膜33b_體化。 藉此，形成支持基板接觸部8 1之第2區域82之寬度小約△ 123511.doc -18· 200826230 L，故可使半導體裝置8〇之晶片尺寸變小。 如以上所說明，在本實施例中，在第2區域82之外側不露 出多晶石夕膜29之周圍之η型井區域18，可丨縮小第2區域82之 寬度’故具有可縮小半導體裝置8〇之晶片尺寸之優點。 又’也可由圖15之狀態，進一步縮小第2區域82之寬度。 此情形’氧化矽膜3〇僅埋在多晶矽膜29與8丁119a、19b間。 其結果’僅以氧化矽膜30形成側壁膜32a、32b、33a、33b。 & 圖16係表示本發明之第4實施例之半導體裝置之剖面 圖。在本實施例中，與上述第1實施例同一之構成部份附上 同一符號而省略該部份之說明，僅說明相異之部份。 本實施例異於第1實施例之點在於在支持基板接觸部不 形成自我對準矽化物膜，且縮小形成支持基板接觸部之第2 區域之寬度。 即’如圖16所示，本實施例之半導體裝置9〇之支持基板 接觸部9 1係在多晶矽膜29上不形成自我對準矽化物膜，將 Q 多晶矽膜29直接經由通孔36a連接至佈線37a。 如以上所說明’在本實施例中，具有不必增加步驟數， 即可在不能形成自我對準矽化物膜之區域形成支持基板接 觸部71，且可縮小半導體裝置8〇之晶片尺寸之優點。 依據本發明之實施例，可獲得以較少之步驟數，形成對 支持基板之充分接觸之半導體裝置及其製造方法。 有鐘於精通此技藝者可輕易地加以模仿或變更，獲取附 加利盈。因此，從廣義而言，本發明之内容不應僅限定於 上述特殊細節及代表性之實施形態。從而，在不背離其精 1235ll.d〇( -19· 200826230 神或一般發明概念下，如所附申請專利範圍及其等效之範 圍内’當然可作種種之變更。 【圖式簡單說明】 圖1係表示本發明之第丨實施例之半導體裝置之平面圖。 ： 圖2係表示本發明之第1實施例之半導體裝置之剖面圖。 - 圖3係表示本發明之第1實施例之支持基板接觸部之電 流·電壓特性之圖。 圖4係依序表示本發明之第1實施例之半導體裝置之製造 步驟之剖面圖。 圖5係依序表示本發明之第丨實施例之半導體裝置之製造 步驟之剖面圖。 圖6係依序表示本發明之第丨實施例之半導體裝置之製造 步驟之剖面圖。 圖7係依序表示本發明之第丨實施例之半導體裝置之製造 步驟之剖面圖。 〇 圖8係依序表示本發明之第1實施例之半導體裝置之製造 步驟之剖面圖。 圖9係依序表示本發明之第1實施例之半導體裝置之製造 步驟之剖面圖。 : 圖10係依序表示本發明之第1實施例之半導體裝置之製 造步驟之剖面圖。 圖11係依序表示本發明之第1實施例之半導體裝置之製 造步驟之剖面圖。 圖12係依序表示本發明之第1實施例之半㈣裝置之製 123511.doc -20- 200826230 造步驟之剖面圖。 圖13係依序表示本發明之第1實施例之半導體裝置之製 造步驟之剖面圖。 圖14係表示本發明之第2實施例之半導體裝置之剖面圖。 圖1 5係表示本發明之第3實施例之半導體裝置之剖面圖。 圖16係表示本發明之第4實施例之半導體裝置之剖面圖。 f
【主要元件符號說明】 10、70、80、90 半導體裝置 11 支持基板 12 絕緣膜 13 半導體膜 14 弟1區域 15 MOS電晶體 16、82 弟2區域 17、71、8卜 91 支持基板接觸部 18 η型井區域 19a、19b、19c、19e STI 20 閘極絕緣膜 21 閘極電極膜 22 源極區域 23 汲極區域 24、28、30、40、55 氧化矽膜 25、31、35a、41 矽氮化膜 •21- 123511.doc 200826230 26a、26b、32a、32b、33a、 側壁膜 33b 27a〜27c、34a〜34c 29、59 35 35b 36a〜36c 37a 〜37c 42 45 50 66a〜66c 67 、 67a〜67c 自我對準碎化物膜 多晶碎膜 層間絕緣膜 NSG膜 通孔 佈線 抗蝕劑膜 TEOS 膜 第1開口部 接觸孔 導電材料 -22- 123511.doc

Claims (1)

  1. 200826230 十、申請專利範圍： 1.—種半導體裝置，其包含： 絕緣閘極場效電晶體，其係在隔著絕緣膜形成在支持 基板主面之半導體膜，具有隔著閘極絕緣膜形成之閉極 電極膜與以在閘極長度方向央著前㈣極電極模之方式 所形成之源極區域及汲極區域； 支持基板接觸部，其係於貫通前述半導體膜及前述絕 緣膜且及於前述支持基板之第！開口部，具有隔著氧化石夕 膜所形成之多晶矽膜； 層間絕緣膜，其係形成在前述半導體膜及前述支持基 板接觸部上；及 佈線，其係經由填充於貫通前述層間絕緣膜且及於前 述支持基板接觸部之第2開口部之導電材料連接於前述 多晶砍膜。 2·如請求項丨之半導體裝置，其中在前述多晶矽膜上形成有 自我對準矽化物膜。 3. 如請求項丨之半導體裝置，其中前述源極區域及汲極區域 之上面係低於前述支持基板接觸部之上面而高於前述氧 化矽膜之上面。 4. 如請求項2之半導體裝置，其中在前述第丨開口部之外周 部，自我對準矽化物膜係與前述支持基板接觸部分離而 形成。 5. 如請求項1之半導體裝置，其中前述氧化矽膜之厚度為大 於0而在2nm以下。 123511.doc 200826230
    絕緣膜之膜厚相等。
    電極膜之膜厚及電阻值相等 7. ’其中别述多晶石夕膜之與前述氧 前述閘極電極膜之與前述閘極絕 8.如請求項1之半導體裝置， 化矽膜接觸之面積大於前 緣膜接觸之面積。 9. 一種半導體裝置，其包含： 被配置於支持基板之STI所包圍之第域與配置於前 述STI之外側之第2區域； 絕緣閘極場效電晶體，其係在前述第丨區域，在隔著絕 緣膜形成在支持基板主面之半導體膜，具有隔著閘極絕 緣膜形成之閘極電極膜與以在閘極長度方向夾著前述閘 極電極膜之方式所形成之源極區域及汲極區域； 支持基板接觸部，其係在前述第2區域，在貫通前述半 導體膜及前述絕緣膜且及於前述支持基板之第丨開口部 具有隔著氧化矽膜所形成之多晶矽膜； STI，其係形成在前述半導體膜及前述支持基板接觸部 佈線，其係經由填充於貫通前述層間絕緣膜且及於前 述支持基板接觸部之第2開口部之導電材料連接於前述 多晶$夕膜。 10.如請求項9之半導體裝置，其中在前述絕緣膜之下及前述 支持基板接觸部之下連續地形成有井區域。 123511.doc 200826230 ιι·如請求項丨之半導體裝置，其中包含： 形成於前述多晶矽膜之側壁之第1側壁膜；及 形成於前述STI之前述多晶矽膜側之側壁之第2側壁 膜； 前述第1側壁膜與前述第2側壁膜係一體化。 12·如請求項9之半導體裝置，其中在前述多晶矽膜上形成有 自我對準矽化物膜。 13·如請求項9之半導體裝置，其中前述源極區域及汲極區域 之上面係低於前述支持基板接觸部之上面而高於前述氧 化矽膜之上面。 14·如請求項12之半導體裝置，其中在前述第1開口部之外周 部，自我對準矽化物膜係與前述支持基板接觸部分離而 形成。 15.如請求項9之半導體裝置，其中前述氧化矽膜之厚度為大 於0而在2nm以下。 U 16·如請求項15之半導體裝置，其中前述氧化矽膜與前述閘 極絕緣膜之膜厚相等。 17·如請求項9之半導體裝置，丨中前述多晶石夕膜與前述閘極 電極膜之膜厚及電阻值相等。 18.如請求項9之半導體裝置’其中前述多_膜之與前述氧 Μ膜接觸之®積大於前述_電極膜之與前述閑. 緣膜接觸之面積。 β 其係對隔著絕緣膜形成有 19· 一種半導體裝置之製造方法 半導體膜之支持基板， 123511.doc 200826230 形成貫通前述半導體膜及前述絕緣膜且及於前述支 基板之第1開口部； 、 在蚰述第1開口部，隔著氧化矽膜形成多晶矽膜； 在刚述半導體膜，隔著閘極絕緣膜形成閘極電極膜； 在钔述半‘體膜，以在閘極長度方向夾著前述閘極電 極膜之方式形成源極區域及汲極區域； 在别述支持基板形成層間絕緣膜； 在剛述層間絕緣膜形成及於前述多晶矽膜之第2開口 部； 在前述第2開口部填充導電材料，在前述層間絕緣膜上 形成經由前述導電材料連接於前述多晶矽膜之佈線。' 20.如請求項19之半導體震置之製造方法，其中在前述多晶 矽膜上形成自我對準矽化物膜。 123511.doc
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4533873B2 (ja) * 2006-08-23 2010-09-01 株式会社東芝 半導体装置およびその製造方法
US7663192B2 (en) * 2008-06-30 2010-02-16 Intel Corporation CMOS device and method of manufacturing same
JP5355132B2 (ja) * 2009-02-17 2013-11-27 キヤノン株式会社 磁性キャリア
JP5550444B2 (ja) * 2010-05-17 2014-07-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2021034649A (ja) * 2019-08-28 2021-03-01 キオクシア株式会社 半導体記憶装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4621276A (en) * 1984-05-24 1986-11-04 Texas Instruments Incorporated Buried contacts for N and P channel devices in an SOI-CMOS process using a single N+polycrystalline silicon layer
US6133610A (en) * 1998-01-20 2000-10-17 International Business Machines Corporation Silicon-on-insulator chip having an isolation barrier for reliability and process of manufacture
JP2000243967A (ja) 1999-02-22 2000-09-08 Sony Corp 半導体装置の製造方法
KR100302189B1 (ko) * 1999-10-05 2001-11-02 윤종용 에스.오.아이(ｓｏｉ)구조를 갖는 반도체 소자 및 그 제조방법
US6355511B1 (en) * 2000-06-16 2002-03-12 Advanced Micro Devices, Inc. Method of providing a frontside contact to substrate of SOI device
JP2002110990A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 半導体装置およびその製造方法
JP2002190521A (ja) 2000-10-12 2002-07-05 Oki Electric Ind Co Ltd 半導体装置の製造方法
DE10054109C2 (de) 2000-10-31 2003-07-10 Advanced Micro Devices Inc Verfahren zum Bilden eines Substratkontakts in einem Feldeffekttransistor, der über einer vergrabenen Isolierschicht gebildet ist
JP2002231721A (ja) * 2001-02-06 2002-08-16 Mitsubishi Electric Corp 半導体装置
JP4987309B2 (ja) 2005-02-04 2012-07-25 セイコーインスツル株式会社 半導体集積回路装置とその製造方法
JP4533873B2 (ja) * 2006-08-23 2010-09-01 株式会社東芝 半導体装置およびその製造方法

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