TWI357633B - - Google Patents
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Description
1357633 九、發明說明： 【發明所屬之技術領域】 本發明係關於半導體裝置及其製造方法，特別係關於具 有基板接觸之半導體裝置及其製造方法。 【先前技術】 近年來在半導體裝置之高速化、低耗電力化之要求下， 使用具有在支持基板上經由所謂BOX(Buried Oxidation ;埋 入氧化）層之絕緣層所形成之薄的半導體層之s〇l(Silicon On Insulator:含矽絕緣體）晶圓之半導體震置之開發頗為盛 行。 在SOI晶圓中’由於有絕緣層存在，形成電晶體之薄的半 導體層一直處於浮動狀態《因此，可獲得電晶體之寄生電 容低、可施行元件之完全分離等優點，屬於適合於半導體 裝置之高速化、低耗電力化之基板構造。 但，由於半導體層一直處於浮動狀態，故電晶體容易受 到基板浮游效果之影響，有彎折現象及汲極耐壓降低等之 問題。因此，為了固定支持基板本身之電位而抑制薄的半 導體層之電位變動，由薄的半導體層側形成對支持基板之 接觸（例如參照曰本特開2002-190521號公報）。 曰本特開2002-190521號公報所揭示之半導體裝置之製 造方法係包含形成貫通SOI層及絕緣層，及於基板之第1開 口部之步驟；在第1開口部埋入多晶矽，形成藉離子注入而 低電阻化之插塞層之步驟；在SOI層上及插塞層上形成層間 絕緣膜之步驟；及在層間絕緣膜形成及於插塞層之第2開口 123511.doc 丄乃/633 部之步驟。 藉此，可對基板接觸孔底部之矽基板施行注入充分之雜 子且同時形成深度相異之基板接觸孔與形成在s〇i 層之電晶體之接觸孔。 【發明内容】 [發明所欲解決之問題] 然而，日本特開2002-190521號公報所揭示之半導體裝置 之製造方法卻有形成插塞層之步驟數增加之問題。因此， 有生產性低，半導體裝置之製造成本增大之虞。 2，與實體&半導體基板相比，SOI基板之製造成本顯著 偏门在SOI基板上形成半導體裝置之情形，有必要儘量簡 化製程，以降低半導體裝置之製造成本。 [解決問題之技術手段] 曰本發明之一型態之半導體裝置係包含：絕緣閘極場效電 晶體，其係在@著絕緣膜形成I支持基板主面之半導體 膜’具有隔著閘極絕緣膜形成之閘極電極膜與以在閉極長 度方向夹著前述_電極膜之方式形成之源極區域及沒極 區域’支持基板接觸部，其係於貫通前述半導體膜及前述 絕緣膜且及於前述支持基板之第…口部具有隔著氧化石夕 膜形成之多晶石夕膜；層間絕緣膜’其係形成在前述半導體 媒^前述支持基板接觸部上；及佈線，其係經由填充於貫 通別述層間絕緣膜且及於前述支持基板接觸部之第2開口 部之導電材料連接於前述多晶矽膜。 本發明之另一型態之半導體裝置之製造方法係對經由絕 12351I.doc 1357633 此MOS電晶體15例如通道長度約為〇·ι μιη，通道寬度約 為2〜3 μηι。另一方面，支持基板接觸部17之寬度約為〇 2 μιη，總延長約為1 〇〇 μπι。又，當然，m〇S電晶體15並不限 定於此大小’通道長度也可更短。又’也可在第1區域14 中形成複數個MOS電晶體1 5。 圖2係沿著圖1之Α-Α線之剖面圖。如圖2所示，具備有設 有隔著絕緣膜12形成於支持基板^上之半導體臈13之第1 區域14、及包圍第1區域14而不設有絕緣膜12及半導體膜13 之第2區域16。另外，在支持基板u，於第1區域14至第2區 域16形成η型井區域18。 支持基板11例如係ρ型矽基板，絕緣膜12例如係厚度20 nm之氧化石夕膜’半導體膜13例如係厚度5 5 nm之ρ型石夕膜。 支持基板11、絕緣膜12、半導體膜13例如係在石夕基板深深 地注入氧離子，以高溫熱處理而在距離石夕基板表面一定深 度形成氧化膜’並藉由消滅在表面層產生之缺陷而製成之 SIMOX(Separation by Implanted Oxygen ;植氧分離）晶圓。 第 1區域14與第2區域 16係被STI(Shallow Trench Isolation : 淺溝隔離膜）19a、19b、19c所分離，MOS電晶體15形成於 STI19b、19c之間，接觸部17形成於STI19a、19b之間之中 央部。 形成於第1區域14之n-MOS電晶體15係包含形成於半導 體膜13上之閘極絕緣膜20、例如厚度ι·8 nm之氧化矽膜、 形成於閘極絕緣膜20上之閘極電極膜2 1、例如厚度丨75 nm 123511.doc 1357633 33b所包覆。 n-MOS電晶體15及支持基板接觸部17之全體被具有矽氮 化膜3 5a與NSG(Non-doped Silicate Glass;無摻雜石夕酸鹽玻 璃）膜35b之層間絕緣膜35所包覆。接觸部17之多晶矽膜29 係經由在貫通層間絕緣膜35之接觸孔中填充導電材料之通 孔36a而連接於佈線37a。 MOS電晶體15之源極區域22係經由在貫通層間絕緣膜35 之接觸孔中填充導電材料之通孔36b而連接於佈線37b。 MOS電晶體15之汲極區域23係經由在貫通層間絕緣膜35之 接觸孔中填充導電材料之通孔36c而連接於佈線37c。 支持基板接觸部17係經由氧化矽膜28使多晶矽膜29接觸 於η型井區域18。作為支持基板η之η型井區域18之固定電 位，對多晶石夕膜29施加數伏特程度之電壓時，多晶矽膜29 會經由氧化石夕膜2 8之漏電流與η型井區域1 8導通，故可使其 執行作為支持基板接觸部之功能。 如圖3所示，依據實驗，多晶矽膜29與11型井區域18之接 觸面積為寬度100 μΐΏΧ長度1〇〇〇 4„!時，經由膜厚i 8 nm之. 氧化矽膜28將電壓施加至多晶矽膜29與n型井區域18之間 時，電流會由0.5V程度開始上升，在lv以上時顯示大致直 線關係。 由此，多晶矽膜29與η型井區域18之間之導通電阻為 〜38Ω，作為支持基板U 型井區域18之固定電位，接觸電 阻，可獲得充分之值。 因此’即使介著氧化石夕膜28，也可藉包圍第i區域14之矩 123511.doc 形框狀之多晶矽膜29,取得與形成於支持基板Uin型井區 域18之接觸。改變氧化矽膜28之厚度之情形，厚度超過2 nm 時，顯示氧化矽膜28之漏電流會急遽減少，接觸電阻會急 遽增加之傾向。又，氧化矽膜28之膜厚係設定於與閘極絕 緣膜20相等。因此，氧化矽膜28之厚度以大於〇而在2 nm以 下較為適當。 另方面’ MOS電晶體15之通道面積小至0.2〜0.3 μπι2， 故即使將IV之施加至閘極電極膜2 1，漏電流也少至數4八程 度’對電晶體之開關特性並無問題。 其次’說明有關半導體裝置1〇之製造方法。 首先’如圖4所示，對隔著厚度20 nm左右之絕緣膜12形 成厚度55 nm左右之半導體膜丨3之支持基板u，在半導體膜 13上’利用熱氧化法形成厚度4 nrn程度之氧化碎膜40、與 利用 PCVD(Plasma Chemical Vapor Deposition ;電漿化學氣 相沉積）法形成厚度100 nm程度之矽氮化膜41。 其次’在矽氮化臈41上’利用光微影法形成用來形成第i 區域14之抗蝕劑膜42 » 其次’如圖5所示，以抗蝕劑膜42為遮罩，例如利用rie (Reactive Ion Etching :反應性離子蝕刻）法依序蝕刻矽氮化 膜41、氧化矽膜40、及半導體膜13而除了第1區域14以外， 使絕緣膜12露出。 其次’除去抗蝕劑膜42後，如圖6所示，在露出之絕緣膜 12上形成 TEOS(Tetra Ethyl Ortho Silicate :原石夕酸四乙酯） 膜45’在支持基板u形成η型井區域18。具體上，在露出之 123511.doc •12- 1357633 絕緣膜12、與殘置之妙氮化膜41上，例如利用HDP(High
Density Plasma :高密度電漿）法形成厚450 nm程度之TEOS 膜45。 其次，利用 CMP(Chemical Mechanical Polishing ;化學機 械研磨）法除去TEOS膜45而露出矽氮化膜41，並蝕刻除去 矽氮化膜41。 其次’利用離子注入法’通過氧化石夕膜4〇、半導體膜13、 絕緣膜12及TEOS膜45 ’將钟離子（As+)注入支持基板11， 施以活性退火而形成η型井區域18。 其次’如圖7所示’形成用來形成支持基板接觸部17之第 1開口部50 ’形成STIl9a、19b、19c。具體上，在半導體臈 13上，形成具有第2區域16之開口圖案之第！抗蝕劑膜（未圖 示）’以第1抗钱劑膜為遮罩，藉利用CF4系氣體之RIE法蝕 刻TEOS膜45與絕緣膜12，露出n型井區域18，形成用來形 成支持基板接觸部1 7之第1開口部5 〇。同時，利用殘置之 TEOS 膜 45 形成 STI19a、19b、19c。 其次’除去第1抗钱劑膜及第1區域14之氧化石夕膜4〇後， 如圖8所示，在半導體膜13及露出之η型井區域18上，利用 熱氧化法形成厚度1.8 nm之氧化矽膜55。氧化矽膜55變成 閘極絕緣膜20及氡化矽膜28 ^故閘極絕緣膜2〇可減少形成n 型井區域1 8之際之注入傷害，減少M〇s電晶體特性之劣化。 其次，利用NO氣體，將氧化矽膜55表層氮化，利用cVD 法形成厚度175 nm之多晶矽膜59。多晶矽膜59成為閘極電 極膜21與多晶矽膜29。 12351I.doc 1357633 在此，雖說明有關支持基板11、絕緣臈12、半導體膜13 為SIMOX晶圓之情形，但，經由氧化膜貼合2塊石夕基板，研 磨一方矽基板而使用薄膜化之貼合基板也無妨。 又，雖說明有關支持基板11為p型矽基板之情形，但也可 使用石夕錯（SiGe)基板、鍺（Ge)基板或其他之化合物半導體基 板等。 另外，雖說明有關閘極絕緣膜20為氧化矽膜之情形，但 也可使用介電常數大於氧化矽膜之膜，例如矽氧氮化膜 (SiON)、铪氧化膜（Hf02)、铪氧化矽膜（HfSiO)、铪矽氧氮 化膜（HfSiON)、铪鋁氧化膜（HfAlO)或铪鋁氧氮化膜 (HfAlON)。 例如，給矽氧氮化膜（HfSiON)可在p型矽基板丨丨上，利用 MOCVD法形成铪氧化矽膜（Hfsi〇4)後，在含氨（Nh3)氣體環 境或含氮電漿環境中熱處理所形成。 圖14係表示本發明之第2實施例之半導體裝置之剖面 圖。在本實施例中，與上述第丨實施例同一之構成部份附上 同一符號而省略該部份之說明，僅說明相異之部份。 本實施例異於第1實施例之點在於在支持基板接觸部未 形成自我對準矽化物膜。 本實施例係在晶片全面不能形成自我對準矽化物膜之半 導體裝置’例如具有電阻元件，在電阻元件上形成自我對 準石夕化物膜時’電阻值會變得過低而具有不能滿足規格之 RC延遲電路之半導體裝置之情形之例。 即’如圖14所示’本實施例之半導體裝置7〇之支持基板 123511.doc -17- 1357633 接觸部71在多晶賴29、露出於STI19a、19b與多晶碎膜29 之間之η型井區域18上並未形成自我對準矽化物膜。多晶矽 臈29直接經由通孔36a連接至佈線37&。 f晶矽臈29與通孔36a之導電材料之接觸特性由於未介 隔著自我對準矽化物膜34a，故會稍微增加。但，與隔著氧 化碎膜28之多晶石夕膜29與n型井區域18之接觸特性相比仍 具有十分良好之接觸特性。因此，可藉支持基板接觸部71 滿足必要之接觸特性。 藉此，在aa片全面不能形成自我對準石夕化物膜之半導體 裝置中，在不忐形成自我對準石夕化物膜之區域配置支持基 板接觸部71，可取得支持基板接觸。 如以上所說明，在本實施例中，具有不必增加步驟數， 即可在不能形成自我對準矽化物膜之區域形成支持基板接 觸部71之優點。 圖15係表示本發明之第3實施例之半導體裝置之剖面 圖。在本實施例中，與上述第1實施例同_之構成部份附上 同一符號而省略該部份之說明，僅說明相異之部份。 本實施例異於第1實施例之點在於縮小形成支持基板接 觸部之第2區域。 即，如圖15所示’本實施例之半導體裝置8〇之支持基板 接觸部81係在多晶矽膜29之周圍不露出n型井區域18，而將 多晶矽膜29之側壁膜32a與STI19a之側壁膜33a 一體化，將 多晶矽膜29之侧壁膜32b與STI 19b之侧壁膜33b-體化。 藉此，形成支持基板接觸部8 1之第2區域82之寬度小約△ 123511.doc ，故可使半導體裝置8〇之晶片尺寸變小。 如以上所說明，在本實施例中，在第2區域82之外側不露 出多晶矽膜29之周圍型井區域18 ’可縮小第2區域82之 寬度’故具有可縮小半導體裝置8〇之晶片尺寸之優點。 又’也可由圖15之狀態’進一步縮小第2區域82之寬度。 此情形’氧化碎膜30僅埋在多晶矽膜29與STI 19a、19b間。 其結果’僅以氧化矽膜30形成側壁膜32a、32b、33a、33b。 圖1 6係表示本發明之第4實施例之半導體裝置之剖面 圖。在本實施例中，與上述第丨實施例同一之構成部份附上 同一符號而省略該部份之說明，僅說明相異之部份。 本實施例異於第1實施例之點在於在支持基板接觸部不 形成自我對準矽化物膜，且縮小形成支持基板接觸部之第2 區域之寬度。 即’如圖16所示，本實施例之半導體裝置9〇之支持基板 接觸部91係在多晶矽臈29上不形成自我對準矽化物膜，將 多晶矽膜29直接經由通孔36a連接至佈線37a。 如以上所說明’在本實施例中，具有不必增加步驟數， 即可在不能形成自我對準矽化物膜之區域形成支持基板接 觸部71，且可縮小半導體裝置80之晶片尺寸之優點。 依據本發明之實施例，可獲得以較少之步驟數，形成對 支持基板之充分接觸之半導體裝置及其製造方法。 有鑑於精通此技藝者可輕易地加以模仿或變更，獲取附 加利益。因此，從廣義而言’本發明之内容不應僅限定於 上述特殊細節及代表性之實施形態。從而，在不背離其精 123511,doc • 19· 1357633 神或一般發明概念下，如所附申請專利範圍及其等效之範 圍内’當然可作種種之變更。 【圖式簡單說明】 圖1係表示本發明之第1實施例之半導體裝置之平面圖。 :· 圖2係表示本發明之第1實施例之半導體裝置之剖面圖。 • 圖3係表示本發明之第1實施例之支持基板接觸部之電 流-電壓特性之圖。 圖4係依序表示本發明之第1實施例之半導體裝置之製造 步驟之剖面圖。 圖5係依序表示本發明之第丨實施例之半導體裝置之製造 步驟之剖面圖。 圖6係依序表示本發明之第1實施例之半導體裝置之製造 步驟之剖面圖。 圖7係依序表示本發明之第丨實施例之半導體裝置之製造 步驟之剖面圖。 • 圖8係依序表示本發明之第1實施例之半導體裝置之製造 步驟之剖面圖。 圖9係依序表示本發明之第1實施例之半導體裝置之製造 - 步驟之剖面圖。 • 圖10係依序表示本發明之第1實施例之半導體裝置之製 造步驟之剖面圖。 圖11係依序表示本發明之第1實施例之半導體裝置之製 造步驟之剖面圖。 圖12係依序表示本發明之第1實施例之半導體裝置之製 I23511.doc 1357633 造步驟之剖面圖。 圖13係依序表示本發明之第1實施例之半導體裝置之製 造步驟之剖面圖。 圖14係表示本發明之第2實施例之半導體裝置之剖面圖。 圖15係表示本發明之第3實施例之半導體裝置之剖面圖。 圖16係表示本發明之第4實施例之半導體裝置之剖面圖。 【主要元件符號說明】
10、70、80、90 半導體裝置 11 支持基板 12 絕緣膜 13 半導體膜 14 第1區域 15 MOS電晶體 16、82 第2區域 17 ' 71 ' 81 ' 91 支持基板接觸部 18 η型井區域 19a、19b、19c、19e STI 20 閘極絕緣膜 21 閘極電極膜 22 源極區域 23 汲極區域 24、28、30、40、55 氧化矽膜 25、3卜 35a、41 矽氮化膜 123511.doc -21 - 1357633 26a、26b、32a、32b、33a、 側壁膜 33b 27a〜27c、34a〜34c 自我對準矽化物膜 29、59 多晶石夕膜 35 層間絕緣膜 35b NSG膜 36a〜36c 通孔 37a 〜37c 佈線 42 抗蝕劑膜 45 TEOS 膜 50 第1開口部 66a〜66c 接觸孔 67 ' 67a~67c 導電材料 123511.doc -22·
Claims (1)
- 第096130030號專利申請案 中文申清專利範圍替換本(100年9十、申請專利範圍： 1. 一種半導體裝置，其包含： 絕緣閘極場效電晶體，其係在隔著絕緣膜形成在支持 基板主面之半導體膜，具有··隔著閘極絕緣膜形成之閘 極電極膜、及以在閘極長度方向夾著前述閘極電極膜^ 方式所形成之源極區域及汲極區域； 支持基板接觸部，其係於貫通前述半導體膜及前述支 持基板的主面上之前述絕緣膜而到達前述支持基板之第 1開口部’具有隔著氧化矽膜所形成之多晶矽膜； 層間絕緣膜，其係形成在前述半導體膜及前述支持基 板接觸部上；及 佈線，其係經由填充於第2開口部之導電材料而連接於 前述多晶矽膜，前述第2開口部係貫通前述層間絕緣膜而 到達前述支持基板接觸部； 前述多晶矽膜與前述閘極電極膜係膜厚相等之相同材 料’前述氧化矽膜與前述閘極絕緣膜係膜厚相等，前述 多晶石夕膜係包圍前述絕緣閘極場效電晶體。 2. 如請求項1之半導體裝置，其中在前述多晶矽膜上形成有 第1自我對準矽化物膜。 3. 如請求項1之半導體裝置’其中前述源極區域及汲極區域 之上表面係低於前述支持基板接觸部之上表面而高於前 述氧化矽膜之上表面》 4. 如請求項2之半導體裝置’其中在前述第1開口部内之支 持基板之主平面形成有第2自我對準矽化物膜，且前述第 12351M000914.doc 1357633 2自我對準矽化物膜係配置於支持基板接觸部份之外周 部，前述第2自我對準矽化物膜係藉由於前述多晶石夕膜之 侧壁形成之第1側壁膜而與前述支持基板接觸部分離而 形成》 5. 如請求項1之半導體裝置，其中前述氧化石夕膜之厚度為大 於0而在2 nm以下。 6. 如請求項1之半導體裝置，其中前述多晶石夕膜之與前述氧 化矽膜接觸之面積大於前述閘極電極膜之與前述閘極絕 緣膜接觸之面積。 7. 一種半導體裝置，其包含： 被配置於支持基板之STI所包圍之第1區域與配置於前 述STI之外側之第2區域； 絕緣閘極場效電晶體，其係在前述第1區域，在隔著絕 緣膜形成在支持基板主面之半導體膜，具有：隔著閘極 絕緣膜形成之閘極電極膜、及以在閘極長度方向夾著前 述閘極電極膜之方式所形成之源極區域及汲極區域； 支持基板接觸部，其係在前述第2區域，在貫通前述半 導體膜及别述支持基板的主面上之前述絕緣膜而到達前 述支持基板之第1開口部具有隔著氧化矽膜所形成之多 晶矽膜； 層間絕緣膜，其係形成在前述半導體膜及前述支持基 板接觸部上；及 佈線，其係經由填充於第2開口部之導電材料而連接於 前述多晶矽膜，前述第2開口部係貫通覆蓋前述第2區域 123511-1000914.doc -2 - 之前述層間絕緣膜而到達前述支持基板接觸部； 前述多晶矽膜與前述閘極電極膜係膜厚相等之相同材 料如述氧化矽膜與前述閘極絕緣膜係膜厚相等，前述 多晶石夕膜係包圍前述絕緣閘極場效電晶體。 如°月求項7之半導體裝置，其中在前述絕緣膜之下及前述 支持基板接觸部之下連續地形成有井區域。 9.如請求項7之半導體裝置，其中包含： 於前述多晶矽膜之側壁形成之第1側壁膜；及 於前述STI之側壁形成之第2側壁膜； 别述第1側壁膜與於前述多晶石夕膜側形成之前述第2側 壁膜係一體化。 如請求項7之半導體裝置，其中在前述多晶矽膜上形成有 第1自我對準矽化物膜。 h如叫求項7之半導體裝置，其中前述源極區域及汲極區域 之上表面係低於前述支持基板接觸部之上表面而高於前 述氧化矽膜之上表面。 12. 如請求項10之半導體裝置，其中在前述第丨開口部内之支 持基板之主平面形成有第2自我對準矽化物膜，且前述第 2自我對準妙化物膜係配置於支持基板接觸部份之外周 部’前述第2自我對準矽化物膜係藉由於前述多晶矽膜之 側壁形成之第1側壁膜而與前述支持基板接觸部分離而 形成。 13. 如請求項7之半導體裝置，其中前述氧化矽膜之厚度為大 於0而在2 nm以下。 123511-1000914.doc 1357633 i4.如請求項7之半導體裝置，其中前述多晶矽膜之與前述氧 f化矽膜接觸之面積大於前述閘極電極膜之與前述閘極絕 緣膜接觸之面積° 15‘ -種半導體裝置之製造方法，其係對隔著絕緣膜形成有 半導體膜之支持基板， 形成貫通則述半導體膜及前述絕緣膜而到達前述支持 基板之第1開口部； 於前述第1開口部内，形成氧化矽膜’並且於前述半導 體膜上形成閘極絕緣膜，隔著前述氧化矽膜而形成多晶 矽膜，並且隔著前述閘極絕緣膜形成閘極電極膜； 於前述半導體膜，以在閘極長度方向夾著前述閘極電 極膜之方式形成源極區域及沒極區域，藉此形成絕緣閉 極場效電晶體； 於前述支持基板上形成層間絕緣膜； 於前述層間絕緣膜形成到達前述多晶矽膜之第2開口 部； 於前述第2開π部填充導電材料’形成經由前述導電材 料而連接於前述多晶矽膜之佈線；其中 前述多晶矽膜與前述閘極電極膜係膜厚相等之相同材 料則述氧化矽膜與前述閘極絕緣膜係膜厚相等，前述 多晶矽膜係包圍前述絕緣閘極場效電晶體。 如清求項15之半導體裝置之製造方法纟中在前述多晶 矽膜上形成自我對準矽化物膜。 1235JM000914.doc -4· 1357633 Η—、圖式： 第096130030號專利申請案 中文圖式替換頁（100车9月）1357633圖2 123511-fig.doc -2 - 1357633 (V)震職Ο Ο. 5 1 1.5 2 2. 5 3 電壓（ν)圖3 123511-fig.doc 1357633 •42 40 2 13 Ρ·基板 厂114圖5 123511-fig.doc -4- 1357633123511-fig.doc 135763321 2Θ14 16 圖9 123511-fig.doc 6· 1357633123511-fig.doc 1357633111 13 12351 l-fig.doc 8 1357633 r14 T6 圖14123511-fig.doc -9- 1357633 κ123511-fig.doc 10- 1357633 广圖16123511-fig.doc -11 -
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