CN101132010A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的一个形态的半导体器件，具备：在支持衬底的主面上隔着绝缘膜形成的半导体膜内，具有隔着栅极绝缘膜形成的栅极电极膜，和形成为在栅极长度方向上夹持上述栅极电极膜的源区及漏区的绝缘栅场效应晶体管；在贯通上述半导体膜和上述绝缘膜而达到上述支持衬底的第1开口部分内，具有隔着硅氧化膜形成的多晶硅膜的支持衬底接触部分；在上述半导体膜和上述支持衬底接触部分上形成的层间绝缘膜；通过填充到贯通上述层间绝缘膜而达到上述支持衬底接触部分的第2开口部分内的导电材料连接到上述多晶硅膜的布线。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请基于并要求在先日本专利申请2006-227110(2006年8月23日提交)的优先权，其全部内容通过引用结合于此。
技术领域
本发明涉及半导体器件及其制造方法，特别是涉及具有衬底接触的半导体器件及其制造方法。
背景技术
近年来，受到半导体器件的高速化、低功耗的要求，人们在积极地进行着使用在支持衬底上具有隔着被称之为BOX(埋入氧化物层)层的绝缘层形成的薄的半导体层的SOI(绝缘体上的硅)晶片的半导体器件的开发。
在SOI晶片中，由于存在绝缘层，故要形成晶体管的薄的半导体层总是处于悬浮状态。因此，是一种可以得到晶体管的寄生电容低、可进行完全的元件隔离等的优点，而且适合于半导体器件的高速化·低功耗化的衬底构造。
但是，由于半导体层总是悬浮着的，故晶体管就存在着易于受衬底悬浮效应的影响，有弯折现象或漏极耐压降低这样的问题。于是，为了固定支持衬底本身的电位，抑制薄的半导体层的电位变动，从薄的半导体层侧形成向支持衬底的接触(例如，参看特开2002-190521号公报)。
示于特开2002-190521号公报的半导体器件的制造方法，具备如下工序：形成贯通SOI层和绝缘层而达到衬底的第1开口部分的工序；在第1开口部分内形成采用进行埋入离子注入的办法使多晶硅低电阻化了的插入层的工序；在SOI层上和插入层上形成层间绝缘膜的工序；在层间绝缘膜上形成达到插入层的第2开口部分的工序。
借助于这些工序，就可以对衬底接触孔的底部的硅衬底进行充分的杂质离子的注入，而且同时形成深度不同的衬底接触孔和在SOI层上形成的晶体管的接触孔。
但是，公开于特开2002-190521号公报的半导体器件的制造方法，存在着要增加用来形成插入层的工序数的问题。为此，就存在着降低生产性，增大半导体器件的制造成本之虞。
就是说，与块状的半导体衬底比较，SOI衬底的制造成本也常常显著地高，在要在SOI衬底上形成半导体器件的情况下，就必须尽可能地简化制造工艺以降低半导体器件的制造成本。
发明内容
本发明的一个形态的半导体器件，具备：在支持衬底的主面上隔着绝缘膜形成的半导体膜内，具有隔着栅极绝缘膜形成的栅极电极膜和形成为在栅极长度方向上夹持上述栅极电极膜的源区及漏区的绝缘栅场效应晶体管；在贯通上述半导体膜和上述绝缘膜而达到上述支持衬底的第1开口部分内，具有隔着硅氧化膜形成的多晶硅膜的支持衬底接触部分；在上述半导体膜和上述支持衬底接触部分上形成的层间绝缘膜；通过填充到贯通上述层间绝缘膜而达到上述支持衬底接触部分的第2开口部分内的导电材料连接到上述多晶硅膜的布线。
本发明的另一形态的半导体器件的制造方法，对于隔着绝缘膜形成了半导体膜的支持衬底，形成贯通上述半导体膜和上述绝缘膜而达到上述支持衬底的第1开口部分，在该第1开口部分内，隔着硅氧化膜形成多晶硅膜，在上述半导体膜内，隔着栅极绝缘膜形成栅极电极膜，在上述半导体膜内把源区及漏区形成为在长度方向上夹持上述栅极电极膜，在上述支持衬底形成层间绝缘膜，在上述层间绝缘膜形成达到上述多晶硅膜的第2开口部分，向上述第2开口部分内填充导电材料，在上述层间绝缘膜上形成通过上述导电材料连接到上述多晶硅膜的布线。
附图说明
图1是示出了本发明的实施例1的半导体器件的平面图。
图2是示出了本发明的实施例1的半导体器件的剖面图。
图3示出了本发明的实施例1的支持衬底接触部分的电流-电压特性。
图4是依次示出了本发明的实施例1的半导体器件的制造工序的剖面图。
图5是依次示出了本发明的实施例1的半导体器件的制造工序的剖面图。
图6是依次示出了本发明的实施例1的半导体器件的制造工序的剖面图。
图7是依次示出了本发明的实施例1的半导体器件的制造工序的剖面图。
图8是依次示出了本发明的实施例1的半导体器件的制造工序的剖面图。
图9是依次示出了本发明的实施例1的半导体器件的制造工序的剖面图。
图10是依次示出了本发明的实施例1的半导体器件的制造工序的剖面图。
图11是依次示出了本发明的实施例1的半导体器件的制造工序的剖面图。
图12是依次示出了本发明的实施例1的半导体器件的制造工序的剖面图。
图13是依次示出了本发明的实施例1的半导体器件的制造工序的剖面图。
图14是示出了本发明的实施例2的半导体器件的剖面图。
图15是示出了本发明的实施例3的半导体器件的剖面图。
图16是示出了本发明的实施例4的半导体器件的剖面图。
具体实施方式
以下参看图面说明本发明的实施例。
用图1～图13，对本发明的实施例1的半导体器件和制造方法进行说明。图1是示出了半导体器件的平面图、图2是示出了半导体器件的剖面图、图3示出了半导体器件的支持衬底接触部分的电流-电压特性。图4～13是依次示出了半导体器件的制造工序的剖面图。
如图1所示，本实施例的半导体器件，将STI19形成为包围第1区域12。在该STI19的外侧，将第2区域16形成为包围该STI19d。然后，用STI19e包围该第2区域16。
在第1区域14内，形成绝缘栅极场效应晶体管(MOS晶体管)15，在第2区域16内形成用来固定支持衬底11的电位的支持衬底接触部分17。该支持衬底接触部分17形成为包围第1区域14的矩形框状。另外，理想的是，在第2区域16的中央附近把STI19d和e的对准偏差宽裕量形成为使之最大。
该MOS晶体管15，例如，其沟道长度为约0.1微米，沟道宽度为约2～3微米。另一方面，支持衬底接触部分17的宽度约为0.2微米，总延长约100微米。此外，理所当然的是，MOS晶体管15并不限于这一大小，沟道长度也可以更短。此外，在第1区域14内，也可以形成多个MOS晶体管15。
图2是沿着图1的A-A线的剖面图。如图2所示，在支持衬底11上具备：具有隔着绝缘膜12形成的半导体膜13的第1区域14；和把第1区域14包围起来，不具有绝缘膜12和半导体膜13的第2区域16。此外，在支持衬底11上，还遍及第1区域14和第2区域16地形成了n型阱区18。
支持衬底11例如是p型硅衬底，绝缘膜12例如是厚度为20nm的硅氧化膜，半导体膜13例如是厚度55nm的p型硅膜。支持衬底11、绝缘膜12和半导体膜13，是采用向例如硅衬底内深注入氧离子，用高温进行热处理使得在距硅衬底的表面一定的深度上形成氧化膜，同时消除在表面层内产生的缺陷而制造的SIMOX(氧离子注入隔离)晶片。
第1区域14和第2区域16，借助于STI(浅沟隔离)19a、19b、19c进行隔离，MOS晶体管15形成于STI19b、19c之间，接触部分17形成于STI19a、19b之间的中央部分上。
形成于第1区域14内的n-MOS晶体管15，具备：形成于半导体膜13上的栅极绝缘膜20，例如厚度为1.8nm的硅氧化膜；形成于栅极绝缘膜20上的栅极电极膜21，例如厚度为175nm的多晶硅膜；在半导体膜13内被形成为在栅极的长度方向上夹持栅极电极膜21的源区22及漏区23。
在栅极电极膜21的两侧面，分别用把例如厚度20nm的硅氧化膜24和厚度70nm的硅氮化膜25叠层后从栅极电极的侧面算起的厚度最厚处变成为90nm的侧壁膜26a、26b覆盖。此外，该侧壁膜26a、26b与栅极电极21和n型阱区18接触的部分是硅氧化膜24。采用该构造，由于电化陷阱多的硅氮化膜25不与栅极电极21和n型阱区18接触，故可以防止n-MOS晶体管15的电学特性的劣化。在栅极电极膜21、源区22和漏区23上，分别形成有自对准硅化物膜27a、27b和27c，例如自对准钴硅化物膜。
形成于第2区域16内的支持衬底接触部分17，具备隔着硅氧化膜28形成的多晶硅膜29。多晶硅膜29的两侧面，分别用把硅氧化膜30和硅氮化膜31叠层起来的侧壁膜32a、32b覆盖。
在多晶硅膜29上，形成自对准硅化物膜34a。此外，在STI19a与多晶硅膜29之间和STI19b与多晶硅膜29之间，分别形成自对准硅化物膜34b、34c。硅氧化膜28与栅极绝缘膜20，被设置为膜厚相等，多晶硅膜29与栅极绝缘膜21被设置为膜厚和电阻值相等。在这里，自对准硅化物膜27b、27c的上表面，变得比自对准硅化物膜34a的上表面低，比硅氧化膜28的上表面高。
硅氧化膜30和硅氧化膜24被设置为膜厚相等，硅氮化膜31和硅氮化膜25被设置为膜厚相等。此外，STI19和STI19b的多晶硅膜29侧的侧面，分别被与侧壁膜32a、32b同样的侧壁膜33a、33b覆盖。
n-MOS晶体管15和支持衬底接触部分17，全体都用具有硅氮化膜35a和NSG(未掺杂硅酸盐玻璃)膜35b的层间绝缘膜35覆盖。接触部分17的多晶硅膜29，则通过已向贯通层间绝缘膜35的接触孔内填充了导电材料的贯通孔36a连接到布线37a上。
MOS晶体管15的源区22，通过把导电材料填充到贯通层间绝缘膜35的接触孔内的贯通孔36b连接到布线37b上。MOS晶体管15的漏区23，则通过已把导电材料填充到贯通层间绝缘膜35的接触孔内的贯通孔36c连接到布线37c上。
支持衬底接触部分17中，多晶硅膜29通过硅氧化膜28与n型阱区18接触。当作为支持衬底11的n型阱区18的固定电位，向多晶硅膜29施加数伏的电压时，多晶硅膜29由于通过硅氧化膜28的漏电流与n型阱区18导通，故可以起着支持衬底接触部分的作用。
如图3所示，根据实验，在多晶硅膜29和n型阱区18之间的接触面积为宽度100微米×长度1000微米时，当通过膜厚1.8nm的硅氧化膜28给多晶硅膜29和n型阱区18之间施加上电压后，从大约0.5V开始电流上升，在1V以上，则显示出大体上的直线关系。
由此可知，多晶硅膜29和n型阱区18之间的导通电阻是0～38Ω，作为用来进行支持衬底11的n型阱区18的电位固定的接触电阻得到了充分的值。
因此，即便是隔着硅氧化膜28，借助于将第1区域14包围的矩形框状的多晶硅膜29，也可以与形成于支持衬底11上的n型阱区18形成接触。在改变硅氧化膜28的膜厚的情况下，当厚度超过了2nm时就呈现出硅氧化膜28的漏电流急剧减少，接触电阻急剧增加的倾向。此外，硅氧化膜28和栅极绝缘膜20被设定为膜厚相等。因此，硅氧化膜28的厚度大于0小于等于2nm是适当的。
另一方面，由于MOS晶体管的沟道面积小到0.2～0.3微米2，故即便是向栅极电极21施加1V，漏电流也会小到几个微安，晶体管的开关特性也没有问题。
接着，对半导体器件10的制造方法进行说明。
首先，如图4所示，对于隔着厚度约20nm的绝缘膜12形成了厚度55nm左右的半导体膜13的支持衬底11，在半导体膜13上，借助于热氧化法形成厚度约4nm的硅氧化膜40，并借助于PCVD(等离子体化学气相淀积)法形成厚度约100nm的硅氮化膜41。
接着，借助于光刻法在硅氮化膜41上，形成用来形成第1区域14的光刻胶膜42。
接着，如图5所示，以光刻胶膜42为掩模，借助于例如RIE(反应性离子刻蚀)法依次刻蚀硅氮化膜41、硅氧化膜40和半导体膜13，除去第1区域14，使绝缘膜12露出。
接着，在除去光刻胶膜42之后，如图6所示，在露出的绝缘膜12上，形成TEOS(四乙氧基原硅酸盐)膜45，在支持衬底11上形成n型阱区18。具体地说，在露出的绝缘膜12和残留下来的硅氮化膜41上，借助于例如HDP(高密度等离子体)法，形成厚度约450nm的TEOS膜45。
接着，借助于CMP(化学机械研磨)法除去TEOS膜45，使硅氮化膜41露出。
接着，借助于离子注入法，穿通硅氧化膜40、半导体膜13、绝缘膜12和TEOS膜45把砷离子(As+)注入到支持衬底11内，施行激活退火，形成n型阱区18。
接着，如图7所示，形成用来形成支持衬底接触部分17的第1开口部分50，形成STI19a、19b和19c。具体地说，在半导体膜13上，形成具有第2区域16的开口图形的第1光刻胶膜(未图示)，以第1光刻胶膜为掩模，借助于使用CF4系气体的RIE法，对TEOS膜45和绝缘膜12进行刻蚀，使n型阱区18露出来，形成用来形成支持衬底接触部分17的第1开口部分50。同时，借助于残留下来的TEOS膜45，形成STI19a、19b和19c。
接着，在除去了第1光刻胶膜和第1区域14的硅氧化膜40后，如图8所示，借助于热氧化法，在半导体膜13和露出来的n型阱区18上，形成厚度1.8nm的硅氧化膜55。硅氧化膜55成为栅极绝缘膜20和硅氧化膜28。因此，消除了栅极绝缘膜20形成n型阱区18时的掺杂损伤，可以减少MOS晶体管特性的劣化。
接着，用NO气体，使硅氧化膜55的表层氮化，借助于CVD法，形成厚度175nm的多晶硅膜59。多晶硅膜59成为栅极电极膜21和多晶硅膜29。
接着，如图9所示，在多晶硅膜59上形成具有支持衬底接触部分的图形的第2光刻胶膜(未图示)，以光刻胶膜为掩模，借助于RIE法刻蚀多晶硅膜59。
从而，可以在第1区域，在半导体膜13上隔着栅极绝缘膜20形成栅极电极膜21。在第2区域，在支持衬底11的n型阱区18上隔着硅氧化膜28形成多晶硅膜29。
接着，在除去第2光刻胶膜之后，如图10所示，借助于离子注入法在半导体膜13内形成：在长度方向上夹持栅极电极膜21的具有LDD(轻掺杂漏区)构造的源区22及漏区23；和在栅极电极膜21的侧壁上由硅氧化膜24和硅氮化膜25叠层而成的侧壁膜26a、26b。具体地说，在半导体膜13上，在栅极电极膜21的上表面和侧壁以及多晶硅膜29的上表面和侧壁上，借助于热氧化法，形成厚度2nm的硅氧化膜(未图示)。
接着，在半导体膜13上，借助于热氧化法，形成在栅极长度方向上夹持栅极电极膜21的LDD构造的低浓度杂质区(未图示)。
接着，在支持衬底11上的整个面上，借助于CVD法，形成厚度20nm的TEOS膜(未图示)，并借助于PCVD法形成厚度70nm的硅氮化膜(未图示)。TEOS膜成为硅氧化膜24、30，硅氮化膜则成为硅氮化膜25、31。
接着，借助于RIE法除去栅极电极膜21和多晶硅膜29的侧壁，刻蚀硅氮化膜、TEOS膜，把侧壁膜26a、26b、32a、32b、33a、33b形成为使得从栅极电极膜21的侧壁算起最厚的部分的总的膜厚为90nm。
即，在形成侧壁膜26a、26b的同时，在多晶硅膜29的侧壁上形成硅氧化膜30和硅氮化膜31叠层而成的侧壁膜32a、32b，并在STI19a、19b的多晶硅膜29侧的侧壁上形成硅氧化膜30和硅氮化膜31叠层而成的侧壁膜33a、33b。
接着，借助于离子注入法，在半导体膜13内形成在栅极长度方向上夹持栅极电极膜21的LDD构造的高浓度杂质区(未图示)，形成源区22和漏区23。接着，如图11所示，在栅极电极21、源区22、漏区23、多晶硅膜29、STI19a、19b与多晶硅膜29之间的n型阱区18上，分别形成低电阻的自对准钴硅化物(CoSi2)膜27a、27b、27c、34a、34b、34c。
具体地说，在支持衬底11上的整个面上，以厚度12nm的钴(Co)膜、厚度20nm的钛(Ti)膜、厚度20nm的氮化钛(TiN)膜的顺序依次形成膜并施行热处理，在用湿刻蚀除去了未反应的钴(Co)膜、钛(Ti)膜和氮化钛(TiN)膜后，再次施行热处理。
接着，如图12所示，在支持衬底11上的整个面上，作为层间绝缘膜35，借助于PCVD法形成厚度30nm的硅氮化膜35a，借助于CVD法形成厚度400nm的NSG(未掺杂硅酸盐玻璃)膜35b，借助于CMP法使层间绝缘膜35的上表面平坦化，借助于RIE法在层间绝缘膜35上形成接触孔66a、66b、66c。
在这里，接触孔66a与66b和66c，从层间绝缘膜35的上表面算起的深度是不同的，难于进行刻蚀条件的控制。但是，自对准硅化物膜34a的上表面，已变得比自对准硅化物膜27b、27c的上表面更高。因此，采用使接触孔66a的深度与66b和66c的深度一致的办法，就会消除支持衬底接触部分17的接触不良，此外，由于接触孔66b和66c不过度地刻蚀源区22和漏区23，故不会产生对源区22和漏区23的接触不良。
接着，如图13所示，借助于溅射法，在包括接触孔66a、66b和66c的层间绝缘膜35上，按照钛(Ti)/氮化钛(TiN)/钨(W)的顺序依次形成膜，作为导电材料67，借助于CMP法除去不要的导电材料67，向接触孔66a、66b和66c内填充导电材料67a、67b、67c。
接着，在层间绝缘膜35上，形成厚度250nm的层间绝缘膜(未图示)，借助于双金属镶嵌法，形成图2所示的布线37a、37b、37c，例如形成铜(Cu)布线。从而，就可以得到在图2所示的第1区域内形成了MOS晶体管15，在包围第1区域14的第2区域16内形成了支持衬底接触部分17的半导体器件。
就如以上所说明的那样，在本实施例中，用同一工艺形成了MOS晶体管15的栅极绝缘膜20和支持衬底接触部分17的硅氧化膜28，用同一工艺形成了MOS晶体管15的栅极电极膜21和支持衬底接触部分17的多晶硅膜29。
由于形成为包围第1区域14的矩形框状的多晶硅膜29和n型阱区18之间的接触面积被设定得足够地大，故即便是隔着硅氧化膜28，借助于硅氧化膜28的漏电流，也可以与n型阱区18形成接触。
因此，用少的工序数，就可以得到可以对支持衬底11形成接触的半导体器件和半导体器件的制造方法。
在这里，虽然说明的是支持衬底11、绝缘膜12和半导体膜13为SIMOX晶片的情况，但是，也可以使用隔着绝缘膜地把2块硅衬底粘接起来，研磨一方的硅衬底进行薄膜化的粘接衬底。
另外，虽然说明了支持衬底11是p型硅衬底的情况，但是也可采用锗化硅衬底(SiGe)、锗(Ge)衬底等的其他化合物半导体衬底。
再者，虽然说明的是栅极绝缘膜20为硅氧化膜的情况，但是，也可以使用介电系数比硅氧化膜更大的膜，例如硅氧氮化膜(SiON)、铪氧化膜(HfO2)、铪硅氧化膜(HfSiO)、铪硅氧氮化膜(HfSiON)、铪铝氧化膜(HfAlO)或铪铝氧氮化膜(HfAlON)。
例如，铪硅氧氮化膜(HfSiON)，可在借助于MOCVD法在p型硅衬底11上形成了铪硅氧化膜(HfSiO4)后，在氨气(NH3)气氛或氮气气氛中进行热处理而形成。
图14的剖面图示出了本发明的实施例2的半导体器件。在本实施例中，对于那些与上述实施例1相同的构成部分赋予同一标号而省略该部分的说明，对不同的部分进行说明。
本实施例与实施例1不同之处在于在支持衬底接触部分上没有形成自对准硅化物膜。
本实施例是，具有在芯片的整个面上不能形成自对准硅化物膜的半导体器件如电阻元件，具有如果在电阻元件上形成了自对准硅化物膜就会因电阻值过低而不能满足技术规格的RC延迟电路的半导体器件的情况例。
就是说，如图14所示，本实施例的半导体器件70的支持衬底接触部分71，在多晶硅膜29和在STI19a、19b与多晶硅膜29之间露出的n型阱区18上未形成自对准硅化物膜。多晶硅膜29通过通孔36a直接连接到布线37a上。
多晶硅膜29与通孔36a的导电材料之间的接触特性，由于中间不隔着自对准硅化物膜34a，故有若干增加。但是，若与隔着硅氧化膜28的多晶硅膜29与n型阱区18之间的接触特性比较，则具有充分良好的接触特性。因此，借助于支持衬底接触部分71，就可以满足必要的接触特性。
从而，在不能在芯片整个面上形成自对准硅化物膜的半导体器件中，就可以把支持衬接触部分71配置在不能形成自对准硅化物膜的区域内，形成支持衬底接触。
就如以上所说明的那样，在本实施例中，具有可以在不能形成自对准硅化物膜的区域内形成支持衬底接触部分71而不增加工序数的优点。
图15的剖面图示出了本发明的实施例3的半导体器件。在本实施例中，对于那些与上述实施例1相同的构成部分赋予同一标号而省略该部分的说明，对不同的部分进行说明。
本实施例与实施例1不同之处在于缩小了要形成支持衬底接触部分的第2区域。
就是说，如图15所示，本实施例的半导体器件80的支持衬底接触部分81，在多晶硅膜29的周围未露出n型阱区18，多晶硅膜29的侧壁膜32a与STI19a的侧壁膜33a被一体化，多晶硅膜29的侧壁膜32b与STI19b的侧壁膜33b被一体化。
从而，由于要形成支持衬底接触部分81的第2区域82的宽度减小了ΔL，故可以减小半导体器件80的芯片尺寸。
就如以上所说明的那样，在本实施例中，由于缩小了第2区域82的宽度而不会使多晶硅膜29的周围的n型阱区18在第2区域的外侧露出，故具有可减小半导体器件80的芯片尺寸的优点。
此外，从图15的状态可知，还可以进一步缩小第2区域82的宽度。在该情况下，仅仅用硅氧化膜30把多晶硅膜29与STI19a、19b间填埋起来。其结果是可仅仅用硅氧化膜30形成侧壁膜32a、32b、33a、33b。
图16的剖面图示出了本发明的实施例4的半导体器件。在本实施例中，对于那些与上述实施例1相同的构成部分赋予同一标号而省略该部分的说明，对不同的部分进行说明。
本实施例与实施例1不同之处在于在支持衬底接触部分上不形成自对准硅化物膜而且缩小了形成支持衬底接触部分的第2区域的宽度。
就是说，如图16所示，本实施例的半导体器件90的支持衬底接触部分91，在多晶硅膜29上未形成自对准硅化物膜，多晶硅膜29通过通孔36a直接连接到布线37a上。
就如以上所说明的那样，在本实施例中，具有可以在不能形成自对准硅化物膜的区域内，形成支持衬底接触部分71而不增加工序数，而且可以减小半导体器件90的芯片尺寸的优点。
采用本发明的实施例，可以用少的工序数，得到可以对支持衬底进行充分的接触的半导体器件及其制造方法。
对于本专业的熟练的技术人员来说将会很容易地想到另外的优点和改变。因此，本发明在其更为宽阔的方面来说并不受限于这里所给出和说明的特定细节和代表性的实施例。所以，可以进行各种各样的改变而不偏离由所附权利要求及其等同物所定义的总的发明概念和发明思想。

Claims (20)

1.一种半导体器件，具备：
在支持衬底的主面上隔着绝缘膜形成的半导体膜内，具有隔着栅极绝缘膜形成的栅极电极膜、和形成为在栅极长度方向上夹持上述栅极电极膜的源区及漏区的绝缘栅场效应晶体管；
在贯通上述半导体膜和上述绝缘膜而达到上述支持衬底的第1开口部分，具有隔着硅氧化膜形成的多晶硅膜的支持衬底接触部分；
在上述半导体膜和上述支持衬底接触部分上形成的层间绝缘膜；
通过填充到贯通上述层间绝缘膜而达到上述支持衬底接触部分的第2开口部分内的导电材料连接到上述多晶硅膜的布线。
2.根据权利要求1所述的半导体器件，其特征在于，在上述多晶硅膜上，形成有自对准硅化物膜。
3.根据权利要求1所述的半导体器件，其特征在于，上述源区及漏区的上表面，比上述支持衬底接触部分的上表面低，比上述硅氧化膜的上表面高。
4.根据权利要求2所述的半导体器件，其特征在于，在上述第1开口部分的外周部，自对准硅化物膜被形成为与上述支持衬底接触部分间隔。
5.根据权利要求1所述的半导体器件，其特征在于，上述硅氧化膜的厚度大于0小于等于2nm。
6.根据权利要求5所述的半导体器件，其特征在于，上述硅氧化膜和上述栅极绝缘膜的膜厚相等。
7.根据权利要求1所述的半导体器件，其特征在于，上述多晶硅膜和上述栅极电极膜的膜厚及电阻值相等。
8.根据权利要求1所述的半导体器件，其特征在于，上述多晶硅膜与上述硅氧化膜接触的面积，比上述栅极电极膜与上述栅极绝缘膜接触的面积大。
9.一种半导体器件，具备：
被配置在支持衬底上的STI包围的第1区域，和被配置在上述STI的外侧的第2区域；
在上述第1区域，在支持衬底的主面上隔着绝缘膜形成的半导体膜内，具有隔着栅极绝缘膜形成的栅极电极膜、和形成为在栅极长度方向上夹持上述栅极电极膜的源区及漏区的绝缘栅场效应晶体管；
在上述第2区域，在贯通上述半导体膜和上述绝缘膜而达到上述支持衬底的第1开口部分内，具有隔着硅氧化膜形成的多晶硅膜的支持衬底接触部分；
在上述半导体膜和上述支持衬底接触部分上形成的STI；
通过填充到贯通上述层间绝缘膜而达到上述支持衬底接触部分的第2开口部分内的导电材料连接到上述多晶硅膜的布线。
10.根据权利要求9所述的半导体器件，其特征在于，在上述绝缘膜的下方和上述支持衬底接触部分的下方，连续形成阱区。
11.根据权利要求1所述的半导体器件，其特征在于，具备：
形成于上述多晶硅膜的侧壁的第1侧壁膜；和
形成于上述STI的上述多晶硅膜侧的侧壁的第2侧壁膜，
其中，上述第1侧壁膜与上述第2侧壁膜被一体化。
12.根据权利要求9所述的半导体器件，其特征在于，在上述多晶硅膜上，形成有自对准硅化物膜。
13.根据权利要求9所述的半导体器件，其特征在于，上述源区及漏区的上表面，比上述支持衬底接触部分的上表面低，比上述硅氧化膜的上表面高。
14.根据权利要求12所述的半导体器件，其特征在于，在上述第1开口部分的外周部，自对准硅化物膜被形成为与上述支持衬底接触部分间隔。
15.根据权利要求9所述的半导体器件，其特征在于，上述硅氧化膜的厚度大于0小于等于2nm。
16.根据权利要求15所述的半导体器件，其特征在于，上述硅氧化膜和上述栅极绝缘膜的膜厚相等。
17.根据权利要求9所述的半导体器件，其特征在于，上述多晶硅膜和上述栅极电极膜的膜厚及电阻值相等。
18.根据权利要求9所述的半导体器件，其特征在于，上述多晶硅膜与上述硅氧化膜接触的面积，比上述栅极电极膜与上述栅极绝缘膜接触的面积大。
19.一种半导体器件的制造方法，
对于隔着绝缘膜形成了半导体膜的支持衬底，
形成贯通上述半导体膜和上述绝缘膜而达到上述支持衬底的第1开口部分，
在该第1开口部分，隔着硅氧化膜形成多晶硅膜，
在上述半导体膜，隔着栅极绝缘膜形成栅极电极膜，
在上述半导体膜，将源区及漏区形成为在长度方向上夹持上述栅极电极膜，
在上述支持衬底形成层间绝缘膜，
在上述层间绝缘膜，形成达到上述多晶硅膜的第2开口部分，
向上述第2开口部分内填充导电材料，在上述层间绝缘膜上形成通过上述导电材料连接到上述多晶硅膜的布线。
20.权利要求19所述的半导体器件的制造方法，其特征在于，在上述多晶硅膜上形成自对准硅化物膜。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4533873B2 (ja) * 2006-08-23 2010-09-01 株式会社東芝 半導体装置およびその製造方法
US7663192B2 (en) * 2008-06-30 2010-02-16 Intel Corporation CMOS device and method of manufacturing same
JP5355132B2 (ja) * 2009-02-17 2013-11-27 キヤノン株式会社 磁性キャリア
JP5550444B2 (ja) * 2010-05-17 2014-07-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2021034649A (ja) * 2019-08-28 2021-03-01 キオクシア株式会社 半導体記憶装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4621276A (en) * 1984-05-24 1986-11-04 Texas Instruments Incorporated Buried contacts for N and P channel devices in an SOI-CMOS process using a single N+polycrystalline silicon layer
US6133610A (en) * 1998-01-20 2000-10-17 International Business Machines Corporation Silicon-on-insulator chip having an isolation barrier for reliability and process of manufacture
JP2000243967A (ja) 1999-02-22 2000-09-08 Sony Corp 半導体装置の製造方法
KR100302189B1 (ko) * 1999-10-05 2001-11-02 윤종용 에스.오.아이(ｓｏｉ)구조를 갖는 반도체 소자 및 그 제조방법
US6355511B1 (en) 2000-06-16 2002-03-12 Advanced Micro Devices, Inc. Method of providing a frontside contact to substrate of SOI device
JP2002110990A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 半導体装置およびその製造方法
JP2002190521A (ja) 2000-10-12 2002-07-05 Oki Electric Ind Co Ltd 半導体装置の製造方法
DE10054109C2 (de) 2000-10-31 2003-07-10 Advanced Micro Devices Inc Verfahren zum Bilden eines Substratkontakts in einem Feldeffekttransistor, der über einer vergrabenen Isolierschicht gebildet ist
JP2002231721A (ja) * 2001-02-06 2002-08-16 Mitsubishi Electric Corp 半導体装置
JP4987309B2 (ja) 2005-02-04 2012-07-25 セイコーインスツル株式会社 半導体集積回路装置とその製造方法
JP4533873B2 (ja) * 2006-08-23 2010-09-01 株式会社東芝 半導体装置およびその製造方法

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