KR100990840B1 - ３차원 실린더 표면 채널을 구비하는 반도체 소자 제조방법 - Google Patents

３차원 실린더 표면 채널을 구비하는 반도체 소자 제조방법 Download PDF

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Abstract

본 발명은 SOI 기판 상에 소자들 간의 전기적 절연을 위한 STI 형성 공정을 진행한 후 이후에 트랜지스터의 소오스 영역을 SEG 방법으로 형성하고, MOSFET의 채널 영역을 SEG 방법으로 형성하고, 게이트 전도막 형성을 순차적으로 진행하여, 원기둥 모양의 3차원 트랜지스터를 구현하는 방식을 통하여 트랜지스터의 채널 면적을 극대화 할 수 있는 3차원 실린더 표면 채널을 구비하는 반도체 소자 제조방법을 제공하는 것이다. 3차원 실린더 표면 채널을 구비하는 반도체 소자 제조방법은 기판 상에 STI 소자 분리 절연막을 형성하는 단계와, NMOS FET가 형성될 영역에 N+ 도핑된 SEG 방법으로 액티브 영역을 형성하는 단계와, PMOS FET가 형성될 영역에 P+ 도핑된 SEG 방법으로 액티브 영역을 형성하는 단계와, NMOS 트랜지스터의 채널 영역을 형성하기 위한 N-도핑된 SEG 형성 공정을 수행하는 단계와, PMOS 트랜지스터의 채널 영역을 형성하기 위한 P-도핑된 SEG 형성 공정을 수행하는 단계와, 게이트 절연막 형성 공정을 진행하기 위한 포토 마스크 공정 및 건식각 공정을 수행하는 단계와, 게이트 절연막의 증착, 게이트 전도막의 증착 및 식각 그리고 약한 산화 공정을 실행하는 단계와, ILD 증착 및 트랜지스터의 게이트, 소오스 및 드레인의 전극을 연결하기 위한 메탈 컨택을 형성하는 단계와, 메탈 컨택과 트랜지스터의 게이트, 소오스 및 드레인간의 절연을 위한 컨택 스페이서를 형성하고 금속 배선을 형성하는 단계를 포함한다.
MOSFET, 3차원 실린더 표면

Description

３차원 실린더 표면 채널을 구비하는 반도체 소자 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE PROVIDED WITH THREE DIMENSIONAL CYLINDER SURFACE CHANNEL}
도 1은 종래 기술에 따라 형성된 모스펫(MOSFET; metal oxide semiconductor field effect transistor)의 제조 방법을 설명하기 위한 사시도를 도시한다.
도 2a 내지 도 2i는 본 발명의 바람직한 실시예에 따른 3차원 실린더 표면 채널을 구비하는 반도체 소자 제조방법에 의하여 제조된 MOSFET을 설명하기 위한 단면도들을 도시한다.
도 3은 본 발명의 바람직한 실시예에 따른 3차원 실린더 표면 채널을 구비하는 반도체 소자 제조방법에 의하여 제조된 실린더형 표면 채널을 구비하는 3차원 MOSFET의 단면도 및 그 투사도를 도시한다.
- 도면의 주요부분에 대한 부호의 설명 -
110, 114 : 반도체 기판 112 : 매립 산화막
116 : STI 소자 분리 절연막
118 : N+ 소오스/드레인 에피택셜 성장층
120, 124 : SEG 형성을 위한 절연막
122 : P+ 소오스/드레인 에피택셜 성장층
126 : SEG MOSFET 채널 형성을 위한 절연막
128 : N-채널 형성을 위해 P 도핑된 에피택셜 성장층
130 : P-채널 SEG 형성을 위한 절연막
132 : P-채널 형성을 위해 N 도핑된 에피택셜 성장층
134, 136 : 게이트 절연막 138 : 절연막
140 : ILD 절연막 142 : 컨택 스페이서
144 : 메탈 상호연결 전도막
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 에프이티(FET; field effect transistor)형 반도체 소자의 채널 구조를 종래의 2차원 평면 구조에서 3차원의 원통형 구조로 제조하여 반도체 소자의 성능을 극대화 할 수 있는 3차원 실린더 표면 채널을 구비하는 반도체 소자 제조방법에 관한 것이다.
현재, 반도체 산업에서 일반적으로 이용하고 있는 모스(MOS; metal oxide semiconductor)형 에프이티(FET; field effect transistor)의 경우 평판형 채널 영역을 가지는 평면 구조를 이루고 있다.
도 1은 종래 기술에 따라 형성된 평판형 채널 구조를 가지는 모스펫(MOSFET; metal oxide semiconductor field effect transistor)의 제조 방법을 설명하기 위한 사시도를 도시한다.
도 1에 도시한 바와 같이, 평판형 채널 구조를 가지는 MOSFET(10)은 실리콘 기판(30) 상에 형성된 얕은 트렌치 아이솔레이션(STI; shallow trench isolation)(18), 소오스(12) 및 드레인(14), 소오스(12) 및 드레인(14) 사이에 형성된 게이트 산화막(20), 스페이서(22) 및 폴리층(23)을 구비하는 게이트 구조를 포함한다.
소자의 고집적화가 급속히 진행되고 있는 상황에서, 다음의 수학식 1로부터 잘 알 수 있듯이, 트랜지스터의 온(on) 특성을 유지, 혹은 개선하기 위한 노력의 일환으로 게이트 채널 길이(L)를 줄이고, 사용하는 트랜지스터의 게이트 산화막(20)의 두께를 줄여서 트랜지스터의 게이트 커패시턴스(Cox')를 증가시키며 동시에 문턱전압(Vt; threshold voltage)도 낮추는 추세에 있다.
Figure 112003026053014-pat00001
또한, 보다 개선된 트랜지스터의 "on current" 특성을 확보하기 위한 목적으로 SiGe 에피택셜 성장 방법을 사용한 스트레인 채널을 구현하는 방식을 통하여 캐리어 이동도(μ; carrier mobility)를 개선시키는 시도들이 이루어지고 있다.
하지만, 이러한 노력들은 반도체 소자의 고집적화에 따른 트랜지스터 크기의 축소(shrink)와 괘를 같이하는 방향에 있어서 소자의 특성을 개선시키는 실질적인 방향으로 진행되고 있지만, 게이트의 채널 폭(W; channel width)를 증가시키는 방향과는 서로 부합되지 않는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 실리콘 온 인슐레이터(SOI; silicon on insulator) 기판 상에 소자들 간의 전기적 절연을 위한 STI 형성 공정을 진행한 후 이후에 트랜지스터의 소오스 영역을 선택적 에피택셜 성장(SEG; selective epitaxial growth) 방법으로 형성하고, MOSFET의 채널 영역을 SEG 방법으로 형성하고, 게이트 전도막 형성을 순차적으로 진행하여, 원기둥 모양의 3차원 트랜지스터를 구현하는 방식을 통하여 트랜지스터의 채널 면적을 극대화 할 수 있는 3차원 실린더 표면 채널을 구비하는 반도체 소자 제조방법을 제공하는 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 기판 상에 STI 소자 분리 절연막을 형성하는 단계와, NMOS FET가 형성될 영역에 N+ 도핑된 SEG 방법으로 액티브 영역을 형성하는 단계와, PMOS FET가 형성될 영역에 P+ 도핑된 SEG 방법으로 액티브 영역을 형성하는 단계와, NMOS 트랜지스터의 채널 영역을 형성하기 위한 N-도핑 된 SEG 형성 공정을 수행하는 단계와, PMOS 트랜지스터의 채널 영역을 형성하기 위한 P-도핑된 SEG 형성 공정을 수행하는 단계와, 게이트 절연막 형성 공정을 진행하기 위한 포토 마스크 공정 및 건식각 공정을 수행하는 단계와, 게이트 절연막의 증착, 게이트 전도막의 증착 및 식각 그리고 약한 산화 공정을 실행하는 단계와, ILD 증착 및 트랜지스터의 게이트, 소오스 및 드레인의 전극을 연결하기 위한 메탈 컨택을 형성하는 단계와, 메탈 컨택과 트랜지스터의 게이트, 소오스 및 드레인간의 절연을 위한 컨택 스페이서를 형성하고 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 3차원 실린더 표면 채널을 구비하는 반도체 소자 제조방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 2a 내지 도 2i는 본 발명의 바람직한 실시예에 따른 3차원 실린더 표면 채널을 구비하는 반도체 소자 제조방법에 의하여 제조된 MOSFET을 설명하기 위한 단면도들을 도시한다.
먼저, 도 2a에 도시한 바와 같이, SOI 반도체 기판(110, 112, 114) 상에 STI 소자 분리 절연막(116)을 형성한다.
이어서, 도 2b에 도시한 바와 같이, 엔모스(NMOS; N-type metal oxide semiconductor) FET가 형성될 지역에 N+ 도핑된 선택적 에피택셜 성장(SEG; selective epitaxial growth) 방법으로 액티브 영역을 형성함으로써, 고농도의 N+ 도핑된 소오스/드레인 에피택셜 성장층(118)을 형성한다. 도면에서, 참조부호 120은 SEG 형성을 위한 절연막을 나타낸다.
그리고 나서, 도 2c에 도시한 바와 같이, 피모스(PMOS; P-type metal oxide semiconductor) FET가 형성될 지역에 P+ 도핑된 SEG 방법으로 액티브 영역을 형성함으로써, 고농도의 P+ 도핑된 소오스/드레인 에피택셜 성장층(122)을 형성한다. 도면에서 참조부호 124는 SEG 형성을 위한 절연막을 나타낸다.
본 발명의 바람직한 실시예에 따르면, 고농도로 도핑된 소오스/드레인 형성은 MOSFET 소자의 기생 저항에 의한 속도(device speed)의 저하를 방지할 목적으로 사용되어진다. 또한, 도면에서는 포토 마스크 및 식각 공정을 통한 SEG 형성을 위한 절연막(120, 124)의 선택적인 패터닝 과정의 결과만을 개괄적으로 나타내었다.
그리고, 도 2d에 도시한 바와 같이, 종래의 평판형 CMOS FET 소자에서 진행해 오던 웰 형성 공정은 본 발명의 3차원 MOSFET 소자의 경우에는 필요하지 않기 때문에 진행하지 않고, 저온 산화막(LTO; low temperature oxide) 또는 고밀도 플라즈마 언도핑된 실리콘 글라스(HDP USG; high density plasma undoped silicon glass)등의 비교적 낮은 온도에서 균일하게 증착 가능한 SEG MOSFET 채널 형성을 위한 절연막(126)을 증착한다.
증착된 SEG MOSFET 채널 형성을 위한 절연막(126)의 두께는 본 발명에서 제시한 3차원 FET의 채널 길이를 결정하는 중요한 인자이기 때문에 웨이퍼 전면에 균일하게 도포되어져야 함에 주목하여야 한다.
다음 단계로, 도 2e에 도시한 바와 같이, 이렇게 증착된 SEG MOSFET 채널 형성을 위한 절연막(126)의 일부를 포토 마스크 및 식각 공정을 통하여 본 발명의 3차원 FET 소자의 채널을 SEG 방식으로 성장시킨다. 또한, NMOS FET와 PMOS FET의 채널은 서로 상반된 형태의 도핑 구조를 가지기 때문에, 도 2d 및 도 2e에 도시한 바와 같이, 순차적인 SEG 성장 방식을 취해야 한다.
예를 들면, 도 2d와 같이 NMOS FET 채널 형성을 위해 P-도핑된 에피택셜 성장층(128)의 형성을 위해 P형으로 약하게 도핑된 SEG 성장과정을 진행한 후, P-채널 SEG 형성을 위한 절연막(130)의 증착이나 열산화막 형성 공정을 지냉하여 이미 형성되어진 NMOS FET 소자의 채널을 절연막으로 덮어준 후, 포토 마스크 및 식각 공정을 진행하여 PMOS FET의 P-채널 형성을 위해 N-도핑된 에피택셜 성장층(132) 형성을 위한 구멍을 P+ 소오스 드레인 영역위에 형성시키고, 비교적 낮게 N형으로 도핑된 채널 형성을 위한 SEG 성장 과정을 진행한다.
계속해서, 도 2f에 도시한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 3차원 MOSFET 소자의 게이트 영역을 형성하기 위하여 포토 마스크 및 식각 공정을 통하여 형성되어진 N-채널 형성을 위해 P-도핑된 에피택셜 성장층(128) 및 P-채널 형성을 의해 N-도핑된 에피택셜 성장층(132) 주의의 P-채널 SEG 형성을 위한 절연막(130) 및 SEG MOSFET 채널 형성을 위한 절연막(126)을 제거한다.
본 발명의 바람직한 실시예에 따르면, 메탈 게이트를 사용하는 경우를 예를 들어 설명하고 있기 때문에 NMOS FET 게이트와 PMOS FET 게이트를 동일한 금속물질로 형성 시킬 수 있다. 하지만, 일반적으로 널리 사용되는 폴리 게이트의 경우에는 NMOS FET 게이트 형성 공정과 PMOS FET 게이트 형성 공정을 순차적으로 진행할 수 있음에 주목하여야 한다.
이어지는 단계로, 도 2g에 도시한 바와 같이, 고유전율을 가지는 Al2O3, ZnO, PZT, BST, Ta2O5 등의 게이트 절연막(134)을 증착하고 연속해서 TiN, Ti, W, WN 등의 게이트 전도막(136)을 증착한다. 증착된 금속막을 포토 마스크 공정없이 에치백(etch back)하거나 혹은 화학적 기계적 연마(CMP; chemical mechanical polishing)공정을 이용하여 MOSFET 이외의 지역의 금속막을 제거한다.
이 과정에서, 게이트 전도막(136)과 채널의 상부 지역에 형성되어져 있던 게이트 절연막(134)의 손상을 보상하기 위하여 얇은 열산화막이나 질화막(138)을 형성한다. 이러한 공정은 기존의 MOSFET 게이트 형성을 위한 식각 공정이 완료된 후, 게이트 모서리의 게이트 절연막을 치유하기 위한 목적으로 진행하는 약하게 도핑된 드레인(LDD; lightly doped drain) 산화와 유사한 공정임을 알 수 있다.
전술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 3차원 MOSFET 소자의 게이트, 채널, 소오스/드레인을 완성할 수 있고, 계속하여 메탈 인터커넥션 공정을 통하여 각각의 전기적 연결을 위한 공정이 진행된다.
후속하는 단계에서, 도 2h에 도시한 바와 같이, 저온 증착 가능한 층간 유전체(ILD; interlayer dielectric) 절연막(140)을 증착하고, 포토 마스크 및 식각 공정을 통해서 본 발명에서 제안한 3차원 MOSFET 소자의 각 구성요소인 게이트 절연막, P-채널 형성을 위해 N-도핑된 에피택셜 성장층(132), N-채널 형성을 위해 P-도 핑된 에피택셜 성장층(128), N+ 소오스/드레인 에피택셜 성장층(118) 및 SEG 형성을 위한 절연막에 동시에 메탈 컨택 인터커넥션 공정의 공정 마진(margin)이 충분하도록 설계된다면, 이 컨택 스페이서(142) 형성 공정은 물론 제거 될 수 있음을 알 수 있다.
컨택 스페이서(142) 형성 공정이 완료된 후 장벽 메탈 증착 및 텅스텐 플러그(W plugging) 공정을 진행하고 금속 배선 공정을 진행한다.
본 발명의 바람직한 실시예에서는 상기 액티브 영역 및 채널 영역을 형성하기 위한 SEG 방법은 보론, 포스포로스, 비소, 인듐, 안티모니 등의 도펀트를 포함하는 SiGe, SiGe;C 등의 물질을 이용하여 실행되며, 도핑 농도를 변화하면서 실행하는 것을 특징으로 한다.
또한, 비록 본 발명의 바람직한 실시예에서 상기 액티브 영역 및 채널 영역을 형성하기 위하여 SEG 방법을 사용하였지만, 이온주입(implantation) 방법을 이용하여서 물론 실행할 수도 있다.
더욱이, 본 발명의 바람직한 실시예에서 기판을 SOI 기판으로 사용한 것을 예로 들어서 기술하였지만 Si 벌크 기판인 것을 사용하여도 무방하다.
게다가, 본 발명은 DRAM, SRAM, Flash, 마그네틱 램(MRAM; magnetic random access memory), 강유전체 메모리(FRAM; ferroelectric random access memory), CMOS RF 소자 등이 모든 종류의 반도체 소자에 적용되며 기존의 2차원 평면 MOSFET와 병행하여 이용되는 것을 포함한 SOC(silicon on chip) 제품의 구현에 이용된다.
도 3은 본 발명의 바람직한 실시예에 따른 3차원 실린더 표면 채널을 구비하 는 반도체 소자 제조방법에 의하여 제조된 실린더형 표면 채널을 구비하는 3차원 MOSFET의 단면도 및 그 투사도를 도시한다.
본 발명을 본 명세서 내에서 몇몇 바람직한 실시예에 따라 기술하였으나, 당업자라면 첨부한 특허 청구 범위에서 개시된 본 발명의 진정한 범주 및 사상으로부터 벗어나지 않고 많은 변형 및 향상이 이루어질 수 있다는 것을 알 수 있을 것이다.
상기한 바와 같이, 본 발명은 3차원 원통 표면을 따라 형성된 채널을 가지는 MOSFET의 경우, 종래의 평면형 MOSFET에 비해서 트랜지스터의 "on current" 증가를 달성할 수 있으며, 복잡한 소오스/드레인 구조를 제거할 수 있기 때문에 소자 특성 개발이 용이하고, 웰 형성 공정을 제거할 수 있기 때문에 프로세스의 수가 감소하고, 굽은 곡서 구조의 채널 상에 게이트 절연막과 게이트 전도막이 형성되기 때문에 채널 전 영역에 걸쳐 균일한 전기장이 형성될 수 있으며, 게이트 절연막의 시간의존 유전막 파괴(time dependent dielectric breakdown) 특성 향상을 기대할 수 있으며, 추가적인 공정없이 쉽게 메탈 게이트 형성이 가능하며, 작은 전압(Vgate)을 이용하여도 충분한 "on current"를 달성할 수 있기 때문에 소자의 전력 손실을 최소화 할 수 있으며, 채널의 공핍(depletion) 영역을 최소화 할 수 있기 때문에 MOSFET의 기생 커패시턴스를 최소화 할 수 있어서 소자의 구동 속도를 극대화 할 수 있으며, 웰이 없기 때문에 래치-업(latch-up) 특성이 원리적으로 존재하지 않으 며, 채널 길이가 일정하기 때문에 짧은 채널 효과(SCE; short channel effect)나 좁은 폭 효과(NWE; narrow width effect) 등이 원리적으로 존재하지 않는 이상적인 MOSFET 소자의 제조가 가능하다는 장점이 있다.

Claims (9)

  1. 기판 상에 STI 소자 분리 절연막을 형성하는 단계와,
    NMOS FET가 형성될 영역에 N+ 도핑된 SEG 방법으로 액티브 영역을 형성하는 단계와,
    PMOS FET가 형성될 영역에 P+ 도핑된 SEG 방법으로 액티브 영역을 형성하는 단계와,
    NMOS 트랜지스터의 채널 영역을 형성하기 위한 N-도핑된 SEG 형성 공정을 수행하는 단계와,
    PMOS 트랜지스터의 채널 영역을 형성하기 위한 P-도핑된 SEG 형성 공정을 수행하는 단계와,
    게이트 절연막 형성 공정을 진행하기 위한 포토 마스크 공정 및 건식각 공정을 수행하는 단계와,
    게이트 절연막의 증착, 게이트 전도막의 증착 및 식각 그리고 약한 산화 공정을 실행하는 단계와,
    ILD 증착 및 트랜지스터의 게이트, 소오스 및 드레인의 전극을 연결하기 위한 메탈 컨택을 형성하는 단계와,
    상기 메탈 컨택과 트랜지스터의 게이트, 소오스 및 드레인간의 절연을 위한 컨택 스페이서를 형성하고 금속 배선을 형성하는 단계를
    포함하는 것을 특징으로 하는 3차원 실린더 표면 채널을 구비하는 반도체 소 자 제조방법.
  2. 제 1항에 있어서,
    상기 액티브 영역 및 채널 영역을 형성하기 위한 SEG 방법은 보론, 포스포로스, 비소, 인듐, 안티모니 등의 도펀트를 포함하는 SiGe, SiGe;C 등의 물질을 이용하여 실행되며, 도핑 농도를 변화하면서 실행하는 것을 특징으로 하는 3차원 실린더 표면 채널을 구비하는 반도체 소자 제조방법.
  3. 제 1항에 있어서,
    상기 NMOS 트랜지스터 게이트 전도막에는 N+ 도핑된 폴리 실리콘을 사용하고, 상기 PMOS 트랜지스터 게이트 전도막에는 P+ 도핑된 폴리실리콘을 사용하는 것을 특징으로 하는 3차원 실린더 표면 채널을 구비하는 반도체 소자 제조방법.
  4. 삭제
  5. 제 1항에 있어서,
    상기 게이트 전도막을 증착하는 단계 이후에 에치-백 공정 또는 CMP 공정을 수행하는 것을 특징으로 하는 3차원 실린더 표면 채널을 구비하는 반도체 소자 제조방법.
  6. 제 1항에 있어서,
    상기 게이트, 상기 채널 및 상기 소오스/드레인에 1개씩의 메탈 컨택을 형성하는 경우에 제 1 금속 배선을 적절히 배치하는 레이아웃을 선택할 수 있으며, 채널과 소오스/드레인의 연결은 제 1 금속층으로 게이트는 제 1 및 제 2 금속층으로 적층 형태로 배치하는 것을 특징으로 하는 3차원 실린더 표면 채널을 구비하는 반도체 소자 제조방법.
  7. 제 1항에 있어서,
    상기 기판이 SOI 기판인 것을 특징으로 하는 3차원 실린더 표면 채널을 구비하는 반도체 소자 제조방법.
  8. 제 1항에 있어서,
    상기 기판이 Si 벌크 기판인 것을 특징으로 하는 3차원 실린더 표면 채널을 구비하는 반도체 소자 제조방법.
  9. 삭제
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KR100486187B1 (ko) 2001-03-29 2005-05-03 엘피다 메모리, 아이엔씨. 반도체 장치 및 그 제조 방법
KR100537274B1 (ko) 1999-11-03 2005-12-19 주식회사 하이닉스반도체 반도체 소자
KR100671633B1 (ko) 2000-08-23 2007-01-18 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법

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