TWI720283B - 在先進裝置中用於增進裝置效能之側壁工程 - Google Patents

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Abstract

揭示一種負電容材料之側壁工程的方法。例如，該負電容材料為鐵電材料。該方法包括：在該閘極側壁上提供介電襯墊，以及在介電襯墊上方提供負電容襯墊或間隔件。在一具體實施例中，該介電襯墊為氧化物襯墊且該負電容襯墊或間隔件為鐵電襯墊或間隔件。工程化後之負電容襯墊或間隔件增進閘極至S/D區耦合及閘極至接觸耦合，從而改善裝置ION-IOFF效能。

Description

在先進裝置中用於增進裝置效能之側壁工程
電晶體為積體電路(IC)中的重要組件。電晶體包括在第一及第二源極/汲極(S/D)區之間的閘極。電晶體的通道位於在S/D區之間的閘極下。電晶體通道的長度為S/D端子之間的距離。加工技術的進步持續促進裝置的縮放，導致電晶體越來越小。縮放的優點是由於通道長度變短而改善速度。縮放也藉由增加每一給定面積的組件數而降低成本。
不過，在通道長度達到下限時，對關閉狀態洩露電流Ioff與開啟狀態驅動電流Ion會有負面影響。例如，Ioff在高位以及Ion在低位。這對電晶體的效能會有負面影響。
本揭示內容針對有改良Ioff-Ion效能的電晶體。
在一具體實施例中，揭示一種裝置。該裝置包括具有裝置區的基板，設置在該裝置區中的閘極堆疊 與第一及第二源極/汲極(S/D)區。該裝置進一步包括一或多個間隔件單元(spacer unit)，其中該一或多個間隔件單元包括沉積於該閘極堆疊之側壁上的第一介電間隔件襯墊，以及設置在該第一介電間隔件襯墊上的第二負電容間隔件襯墊或層，其中該負電容間隔件襯墊或層增進閘極至S/D區(gate-to-S/D region)耦合。
在另一具體實施例中，提出一種形成裝置之方法。該方法包括：形成一裝置，其包括形成具有裝置區的基板與在該裝置區中形成閘極堆疊與第一及第二源極/汲極(S/D)區。該方法進一步包括：形成一或多個間隔件單元，其中該一或多個間隔件單元包含沉積在該閘極堆疊之側壁上的第一介電間隔件襯墊，以及設置在該第一介電間隔件襯墊上的第二負電容間隔件襯墊或層，其中該負電容間隔件襯墊或層增進閘極至S/D區耦合。
通過參考以下說明及附圖可明白揭示於本文之本發明的以上及其他目標和優點及特徵。此外，應瞭解，描述於本文之各種具體實施例的特徵彼此不互斥而且可存在於各種組合及排列中。
100‧‧‧裝置
142、144‧‧‧第一及第二S/D端子
150‧‧‧閘極
152‧‧‧閘極電介質
154‧‧‧閘極電極
200‧‧‧裝置、無接面電晶體
201‧‧‧基板
205‧‧‧裝置井
210‧‧‧寄生電容模型
211‧‧‧寄生電容模型
212‧‧‧塊矽層、塊狀結晶層
213‧‧‧主體
214‧‧‧表面矽層、表面結晶層
216‧‧‧埋藏絕緣體層
220‧‧‧層間介電層
222‧‧‧接觸
242、244‧‧‧第一及第二輕度摻雜(LD)延伸區、LD延伸區
2421、2441‧‧‧LD延伸區
243、245‧‧‧第一及第二S/D區、S/D區
250‧‧‧閘極
252‧‧‧閘極電介質
254‧‧‧閘極電極
260‧‧‧裝置隔離區
270‧‧‧側壁間隔件單元
271‧‧‧第一間隔件襯墊、間隔件襯墊
273‧‧‧第二負電容間隔件襯墊
275‧‧‧間隔件
276‧‧‧負電容間隔件
300‧‧‧裝置
301‧‧‧基板
305‧‧‧裝置井
312、314‧‧‧塊狀及表面結晶層
316‧‧‧埋藏氧化物層
320‧‧‧第一介電層
322‧‧‧接觸
350‧‧‧閘極
352‧‧‧閘極電介質
354‧‧‧閘極電極
359‧‧‧硬遮罩層
360‧‧‧隔離區
370‧‧‧間隔件單元
371‧‧‧第一間隔件襯墊
373‧‧‧第二間隔件襯墊
375‧‧‧間隔件層
附圖中，類似的元件大體用相同的元件符號表示。再者，附圖不一定按比例繪製，反而在圖解說明本發明之原理時大體加以強調。下文在描述本發明的各種具體實施例時會參考以下附圖。
第1圖為裝置之具體實施例的示意圖； 第2a圖至第2b圖的橫截面圖圖示裝置與裝置之相關寄生電容模型的具體實施例；第2c圖至第2d圖的橫截面圖圖示裝置與裝置之相關寄生電容模型的另一具體實施例；第2e圖為裝置之具體實施例的簡化三維(3D)視圖；以及第3a圖至第3h圖的橫截面圖圖示形成裝置之製程的具體實施例。
數個具體實施例大體有關於半導體裝置。更特別的是，有些具體實施例是有關於具有有工程化閘極側壁(engineered gate sidewalls)之電晶體的半導體裝置。例如，該等工程化閘極側壁包括負電容襯墊。例如，該負電容襯墊為鐵電襯墊。
第1圖為裝置100之具體實施例的示意圖。該裝置包括電晶體，例如金屬-氧化物-半導體(MOS)場效電晶體(FET)。該電晶體可包括各種接面，例如有頂疊(overlapping)或底疊(underlapping)S/D接面的電晶體。頂疊接面係指達到或稍微低於閘極的接面，而底疊接面係指未達到閘極的接面。該電晶體也可包括無接面電晶體。無接面電晶體係指沒有任何接面的電晶體。例如，電晶體的源極、通道及汲極區包括單一摻雜物類型。該等電晶體可包括其他類型的電晶體，例如鰭式場效電晶體(finFET)以及奈米線狀電晶體。其他類型的電晶體也可能有用。
如圖示，該電晶體包括設置在第一及第二S/D端子142及144之間的閘極150。該電晶體可設置在基板上。該基板可為塊狀半導體基板，例如矽基板，或絕緣體上結晶體(COI)基板，例如絕緣體上矽(SOI)基板。其他類型的塊狀或COI基板也可能有用。該閘極包括閘極電極154與閘極電介質152。該閘極可為金屬閘極。例如，該閘極電極包括金屬閘極與高k閘極電介質。其他類型的閘極也可能有用。該閘極電極設置在閘極電介質之上。至於S/D區，它們可為設置在基板之上的隆起S/D區。其他類型的S/D區也可能有用。該等S/D區可為有第一極性類型摻雜物的重度摻雜區。
輕度摻雜(LD)延伸區可設置在下面的基板中。該等LD延伸區為有第一極性類型摻雜物的輕度摻雜區。該等LD延伸區可為頂疊或底疊LD延伸區。在一些具體實施例中，沒有設置LD延伸區。在閘極下面且在該等S/D區之間的通道可摻雜第二極性類型摻雜物。例如，S/D區可包括重度摻雜S/D區與LD延伸區兩者。
該第一S/D區用作第一S/D端子，該第二S/D區用作第二S/D端子，以及該閘極用作閘極端子。在閘極下面的基板用作電晶體的通道。該通道可摻雜第二極性類型摻雜物。該通道的長度可大約等於該閘極與閘極電介質接觸的長度。
在其他具體實施例中，該電晶體可為無接面電晶體。在無接面電晶體的情形下，該等S/D區與在閘 極下的通道有相同的摻雜物類型。例如，該等S/D區與該通道可摻雜摻雜物濃度相同的第一極性類型摻雜物。例如，在該等S/D區與該通道之間不存在摻雜物梯度。在一些具體實施例中，在該等S/D區與該通道之間可形成摻雜物梯度分佈。例如，該等S/D區可為n型重度摻雜，而該通道可為n型輕或中度摻雜。該等S/D區及通道可重度摻雜第一極性類型摻雜物。例如，該等S/D區及通道可為用於n型無接面電晶體的n型重度摻雜區。摻雜有其他摻雜物濃度或摻雜物類型的S/D區及通道也可能有用。
在一具體實施例中，該閘極包括設置在鄰近第一及第二S/D區之閘極側壁上的側壁間隔件單元。該等側壁間隔件單元為包括多個間隔件層的複合間隔件單元。在一具體實施例中，複合側壁間隔件單元包括用介電襯墊與閘極側壁分離的鐵電側壁層。該介電襯墊可為氧化物襯墊。其他類型的介電襯墊也可能有用。該鐵電側壁設置在介電襯墊上。在一些具體實施例中，該鐵電層可為設置在介電襯墊上的鐵電襯墊。介電間隔件可設置在鐵電襯墊上。該介電間隔件可為氧化物、氮化物或氮氧化物間隔件。有鐵電層之其他組態的側壁間隔件單元也可能有用。例如，鐵電間隔件可設置在介電襯墊上方，例如氧化物襯墊。
在一具體實施例中，側壁間隔件單元的鐵電層延伸閘極的高度。例如，鐵電襯墊或間隔件層可延伸閘極的高度。或者，該鐵電層可延伸閘極的部份高度。例 如，鐵電間隔件可延伸閘極的部份高度，例如閘極的半個高度。該等鐵電側壁襯墊或間隔件層的其他組態也可能有用。該鐵電側壁層可為鋯酸鉿(hafnium-zirconium oxide，HfZrOx)。其他類型的鐵電側壁層，例如鋇鈦氧化物(BaTiO3)或摻雜氧化鉿(HfO2)，也可能有用。摻雜氧化鉿可包括四方晶系的(tetragonal)HfO2，例如Si：HfO2，或四方晶系的氧化鉿，例如Al：HfO2。
如上述，每個間隔件單元包括鐵電間隔件層。該鐵電間隔件層經組配成可提供負電容。這放大與S/D延伸區的耦合，而延伸處於關閉狀態之電晶體的通道有效長度Leff。延伸Leff改善Ion-Ioff效能。在一些具體實施例中，減少閘極至接觸電容(gate to contact capacitance)可改善交流電流效能(AC performance)。
第2a圖至第2b圖圖示裝置200之具體實施例的橫截面圖，A區的近視圖，以及相關寄生電容模型210。例如，該裝置為積體電路(IC)。如圖示，該裝置包括電晶體。該電晶體類似第1圖的電晶體。可能不描述或詳述共同的元件。
該裝置可包括有不同摻雜物濃度的摻雜區。例如，該裝置可包括重度摻雜(x+)，中度摻雜(x)及輕度摻雜(x-)區，在此x為可為p或n的極性類型。輕度摻雜區可具有約1016至1017cm-3的摻雜物濃度，中度摻雜區可具有約1018至1019cm-3的摻雜物濃度，而重度摻雜區可具有約1020至1021cm-3的摻雜物濃度。例如，該等摻雜濃 度用於55nm技術節點。提供用於不同摻雜區的其他摻雜物濃度也可能有用。例如，摻雜物濃度可例如隨著技術節點而有所不同。P型摻雜物可包括硼(B)、鋁(Al)、銦(In)或彼等之組合，而n型摻雜物可包括磷(P)、砷(As)、銻(Sb)或彼等之組合。
該電晶體設置在基板201的裝置區中。如圖示，該基板為COI基板，例如SOI基板。其他類型的基板也可能有用，例如塊狀(非COI)基板。該SOI基板包括設置在塊矽層212與表面矽層214之間的埋藏絕緣體層216，例如氧化矽。其他類型的結晶層或埋藏絕緣體層也可能有用。埋藏絕緣體層的厚度可約為5至200奈米，而表面矽或結晶層的厚度可約為2至200奈米。用於埋藏絕緣體及表面結晶層的其他厚度也可能有用。
在其他具體實施例中，該基板可為塊狀半導體基板，例如矽基板。其他類型的塊狀半導體基板也可能有用。該表面基板可為輕度摻雜基板，例如輕度摻雜p型基板。提供具有其他類型之摻雜物或摻雜物濃度的基板以及未摻雜基板也可能有用。
該等裝置區可為：低電壓(LV)裝置區，用於LV金屬氧化物半導體(MOS)電晶體；中電壓(MV)裝置區，用於MV MOS電晶體；或高電壓(HV)裝置區，用於HV MOS電晶體。基板上也可裝設其他裝置區。儘管該基板圖示成具有一個裝置區，然而應瞭解，該基板可包括用於其他類型之裝置的其他裝置區，包括用於記憶單元(memory cell) 的記憶體區。
提供裝置隔離區260。該隔離區包圍裝置區。該隔離區使單元區(cell region)與其他裝置區隔離。也可裝設其他隔離區以隔離其他裝置區。該隔離區可為淺溝槽隔離(STI)區。STI區包括填滿隔離或介電材料的隔離溝槽。在COI基板的情形下，該STI區稍微延伸到表面基板在埋藏氧化物層中的底部下方。取決於應用，也可運用其他類型的隔離區。
在一具體實施例中，在裝置區的表面基板中設置裝置井(device well)205。在一具體實施例中，該裝置井設置在裝置隔離區內。在一具體實施例中，裝置井的深度或底部延伸表面基板的厚度。提供具有其他深度的裝置井也可能有用。裝置井的其他組態也可能有用。該裝置井包括用於第一極性類型電晶體的第二極性摻雜物。例如，裝置井包括用於n型電晶體的p型摻雜物或用於p型電晶體的n型摻雜物。該裝置井可輕度(x-)或中度(x)摻雜第二極性類型摻雜物。其他摻雜物濃度也可能可用於單元井(cell well)。
該電晶體包括在第一及第二S/D區243及245之間設置在基板上的閘極250。該閘極包括設置在閘極電介質252上方的閘極電極254。該閘極電介質設置在基板上。該閘極可為金屬閘極。例如，該閘極包括設置在高k閘極電介質上方的金屬閘極電極。其他類型的閘極電極及閘極電介質也可能有用。閘極電極的厚度可約為20至 100奈米以及閘極電介質的厚度可約為1至20奈米。取決於應用，閘極電極及閘極電介質的其他厚度也可能有用。該閘極包括設置在鄰近第一及第二S/D區之第一及第二閘極側壁上的側壁間隔件單元270。
至於S/D區243及245，它們可為隆起S/D區。隆起S/D區設置於在裝置區中形成於基板表面上方的磊晶S/D層上。在一具體實施例中，該等磊晶S/D層為在鄰近側壁間隔件單元之裝置區中選擇性地設置在基板上方的選擇性磊晶成長(SEG)層。該等磊晶S/D層係重度摻雜第一極性類型摻雜物。該等磊晶S/D層可用離子植入或原位摻雜的方式摻雜。該等隆起S/D區的厚度可高出基板表面約10至50奈米。其他厚度也可能有用。在其他具體實施例中，可使用非隆起S/D區。
在一些具體實施例中，第一及第二輕度摻雜(LD)延伸區242及244可裝設於在第一及第二S/D區下面的表面結晶層中。在一具體實施例中，該等LD延伸區延伸表面結晶層的厚度。該等LD延伸區係輕度摻雜第一極性類型摻雜物。例如，該等LD延伸區及S/D區用相同的極性類型摻雜物進行摻雜，其中該等LD延伸區被輕度摻雜，而該等S/D區被重度摻雜。
該等LD延伸區2421及2441可為底疊或頂疊LD延伸區。在底疊LD延伸區的情形下，毗鄰邊緣會稍微延伸到間隔件單元下方。在頂疊LD延伸區的情形下，該等LD延伸區的毗鄰邊緣會稍微延伸到該閘極下 方，如點線所示。
該等S/D區用作S/D電晶體端子且該閘極用作電晶體的閘極端子。該等S/D區及閘極電極可包括金屬矽化物接觸，例如鎳基矽化物接觸。其他類型的金屬矽化物接觸也可能有用。在其他具體實施例中，該電晶體可為無接面電晶體。在無接面電晶體的情形下，該等S/D區與在該閘極下的通道有相同的摻雜物類型。例如，該等S/D區與該通道可摻雜有相同摻雜物濃度的第一極性類型摻雜物。例如，在該等S/D區與該通道之間不存在摻雜物梯度。在一些具體實施例中，在該等S/D區與該通道之間可形成摻雜物梯度分佈。例如，該等S/D區可被n型重度摻雜，而該通道可被n型輕度或中度摻雜。該等S/D區及通道可重度摻雜第一極性類型摻雜物。在有些情形下，用作S/D區及通道的裝置井可重度摻雜第一極性類型摻雜物。該等S/D區及通道可為用於n型無接面電晶體的n型重度摻雜區。用其他摻雜物濃度或摻雜物類型摻雜該等S/D區及通道也可能有用。
在基板上方設置覆蓋基板及閘極堆疊的層間介電層220。該層間介電層可為用化學氣相沉積(CVD)形成的氧化矽層。其他類型的介電層也可能有用。例如，該層間介電層用作有複數個ILD層級之BEOL介電層的第一接觸層級。ILD層級包括在金屬層級介電層下面的接觸或通孔介電層。接觸設置在層間介電層中且數條金屬線路設置在金屬層級介電層中。如圖示，接觸222設置在層間 介電層中。該等接觸耦合至該等S/D區及閘極端子。
該等間隔件單元各自包括鐵電層。該鐵電層用例如氧化物層的介電層而與閘極側壁分離。在一具體實施例中，間隔件單元包括第一間隔件襯墊271、第二負電容間隔件襯墊273及間隔件275。該第一襯墊可為氧化物襯墊，該第二負電容襯墊可為鐵電襯墊273，以及該間隔件為介電層，例如氧化物、氮化物或氧化物與氮化物的組合。該鐵電襯墊可為鋯酸鉿(HfSiOx)襯墊。其他類型的鐵電襯墊也可能有用，例如鋇鈦氧化物(BaTiO3)或摻雜氧化鉿(HfO2)襯墊。摻雜氧化鉿可包括四方晶系的HfO2，例如Si：HfO2，或四方晶系的氧化鉿，例如Al：HfO2。如圖示，該等第一及第二襯墊為L形襯墊，而該間隔件佔據L形襯墊所產生的空間。例如，該間隔件有與L形間隔件襯墊之外緣對齊的外緣。間隔件單元的其他組態也可能有用。
第2b圖圖示電晶體的寄生電容模型。該寄生電容模型包括由間隔件單元產生的寄生電容Cext。電容Cext為閘極至S/D區電容。如圖示，電容Cext包括鐵電襯墊所產生的寄生電容Cfe以及在該表面基板中設置在該閘極與該等S/D區之間的氧化物襯墊所產生的寄生電容Cox。在閘極處的電壓為VG以及在Cfe與Cox之間的電壓節點為Vint。基於分配定則(divider rule)，用以下方程式1界定Vint值：
Figure 107103426-A0202-12-0012-1
 且在此V G 為在閘極端子處的電壓。
從方程式1可見，如果C fe 為負，則V int 會大於V G 。在一具體實施例中，|C fe |>|C ox |使得C fe +C ox <0。結果，實現
Figure 107103426-A0202-12-0012-2
>0以及全部為正的寄生電容。至於鐵電襯墊的厚度，在一具體實施例中，可訂製鐵電襯墊的厚度以確保
Figure 107103426-A0202-12-0012-3
>1。該厚度可取決於鐵電材料及其電容。
如上述，間隔件單元包括用例如氧化物襯墊之介電襯墊與閘極側壁分離的鐵電襯墊。該鐵電襯墊經組配成可提供負電容。這實現導致電壓放大的高度閘極至S/D區耦合。該鐵電襯墊放大對於S/D區的耦合。這延伸在關閉狀態的Leff以及增加在開啟狀態的源極位障減量(source potential barrier reduction)。結果，可改善裝置的ION-IOFF效能。
第2c圖至第2d圖圖示裝置200之另一具體實施例的橫截面圖，B區的近視圖，以及相關寄生電容模型211。例如，該裝置為積體電路(IC)。如圖示，該裝置包括電晶體。該電晶體類似第1圖及第2a圖至第2b圖的電晶體。可能不描述或詳述共同的元件。
該電晶體設置在基板201的裝置區中。如 圖示，該基板為COI基板，例如SOI基板，其具有設置在塊狀結晶層212與表面結晶層214之間的埋藏絕緣體層216。其他類型的基板也可能有用，例如塊狀基板。
提供裝置隔離區260，例如STI區。其他類型的隔離區也可能有用。該隔離區包圍裝置區。該隔離區使單元區與其他裝置區分離。也可提供其他隔離區以隔離其他裝置區。
裝置井205設置在基板中。在一具體實施例中，裝置井設置在裝置隔離區的表面基板中。該裝置井包括用於第一極性類型電晶體的第二極性摻雜物。該電晶體包括在第一及第二S/D區243及245之間設置在基板上的閘極250。該閘極包括設置在閘極電介質252上方的閘極電極254。該閘極包括設置在鄰近第一及第二S/D區之第一及第二閘極側壁上的側壁間隔件單元270。
至於該等S/D區，它們可為隆起S/D區。隆起S/D區可設置於在裝置區中形成於基板表面上方的磊晶S/D層上。非隆起S/D區也可能有用。在第一及第二S/D區下面之表面結晶層中，可裝設第一及第二輕度摻雜(LD)延伸區242及244。該等LD延伸區可為底疊或頂疊LD延伸區。提供沒有LD區的S/D區也可能有用。
在其他具體實施例中，該電晶體可為無接面電晶體。在無接面電晶體的情形下，該等S/D區與在閘極下面的通道具有相同的摻雜物類型。例如，該等S/D區與該通道可摻雜有相同摻雜物濃度的第一極性類型摻雜 物。例如，該等S/D區與該通道之間不存在摻雜物梯度。在一些具體實施例中，在該等S/D區與該通道之間可形成摻雜物梯度分佈。例如，該等S/D區可被n型重度摻雜，而通道可被n型輕度或中度摻雜。該等S/D區及通道可重度摻雜第一極性類型摻雜物。在有些情形下，用作S/D區及通道的裝置井可重度摻雜第一極性類型摻雜物。該等S/D區及通道可為用於n型無接面電晶體的n型重度摻雜區。用其他摻雜物濃度或摻雜物類型摻雜該等S/D區及通道也可能有用。
覆蓋基板及閘極堆疊的層間介電層220設置在基板上方。該層間介電層可為由化學氣相沉積(CVD)形成的氧化矽層。其他類型的介電層也可能有用。例如，該層間介電層用作具有複數個ILD層級之BEOL介電層的第一接觸層級。ILD層級包括在金屬層級介電層下面的接觸或通孔介電層。數個接觸設置在層間介電層中以及數條金屬線路設置在金屬層級介電層中。如圖示，接觸222設置在層間介電層中。該等接觸耦合至該等S/D區及閘極端子。
間隔件單元各自包括鐵電間隔件。該鐵電間隔件用例如氧化物層的介電襯墊與閘極側壁分離。在一具體實施例中，該間隔件單元包括間隔件襯墊271與負電容間隔件276。該間隔件襯墊為氧化物襯墊。在一具體實施例中，該負電容間隔件為鐵電間隔件。該鐵電間隔件可為鋯酸鉿(HfZrOx)襯墊。其他類型的鐵電間隔件也可能有 用，例如鋇鈦氧化物(BaTiO3)或摻雜氧化鉿(HfO2)間隔件。摻雜氧化鉿可包括四方晶系的HfO2，例如Si：HfO2，或四方晶系的氧化鉿，例如Al：HfO2。該間隔件襯墊為L形襯墊，而該間隔件佔據由L形襯墊建立的空間。在一具體實施例中，該鐵電間隔件凹陷低於閘極的頂面。該等鐵電間隔件可經設置成高於隆起S/D區但是低於閘極的頂面。
如上述，間隔件單元包括用例如氧化物襯墊之介電襯墊與閘極側壁分離的鐵電間隔件。此外，閘極中高於鐵電間隔件的上半部包括第一層間介電層，例如氧化矽。該鐵電間隔件經組配成可提供負電容。
第2d圖圖示電晶體的寄生電容模型。該寄生電容模型包括在閘極、接觸之間由層間介電層產生的寄生電容Cf,ox，在閘極、接觸之間由鐵電間隔件產生的寄生電容Cfe。寄生電容Cf,ox及Cfe在閘極、接觸之間並聯耦合。使用以下方程式(2)測量閘極與接觸之間的有效閘極至接觸電容： C eff =C fe +C f,ox ----方程式(2)。
由方程式2可知，在C fe <0且|C fe |<|C f,ox |時可減少Ceff。該負電容間隔件減少有效閘極至接觸電容從而改善交流電流效能。可訂製該鐵電間隔件的厚度及高度以實現所欲Ceff。例如，可訂製該鐵電間隔件的厚度及高度以滿足，例如，Cf e +C f,ox >0。該厚度及高度可取決於所使用的鐵電材料。
此外，寄生電容Cext也由Cfe及Cox產生，如在說明第2a圖至第2b圖時所述。例如，基於方程式1，Cext也由Cfe及Cox產生，如在說明第2b圖時所述。該鐵電間隔件經組配成可提供負電容。這實現導致電壓放大的高度閘極至S/D區耦合。該鐵電間隔件放大對於S/D區的耦合。這延伸在關閉狀態的Leff以及增加在開啟狀態的源極位障減量。結果，可改善裝置的ION-IOFF效能。
如上述，用COI基板描述第2a圖至第2d圖的電晶體。在其他具體實施例中，該等電晶體可設置在塊狀半導體結晶基板上，例如矽。其他類型的塊狀基板也可能有用。在塊狀應用中，LD延伸區、裝置井及STI區的深度不受限於COI基板之表面基板的深度。例如，裝置井可具有大於STI區的深度，其中LD延伸部比STI區的深度淺。裝置井、STI區及LD延伸區的其他組態也可能有用。此外，可納入深隔離井以使裝置井與基板隔離。該深隔離井可為第一極性類型摻雜井。至於該電晶體、間隔件單元及隆起S/D區，它們可與第2a圖至第2d圖所述的相同。
第2e圖的簡化三維(3D)視圖圖示無接面電晶體200的具體實施例。例如，該電晶體設置在基板(未圖示)上。在一具體實施例中，該電晶體設置在COI基板上，例如SOI基板。在另一具體實施例中，該電晶體設置在塊狀基板上。在電晶體設置在塊狀基板上的情形下，在該等S/D區及通道下面形成井。例如，該等S/D區與該通道為 n型，而形成於該等S/D區及通道下面的井為p型。該電晶體包括設置在基板上的主體213。在SOI基板的情形下，該主體的形成係藉由圖案化COI基板的表面基板以形成該主體。埋藏氧化物(BOX)(未圖示)使主體與塊狀基板分離。例如，該電晶體主體為奈米線或FinFET主體。
閘極250設置在基板上方。例如，該閘極橫越電晶體主體。在一具體實施例中，閘極電極254橫越主體且閘極電介質252包圍在閘極下面的電晶體主體。該閘極電極可為多晶矽閘極電極，而該閘極電介質可為熱氧化物閘極電介質。其他類型的閘極也可能有用，例如金屬閘極。該閘極電極用該BOX與塊狀基板隔離。
第一及第二S/D區242及244設置在鄰近閘極之側面的電晶體主體中。該等S/D區可包括用於容置接觸的接墊S/D區(pad S/D region)。在無接面電晶體的情形下，包括該等S/D區與在閘極下面之通道的主體有相同的摻雜物類型。例如，該等S/D區與該通道可摻雜有相同摻雜物濃度的第一極性類型摻雜物。例如，在該等S/D區與該通道之間不存在摻雜物梯度。在一些具體實施例中，在該等S/D區與該通道之間可形成摻雜物梯度分佈。例如，該等S/D區可被n型重度摻雜，而該通道可被n型輕度或中度摻雜。該等S/D區及通道可重度摻雜第一極性類型摻雜物。在有些情形下，用作S/D區及通道的電晶體主體可重度摻雜第一極性類型摻雜物。該等S/D區及通道可為用於n型無接面電晶體的n型重度摻雜區。用其他摻雜 物濃度或摻雜物類型摻雜該等S/D區及通道也可能有用。在一具體實施例中，該閘極電極重度摻雜極性與電晶體主體之第一極性類型摻雜物相反的第二極性類型摻雜物。在一具體實施例中，電晶體主體在閘極下方的橫截面應充分小而使得該閘極可完全空乏重度摻雜通道。
至於finFET，其係類似無接面電晶體。finFET可包括用作電晶體的鰭片主體。例如，藉由圖案化例如SOI基板之COI基板的表面基板，可形成該鰭片主體。該鰭片主體用BOX與塊狀基板隔離。閘極橫越有該等S/D區及通道的鰭片主體。在另一具體實施例中，該鰭片主體設置在塊狀基板上。在鰭片主體設置在塊狀基板上的情形下，在該等S/D區及通道下面形成井。例如，該等S/D區與該通道為n型，而形成在該等S/D區及通道下面的井為p型。不過，不像無接面電晶體的電晶體主體，該鰭片主體有較大橫截面且包括重度摻雜第一極性類型摻雜物的第一及第二S/D區與摻雜第二極性類型摻雜物的通道。
在這兩種情形下，該無接面電晶體及finFET被組配成有間隔件單元，例如在說明第2a圖至第2d圖時所述的。例如，提供有鐵電間隔件或間隔件襯墊的間隔件單元。例如，該等間隔件單元用例如氧化物襯墊的介電襯墊與無接面電晶體或finFET的閘極側壁分離。
第3a圖至第3h圖的橫截面圖圖示用於形成裝置300的製程之具體實施例。例如，該裝置類似在說明第1圖及第2a圖至第2d圖時提及的。可能不描述或詳述 共同的元件。
請參考第3a圖，提供基板301。在一具體實施例中，該基板為COI基板，例如SOI基板。該COI基板包括設置在塊狀及表面結晶層312及314之間的埋藏氧化物層316。其他類型的基板或晶圓也可能有用。例如，該基板可為塊狀半導體基板，例如矽。可摻雜該基板。例如，該基板可輕度摻雜p型摻雜物。提供有其他類型的摻雜物或摻雜物濃度的基板以及未摻雜基板也可能有用。
製備有電晶體形成於其中之裝置區(單元區)的基板，如第3b圖所示。隔離區360可形成於基板中。例如，該等隔離區為STI區。也可形成其他類型的隔離區。STI區包圍裝置區。可用各種製程來形成該等STI區。例如，可使用蝕刻及遮罩技術來蝕刻該基板以形成隨後用化學氣相沉積(CVD)填充例如氧化矽之介電材料的隔離溝槽。可執行化學機械研磨(CMP)以移除多餘氧化物且提供平坦的基板頂面。其他製程或材料也可用來形成該等STI。該等STI的深度稍微低於埋藏氧化物層的深度。
在單元區中形成裝置井305。在一具體實施例中，該裝置井包括用於第一極性類型電晶體的第二極性類型摻雜物。該裝置井可為輕度或中度摻雜的第二極性類型摻雜單元井。在一具體實施例中，該單元井延伸表面基板的深度。藉由植入第二極性類型摻雜物可形成該裝置井。植入遮罩可用來植入第二極性類型摻雜物。例如，該植入遮罩暴露出將會被植入摻雜物的單元區。在形成裝置 井後，執行退火。該退火激活摻雜物。如上述，該製程係用於製備裝置區。製備其他裝置區也可能有用。可形成隔離區以隔離不同的區域。可執行植入以形成裝置井。可使用個別的植入製程來形成摻雜不同或類型不同的裝置井。
請參考第3c圖，電晶體之閘極的閘極層形成於基板上。例如，閘極電介質352與閘極電極354形成於基板上。該閘極電介質可為用熱氧化形成的氧化矽層，而該閘極電極可為用CVD形成的多晶矽層。其他類型的閘極層或製程也可能有用。在一具體實施例中，硬遮罩層359可形成於閘極電極層上方。該硬遮罩層為介電層，例如氧化矽。其他類型的硬遮罩層也可能有用。
在第3d圖中，包括硬遮罩層的閘極層被圖案化以形成閘極350。為了形成閘極，可使用遮罩及蝕刻技術。舉例來說，例如光阻遮罩的軟遮罩可形成於硬遮罩層上方。曝光光源可通過含有所欲圖案的光罩(reticle)而選擇性地曝光光阻層。在選擇性地曝光光阻層後，它被顯影以形成對應至閘極層中將會被移除之位置的開口。為了改善微影解析度，可使用在光阻層下的抗反射塗層(ARC)。在其他具體實施例中，在沒有硬遮罩的情形下，可使用光阻遮罩圖案化閘極層。
帶圖案遮罩層用作後續蝕刻製程的蝕刻遮罩。例如，該蝕刻將遮罩的圖案轉印到閘極層。該蝕刻移除未受遮罩保護的閘極層而暴露基板。例如，該蝕刻可為非等向性蝕刻，例如反應性離子蝕刻(RIE)。其他類型的蝕 刻製程也可能有用。在一具體實施例中，RIE用來圖案化閘極層以形成閘極堆疊。在圖案化閘極層後，移除蝕刻遮罩，例如，用灰化法(ashing)。用於移除蝕刻遮罩的其他技術也可能有用。
如第3e圖所示，形成LD延伸區242及244與間隔件單元370。形成該等間隔件單元包括形成第一間隔件襯墊371、第二間隔件襯墊373及間隔件層375。該第一間隔件襯墊可為氧化矽襯墊，該第二間隔件襯墊可為鐵電襯墊，以及該間隔件層可為氧化矽層。其他類型的間隔件層也可能有用，例如氮化矽或氮氧化物。該第一氧化物襯墊可用CVD或臨場蒸氣產生技術(in situ stream generation，ISSG)形成，該鐵電襯墊可用原子層沉積(ALD)或物理氣相沉積(PVD)形成，以及該間隔件層可用CVD形成。其他類型的間隔件襯墊及層或製程也可能有用。可執行蝕刻、非等向性蝕刻，例如RIE，以形成間隔件單元。
至於該等LD延伸區242及244，它們是用離子植入製程形成。例如，藉由將第一極性類型摻雜物植入在該等裝置區中的表面基板，可形成該等LD延伸區。在一具體實施例中，在形成間隔件單元後，執行LD延伸部離子植入製程。該等LD延伸區大約與間隔件單元的外緣對齊。例如，該等LD延伸區的毗鄰邊緣可稍微延伸到間隔件單元下方。
在其他具體實施例中，在形成間隔件單元之前，執行LD延伸部離子植入製程。在此情形下，該等 LD延伸區大約可與閘極的側壁對齊。例如，該等LD延伸區的毗鄰邊緣可稍微延伸到閘極側壁下方，如點線所示。又在其他具體實施例中，例如，在無接面電晶體的情形下，不形成LD延伸區。
請參考第3f圖，形成高於LD區的隆起S/D區243及245。為了形成隆起S/D區，磊晶層形成於在該等LD延伸區上方的裝置區上方。在一具體實施例中，該等隆起S/D區用選擇性磊晶成長(SEG)形成。該等隆起S/D區用原位摻雜法摻雜。或者，該等隆起S/D區可用離子植入製程摻雜。
金屬矽化物接觸可形成於端子或接觸區上。例如，在閘極電極的暴露頂面及暴露S/D區上可裝設金屬矽化物接觸。在硬遮罩設置在閘極電極上的情形下，它可經圖案化成可形成開口以暴露用於閘極接觸的閘極電極。也可在用於其他裝置的其他接觸區中形成金屬矽化物接觸。例如，該等矽化物接觸可為鎳基矽化物接觸。其他類型的金屬矽化物接觸也可能有用。例如，該金屬矽化物接觸可為矽化鎳(NiSi)。該等矽化物接觸可厚約50至300埃。矽化物接觸的其他厚度也可能有用。該等矽化物接觸可用來減少接觸電阻且促進通到後段製程金屬互連的接觸。
為了形成矽化物接觸，沉積金屬層於基板表面上。例如，該金屬層可為鎳或鎳合金。也可使用其他類型的金屬層，例如鈷或其合金。該金屬層可用物理氣相 沉積(PVD)形成。用其他類型製程形成的其他類型金屬元素也可能有用。
可進行退火。該退火使金屬摻雜物擴散進入主動基板而形成矽化物層。未使用於主動表面之矽化的多餘金屬例如用濕式移除製程移除。例如，選擇性地移除未反應的金屬材料以形成矽化物接觸。
請參考第3g圖，在基板上形成第一介電層320。該介電層覆蓋基板及閘極。該介電層可為用CVD形成的氧化矽介電層。執行例如CMP的平坦化製程以形成平坦頂面於閘極堆疊上方。該第一介電層用作後段製程(BEOL)電介質的第一層間介電層。
在第3h圖中，接觸322形成通到在基板上的接觸區。藉由蝕刻第一層間介電層中的通孔開口，填充導電材料，例如鎢，可形成該等接觸。其他類型的導電材料也可能有用。多餘導電材料例如可用CMP移除。
之後，執行附加BEOL加工以完成裝置的形成。此類製程可包括，例如，附加ILD層級、最終鈍化、切晶(dicing)、封裝及測試。也可能包括其他或附加製程。
在其他具體實施例中，可修改該製程以形成如在說明第2c圖至第2d圖時所述的間隔件單元。例如，可修改該製程以形成氧化物間隔件襯墊及鐵電間隔件層。該間隔件襯墊及鐵電間隔件層例如用RIE蝕刻以形成各自有氧化物襯墊及鐵電間隔件的間隔件單元。執行凹陷蝕刻以使鐵電間隔件層凹陷低於閘極的頂端但是高於隆起S/D 層。可在LD延伸區之前或之後形成該等間隔件單元。
又在其他具體實施例中，可修改該製程以形成電晶體於塊狀半導體基板上，例如矽基板。例如，在塊狀基板上界定該裝置區，這包括形成STI區及裝置井。可在形成STI區之前先形成深隔離井以使裝置井與基板隔離。例如，該隔離井為第一極性類型井且比裝置井深。在界定裝置區後，該製程繼續形成電晶體，如上述。
如上述，該製程形成閘極優先電晶體(gate first transistor)。例如，在形成S/D區之前形成先該等閘極。在其他具體實施例中，可修改該製程以形成閘極最後電晶體(gate last transistor)。在閘極最後電晶體中，該製程與直到使用虛設閘極形成金屬矽化物接觸時所做的說明類似，這與第3f圖的類似。在此情形下，在虛設閘極上不形成金屬矽化物接觸。例如，硬遮罩可設置在虛設閘極上以防形成金屬矽化物接觸。
在覆蓋閘極的基板上形成介電層，如在說明第3h圖時所述。該介電層可用例如CMP平坦化以暴露閘極。該CMP在閘極頂端與介電層之間形成平坦表面。在有些情形下，金屬矽化物接觸可設置在虛設閘極上。在此情形下，該CMP或蝕刻製程可移除金屬矽化物接觸以暴露閘極。
進行蝕刻以使用例如光阻的蝕刻遮罩移除虛設閘極。例如，該蝕刻可為非等向性蝕刻，例如RIE。虛設閘極(包括閘極電極及閘極電介質)的移除形成介電層 在閘極區中的閘極溝槽開口。在基板上形成高k電介質。該高k電介質成為介電層的襯墊，包括閘極溝槽開口。在基板上形成金屬閘極層，其填充有高k介電層做襯墊的溝槽開口。例如CMP的平坦化從介電層的表面移除多餘高k介電層與金屬閘極層。這在溝槽開口中形成金屬閘極。
在其他具體實施例中，該製程可用來形成無接面電晶體。在無接面電晶體的情形下，圖案化COI基板的表面基板以形成無接面電晶體的奈米線主體(nanowire body)。例如，該奈米線主體設置在BOX上。在奈米線主體形成後，用第一極性類型摻雜物摻雜它。例如，植入可用來形成第一極性類型重度摻雜主體。在其他具體實施例中，可在形成電晶體主體之前摻雜該表面基板。
該製程繼續以形成閘極層，例如閘極介電層與閘極電極層，如前述。該閘極電極層，例如多晶矽，可重度摻雜第二極性類型摻雜物。用離子植入或原位摻雜可實現該閘極電極層的摻雜。該等閘極層被圖案化以形成橫越有重度摻雜第一極性類型摻雜物之S/D區及通道之電晶體主體的閘極。
該製程繼續進行以形成有鐵電襯墊或間隔件的間隔件單元，如先前在說明第2a圖至第2e圖與第3a圖至第3h圖時所述。該製程可繼續以形成BEOL電介質和互連以及其他製程以完成該裝置的形成。
又在其他具體實施例中，該製程可用來形成finFET。在finFET的情形下，圖案化COI基板的表面 基板以形成鰭片主體。例如，該鰭片主體設置在BOX上。在鰭片主體形成後，摻雜第二極性類型摻雜物以用作通道。例如，植入物可被用來形成用作finFET之通道的第二極性類型井。在其他具體實施例中，可在形成鰭片主體之前摻雜該表面基板。
該製程繼續以形成閘極層，例如閘極介電層與閘極電極層，如前述。圖案化該等閘極層以形成橫越鰭片主體的閘極。該製程可繼續以形成LD延伸區、間隔件單元、S/D區及金屬矽化物接觸，如前述。在一些具體實施例中，該閘極可為虛設閘極。在此情形下，可在移除虛設閘極後形成金屬閘極，如前述。該製程可繼續以形成BEOL電介質和互連並連同其他製程以完成該裝置的形成。
本揭示內容可用其他特定形式體現而不脫離彼等的精神或本質特性。因此，前述具體實施例在各方面都應被視為僅供圖解說明而不是限定描述於本文的本發明。因此，本發明的範疇是用隨附申請專利範圍陳明，而不是以上的描述，且旨在涵蓋落在該等申請項之意思及等效範圍內的所有改變。
200‧‧‧裝置、無接面電晶體
201‧‧‧基板
205‧‧‧裝置井
212‧‧‧塊矽層、塊狀結晶層
214‧‧‧表面矽層、表面結晶層
216‧‧‧埋藏絕緣體層
220‧‧‧層間介電層
222‧‧‧接觸
242、244‧‧‧第一及第二輕度摻雜(LD)延伸區、LD延伸區
2421、2441‧‧‧LD延伸區
243、245‧‧‧第一及第二S/D區、S/D區
250‧‧‧閘極
252‧‧‧閘極電介質
254‧‧‧閘極電極
260‧‧‧裝置隔離區
270‧‧‧側壁間隔件單元
271‧‧‧第一間隔件襯墊、間隔件襯墊
273‧‧‧第二負電容間隔件襯墊
275‧‧‧間隔件

Claims (19)

  1. 一種半導體裝置，包含：基板，具有裝置區；閘極，設置在該裝置區中；第一及第二源極/汲極(S/D)區，設置在該裝置區中；以及間隔件單元，該間隔件單元包含：第一介電間隔件襯墊，位在該閘極之側壁上，以及第二介電間隔件襯墊，位在該第一介電間隔件襯墊上，其中，該第二介電間隔件襯墊包含鐵電材料，且該第一介電間隔件襯墊係佈置在該第二介電間隔件襯墊與該閘極之該側壁之間。
  2. 如申請專利範圍第1項所述之半導體裝置，其中，該第一介電間隔件襯墊為L形且包含有氧化物。
  3. 如申請專利範圍第2項所述之半導體裝置，其中，該第二介電間隔件襯墊為L形。
  4. 如申請專利範圍第3項所述之半導體裝置，其中，該間隔件單元進一步包含第三介電間隔件，且該第二介電間隔件襯墊係佈置在該第一介電間隔件襯墊及該第三介電間隔件之間。
  5. 如申請專利範圍第3項所述之半導體裝置，其中，該第二介電間隔件襯墊的該鐵電材料為矽酸鉿(HfSiOx)。
  6. 如申請專利範圍第2項所述之半導體裝置，其中，該第 二介電間隔件襯墊至少延伸該閘極的一部份高度。
  7. 如申請專利範圍第6項所述之半導體裝置，進一步包含：設置在該基板上的接觸。
  8. 如申請專利範圍第7項所述之半導體裝置，其中，該第二介電間隔件襯墊的該鐵電材料為矽酸鉿(HfSiOx)。
  9. 如申請專利範圍第1項所述之半導體裝置，其中，該閘極的該等源極/汲極區包含頂疊源極/汲極延伸部與隆起源極/汲極區，且該等頂疊源極/汲極延伸部包含延伸到該閘極下方的相應邊緣。
  10. 如申請專利範圍第1項所述之半導體裝置，其中，該閘極的該等源極/汲極區包含底疊源極/汲極延伸部與隆起源極/汲極區，且該等底疊源極/汲極延伸部包含延伸到該間隔件單元下方的相應邊緣。
  11. 如申請專利範圍第1項所述之半導體裝置，其中，該等源極/汲極區重度摻雜第一極性類型摻雜物。
  12. 一種形成半導體裝置之方法，該方法包含：形成具有裝置區的基板；在該裝置區中形成閘極；在該裝置區中形成第一及第二源極/汲極(S/D)區；以及形成間隔件單元在該閘極之側壁上，其中，形成該間隔件單元包含：形成在該閘極之該側壁上的第一介電間隔件襯墊，以及 形成在該第一介電間隔件襯墊上的第二介電間隔件襯墊，其中，該第二介電間隔件襯墊包含鐵電材料，且該第一介電間隔件襯墊係佈置在該第二介電間隔件襯墊與該閘極之該側壁之間。
  13. 如申請專利範圍第12項所述之方法，其中，該第一介電間隔件襯墊為L形且包含有氧化物，且該氧化物係用化學氣相沉積(CVD)或臨場蒸氣產生技術(ISSG)形成。
  14. 如申請專利範圍第13項所述之方法，其中，該第二介電間隔件襯墊為L形，且該鐵電材料係用原子層沉積(ALD)或物理氣相沉積(PVD)形成。
  15. 如申請專利範圍第12項所述之方法，其中，該第二介電間隔件襯墊至少延伸該閘極的部份高度且由原子層沉積(ALD)或物理氣相沉積(PVD)形成。
  16. 如申請專利範圍第15項所述之方法，進一步包含：在該基板上形成數個接觸。
  17. 如申請專利範圍第12項所述之方法，其中，形成該等源極/汲極區包含：形成頂疊源極/汲極延伸部與隆起源極/汲極區，其中，該等頂疊源極/汲極延伸部的邊緣延伸到該閘極下方。
  18. 如申請專利範圍第12項所述之方法，其中，形成該等源極/汲極區包含：形成底疊源極/汲極延伸部與隆起源極/汲極區，其中，該等底疊源極/汲極延伸部的邊緣延 伸到該間隔件單元下方。
  19. 如申請專利範圍第12項所述之方法，其中，形成該等源極/汲極區包含：磊晶生長源極/汲極層，其係摻雜第一極性類型摻雜物。
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