KR20050009519A - ３차원 채널을 구비하는 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 반도체 기판 상에 3차원의 채널 구조를 구비하는 MOSFET의 소오스/드레인 및 채널을 SEG 방법으로 형성하고, SEG 성장 방지막을 소자들 간의 전기적 절연을 위한 아이솔레이션 층으로 사용하는 방식을 이용하여 원기둥 모양의 3차원 채널 구조를 구비하는 트랜지스터를 제조하여 트랜지스터의 "on current" 특성을 향상시킬 수 있는 3차원 채널을 구비하는 반도체 소자 제조방법을 제공하는 것이다. 3차원 채널을 구비하는 반도체 소자 제조방법은 기판 상에 서로 다른 식각율을 가지는 제 1 및 제 2 절연막을 증착한 후, 포토 마스크 및 식각 공정을 통하여 NMOS가 형성된 액티브 지역의 절연막을 제거하는 단계와, NMOS FET가 형성될 영역에 N+/N-/N+ 도핑된 SEG 공정을 진행한 후, 포토 마스크 및 식각 공정을 통한 3차원 MOSFET의 상부 소오스/드레인을 패터닝한 후 열산화 방식에 의해서 노출된 N+S/D부의 표면에 산화막을 형성하는 단계와, PMOS FET가 형성될 영역에 P+ 소오스/드레인 및 P- 채널을 형성하는 단계와, MOS FET 게이트를 형성하기 위한 포토 마스크 및 식각을 진행하여 상기 제 2 절연막을 선택적으로 제거한 후 상기 제 1 절연막과 SEG 층을 식각 방지층으로 하여 상기 제 2 절연막의 등방성 습식각을 하는 단계와, MOS FET의 게이트 절연막 및 게이트 전도막을 증착한 후, 게이트 전도막의 선택적 식각을 하는 단계와, ILD 증착 및 트랜지스터의 게이트/소오스/드레인 전극 연결을 위한 메탈 인터커넥션 컨택 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 에프이티(FET; field effect transistor)형 반도체 소자의 채널 구조를 종래의 2차원 평면 구조에서 3차원의 원통형 구조로 제조하여 반도체 소자의 성능을 극대화 할 수 있는 3차원 실린더 표면 채널을 구비하는 반도체 소자 제조방법에 관한 것이다.
현재, 반도체 산업에서 일반적으로 이용하고 있는 모스(MOS; metal oxide semiconductor)형 에프이티(FET; field effect transistor)의 경우 평판형 채널 영역을 가지는 평면 구조를 이루고 있다.
도 1은 종래 기술에 따라 형성된 평판형 채널 구조를 가지는 모스펫(MOSFET; metal oxide semiconductor field effect transistor)의 제조 방법을 설명하기 위한 사시도를 도시한다.
도 1에 도시한 바와 같이, 평판형 채널 구조를 가지는 MOSFET(10)은 실리콘 기판(30) 상에 형성된 얕은 트렌치 아이솔레이션(STI; shallow trench isolation)(18), 소오스(12) 및 드레인(14), 소오스(12) 및 드레인(14) 사이에 형성된 게이트 산화막(20), 스페이서(22) 및 폴리층(23)을 구비하는 게이트 구조를 포함한다.
소자의 고집적화가 급속히 진행되고 있는 상황에서, 다음의 수학식 1로부터 잘 알 수 있듯이, 트랜지스터의 온(on) 특성을 유지, 혹은 개선하기 위한 노력의 일환으로 게이트 채널 길이(L)를 줄이고, 사용하는 트랜지스터의 게이트 산화막(20)의 두께를 줄여서 트랜지스터의 게이트 커패시턴스(Cox')를 증가시키며 동시에 문턱전압(Vt; threshold voltage)도 낮추는 추세에 있다.
또한, 보다 개선된 트랜지스터의 "on current" 특성을 확보하기 위한 목적으로 SiGe 에피택셜 성장 방법을 사용한 스트레인 채널을 구현하는 방식을 통하여 케리어 이동도(μ; carrier mobility)를 개선시키는 시도들이 이루어지고 있다.
하지만, 이러한 노력들은 반도체 소자의 고집적화에 따른 트랜지스터 크기의 축소(shirink)와 괘를 같이하는 방향에 있어서 소자의 특성을 개선시키는 실질적인방향으로 진행되고 있지만, 게이트이 채널 폭(W; channel width)를 증가시키는 방향과는 서로 부합되지 않는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 반도체 기판 상에 3차원의 채널 구조를 구비하는 MOSFET의 소오스/드레인 및 채널을 선택적 에피택셜 성장(SEG; selective epitaxial growth) 방법으로 형성하고, SEG 성장 방지막을 소자들 간의 전기적 절연을 위한 아이솔레이션 층으로 사용하는 방식을 이용하여 원기둥 모양의 3차원 채널 구조를 구비하는 트랜지스터를 제조하여 트랜지스터의 "on current" 특성을 향상시킬 수 있는 3차원 채널을 구비하는 반도체 소자 제조방법을 제공하는 것이다.
도 1은 종래 기술에 따라 형성된 모스펫(MOSFET; metal oxide semiconductor field effect transistor)의 제조 방법을 설명하기 위한 사시도를 도시한다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 3차원 채널을 구비하는 반도체 소자 제조방법에 의하여 제조된 MOSFET을 설명하기 위한 단면도들을 도시한다.
도 3은 본 발명의 바람직한 실시예에 따른 3차원 채널을 구비하는 반도체 소자 제조방법에 의하여 제조된 3차원 채널을 구비하는 3차원 MOSFET의 단면도 및 그 투사도를 도시한다.
- 도면의 주요부분에 대한 부호의 설명 -
110 : 반도체 기판 112, 114 : 제 1 및 제 2 절연막
116 : 하부 N+ 소오스/드레인 에피택셜 성장층
118 : N-채널 형성을 위한 P-도핑된 SEG 층
120 : 상부 N+ 소오스/드레인 에피택셜 성장층
122 : 상부 N+ 소오스/드레인 에피택셜 성장층을 열산화한 절연막
124 : 하부 P+ 소오스/드레인 에피택셜 성장층
126 : P-채널 형성을 위한 N-도핑된 SEG 층
128 : 상부 P+ 소오스/드레인 에피택셜 성장층
130 : 상부 P+ 소오스/드레인 에피택셜 성장층을 위한 열산화한 절연막
132 : 게이트 절연막 134 : 게이트 전도막
136 : ILD 절연막 140 : 메탈 컨택
상기와 같은 목적을 실현하기 위한 본 발명은 기판 상에 서로 다른 식각율을 가지는 제 1 및 제 2 절연막을 순차적으로 증착한 후, 포토 마스크 및 식각 공정을 통하여 NMOS가 형성된 액티브 지역의 절연막을 순차적으로 제거하는 단계와, NMOS FET가 형성될 영역에 N+/N-/N+ 도핑된 SEG 공정을 진행한 후, 포토 마스크 및 식각 공정을 통한 3차원 MOSFET의 상부 소오스/드레인을 패터닝한 후 열산화 방식에 의해서 노출된 N+S/D부의 표면에 산화막을 형성하는 단계와, PMOS FET가 형성될 영역에 P+ 소오스/드레인 및 P- 채널을 형성하는 단계와, MOS FET 게이트를 형성하기위한 포토 마스크 및 식각 공정을 진행하여 상기 제 2 절연막을 선택적으로 제거한 후 상기 제 1 절연막과 SEG 층을 식각 방지층으로 하여 상기 제 2 절연막의 등방성 습식각을 진행하는 단계와, MOS FET의 게이트 절연막 및 게이트 전도막을 증착한 후, 게이트 전도막의 선택적 식각 공정을 수행하는 단계와, ILD 증착 및 트랜지스터의 게이트/소오스/드레인 전극 연결을 위한 메탈 인터커넥션 컨택 형성 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 3차원 채널을 구비하는 반도체 소자 제조방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 2a 내지 도 2i는 본 발명의 바람직한 실시예에 따른 3차원 채널을 구비하는 반도체 소자 제조방법에 의하여 제조된 MOSFET을 설명하기 위한 단면도들을 도시한다.
먼저, 도 2a에 도시한 바와 같이, 반도체 기판(110) 상에 서로 다른 식각율을 가지는 제 1 및 제 2 절연막(112, 114)을 순차적으로 증착한다. 제 1 및 제 2 절연막은 습식 식각율이 서로 상이한 이용 가능한 모든 종류의 물질들이 가능하며, 일례로 예시하며, 산화막과 질화막을 제 1 및 제 2 절연막으로 이용할 수 있다.
그리고 나서, NMOS의 채널을 형성하기 위하여 포토 및 식각 공정을 이용하여 증착된 제 1 및 제 2 절연막(112, 114)을 건식각 한다. NMOS FET의 하부 소오스/드레인을 형성할 목적으로 식각된 제 1 절연막(112)을 등방성 습식각 방식을 이용하여 일부를 제거한다. 이때, 본 발명의 바람직한 실시예에 따르면 제 2 절연막(114)과 반도체 기판(110)이 습식각 방지층으로 사용된다.
계속해서, 도 2b에 도시한 바와 같이, 씨모스(CMOS; complementary metal oxide semiconductor) 형성을 위한 고농도의 N+ 도핑된 소오스/드레인 에피택셜 성장층(116)을 실리콘 에피택셜 성장(SEG; silicon epitaxial growth) 성장시킨다. 그리고, N-채널 형성을 위한 P-도핑된 SEG 층(118) 및 상부 N+ 소오스/드레인 에피택셜 성장층(120)을 연속하여 성장시킨다.
SEG의 성장 특성을 간략하게 언급해 보면, Si 단결정 기판 상에 서는 기판의 결정 배향과 동일한 Si 단결정이 형성되지만, 절연막 상에는 성장이 되지 않는 특성이 있다. 또한, SEG 성장 공정 중에 B11, P31 등의 도펀트를 함유한 기체를 흘려주면, 도핑된 Si SEG 성장이 가능한 특성을 이용한다.
도 2b에서 상부 N+ 소오스/드레인 에피택셜 성장층을 열산화한 절연막(122)은 전술한 공정까지 완료가 된 후, 적당한 두께로 성장된 SEG 층을 열산화 시키는 공정으로 생성된 산화막층이며, 이층의 역할은 후속 PMOS FET 형성을 위한 EG 성장의 방지층으로 이용되는 것이다.
다음 단계로, 도 2c에 도시한 바와 같이, 하부 P+ 소오스/드레인 에피택셜 성장층(124), P-채널 형성을 위한 N-도핑된 SEG 층(126) 및 상부 P+ 소오스/드레인 에피택셜 성장층(128)을 연속적인 SEG 성장 공정을 적용하여 성장시킨다.
본 발명의 바람직한 실시예에 따르면, 비록 도면에 도시하지는 않았지만, 본 발명에서 제안한 3차원 구조의 트랜지스터들 간의 절연을 위해서 NMOS 영역 아래쪽은 P형 도펀트를 이온주입해주고 PMOS 영역 아래쪽은 N형 도펀트를 이온주입해서 소자들 간의 절연을 구현한다. 이하의 웰 형성 공정은 기존의 방식과 동일함으로 설명을 생략하기로 한다.
이어서, 도 2d에 도시한 바와 같이, 포토 마스크 및 식각 공정을 통하여 형성되어진 N-채널 형성을 위한 P-도핑된 SEG 층(118) 및 P-채널 형성을 위한 N-도핑된 SEG 층(126) 주위의 절연막(114)을 제거한다. 도면에 도시한 바와 같이, 이방성 건식각 공정 및 등방성 습식각 공정을 연속적으로 진행하여 달성할 수 잇다.
본 발명에서는 메탈 게이트를 사용하는 경우를 예를 들어 설명하고 있기 때문에 NMOS FET 게이트와 PMOS FET 게이트를 동일한 금속 물질로 형성시킬 수 있다. 그러나, 일반적으로 널리 사용되는 폴리 게이트의 경우는 NMOS FET 게이트 형성 공정과 PMOS FET 게이트 형성 공정을 순차적으로 진행할 수 있음을 알 수 있다.
계속해서, 도 2e에 도시한 바와 같이, 고유전율을 가지는 Al2O3, ZnO, PZT, BST, Ta2O5등의 게이트 절연막(132)을 증착하고 연속해서 TiN, Ti, W, WN 등의 높은 스텝 커버리지(step coverage)를 가지는 화학적 기상 증착(CVD; chemical vapor deposition) 금속막(134)을 증착한다. 증착된 금속막을 포토 마스크 공정없이 에치백(etch back)하거나 혹은 화학적 기계적 연마(CMP; chemical mechanical polishing)공정을 이용하여 MOSFET 이외의 지역의 금속막을 제거하여 단위소자들 간의 전기적 절연을 달성하도록 한다.
이상의 전술한 공정을 통해서 본 발명에서 제안한 3차원 MOSFET 소자의 게이트, 채널, 소오스/드레인을 완성할 수 있고, 계속해서 층간 절연막(ILD; interlayer dielectric) 증착, 메탈 인터커넥션 공정을 통해서 각각의 전기적 연결을 위한 공정을 진행하면, 도 2f에 도시한 바와 같은 3차원의 구조를 갖는 MOSFET 형성 공정이 완료되게 된다.
본 발명의 바람직한 실시예에서는 상기 액티브 영역 및 채널 영역을 형성하기 위한 SEG 방법은 보론, 포스포로스, 비소, 인듐, 안티모니 등의 도펀트를 포함하는 SiGe, SiGe;C 등의 물질을 이용하여 실행되며, 도핑 농도를 변화하면서 실행하는 것을 특징으로 한다.
또한, 비록 본 발명의 바람직한 실시예에서 상기 액티브 영역 및 채널 영역을 형성하기 위하여 SEG 방법을 사용하였지만, 이온주입(implantation) 방법을 이용하여서 물론 실행할 수도 있다.
더욱이, 본 발명의 바람직한 실시예에서 기판을 Si 벌크 기판으로 사용한 것을 예로 들어서 기술하였지만 SOI 기판을 사용하여도 무방하다.
게다가, 본 발명은 DRAM, SRAM, Flash, 마그네틱 램(MRAM; magnetic random access memory), 강유전체 메모리(FRAM; ferroelectric random access memory), CMOS RF 소자 등이 모든 종류의 반도체 소자에 적용되며 기존의 2차원 평면 MOSFET와 병행하여 이용되는 것을 포함한 SOC(silicon on chip) 제품의 구현에 이용된다.
도 3은 본 발명의 바람직한 실시예에 따른 3차원 채널을 구비하는 반도체 소자 제조방법에 의하여 제조된 실린더형 표면 채널을 구비하는 3차원 MOSFET의 단면도 및 그 투사도를 도시한다.
본 발명을 본 명세서 내에서 몇몇 바람직한 실시예에 따라 기술하였으나, 당업자라면 첨부한 특허 청구 범위에서 개시된 본 발명의 진정한 범주 및 사상으로부터 벗어나지 않고 많은 변형 및 향상이 이루어질 수 있다는 것을 알 수 있을 것이다.
상기한 바와 같이, 본 발명은 3차원 원통 표면을 따라 형성된 채널을 가지는 MOSFET의 경우, 종래의 평면형 MOSFET에 비해서 트랜지스터의 "on current" 증가를 달성할 수 있으며, 복잡한 소오스/드레인 구조를 제거할 수 있기 때문에 소자 특성 개발이 용이하고, MOSFET 형성 공정을 통해서 STI 소자 분리 절연막 형성 공정을 제거할 수 있기 때문에 프로세스의 수가 감소하고, 기존의 평판형 MOSFET와는 달리 게이트 형성 후에 소오스/드레인과 게이트의 단차가 존재하지 않으므로 ILD 평탄화를 위한 추가적인 공정이 필요하지 않으며, 굽은 곡선 구조의 채널 상에 게이트 절연막과 게이트 전도막이 형성되기 때문에 채널 전 영역에 걸쳐 균일한 전기장이 형성될 수 있으며, 게이트 절연막의 시간의존 유전막 파괴(time dependent dielectric breakdown) 특성 향상을 기대할 수 있으며, 추가적인 공정없이 쉽게 메탈 게이트 형성이 가능하며, 작은 전압(Vgate)을 이용하여도 충분한 "on current"를 달성할 수 있기 때문에 소자의 전력 손실을 최소화 할 수 있으며, 채널의 공핍(depletion) 영역을 최소화 할 수 있기 때문에 MOSFET의 기생 커패시턴스를 최소화 할 수 있어서 소자의 구동 속도를 극대화 할 수 있으며, 웰이 없기 때문에 래치-업(latch-up) 특성이 원리적으로 존재하지 않으며, 채널 길이가 일정하기 때문에 짧은 채널 효과(SCE; short channel effect)나 좁은 폭 효과(NWE; narrow width effect) 등이 원리적으로 존재하지 않는 이상적인 MOSFET 소자의 제조가 가능하다는 장점이 있다.
Claims (9)
- 기판 상에 서로 다른 식각율을 가지는 제 1 및 제 2 절연막을 순차적으로 증착한 후, 포토 마스크 및 식각 공정을 통하여 NMOS가 형성된 액티브 지역의 절연막을 순차적으로 제거하는 단계와,NMOS FET가 형성될 영역에 N+/N-/N+ 도핑된 SEG 공정을 진행한 후, 포토 마스크 및 식각 공정을 통한 3차원 MOSFET의 상부 소오스/드레인을 패터닝한 후 열산화 방식에 의해서 노출된 N+S/D부의 표면에 산화막을 형성하는 단계와,PMOS FET가 형성될 영역에 P+ 소오스/드레인 및 P- 채널을 형성하는 단계와,MOS FET 게이트를 형성하기 위한 포토 마스크 및 식각 공정을 진행하여 상기 제 2 절연막을 선택적으로 제거한 후 상기 제 1 절연막과 SEG 층을 식각 방지층으로 하여 상기 제 2 절연막의 등방성 습식각을 진행하는 단계와,MOS FET의 게이트 절연막 및 게이트 전도막을 증착한 후, 게이트 전도막의 선택적 식각하는 단계와,ILD 증착 및 트랜지스터의 게이트/소오스/드레인 전극 연결을 위한 메탈 인터커넥션 컨택 형성하는 단계를포함하는 것을 특징으로 하는 3차원 채널을 구비하는 반도체 소자 제조방법.
- 제 1항에 있어서,상기 액티브 영역 및 채널 영역을 형성하기 위한 SEG 방법은 보론, 포스포로스, 비소, 인듐, 안티모니 등의 도펀트를 포함하는 SiGe, SiGe;C 등의 물질을 이용하여 실행되며, 도핑 농도를 변화하면서 실행하는 것을 특징으로 하는 3차원 채널을 구비하는 반도체 소자 제조방법.
- 제 1항에 있어서,상기 NMOS 게이트와 PMOS 게이트 전도막은 N+ 도핑된 폴리 실리콘을 이용하며, 상기 NMOS 게이트에는 N+ 도핑된 폴리 실리콘을 상기 PMOS 게이트에는 P+ 도핑된 폴리실리콘을 사용하는 것을 특징으로 하는 3차원 채널을 구비하는 반도체 소자 제조방법.
- 제 3항에 있어서,상기 폴리 실리콘 게이트를 적용는 단계가,NMOS 게이트 형성 공정을 진행한 후 절연층을 증착하는 단계와,추가적인 포토 마스크 및 식각 공정을 통해 PMOS 게이트 지역을 개방하는 단계와,P+ 도핑된 폴리층의 증착 및 에치-백 공정을 수행하는 단계를포함하는 것을 특징으로 하는 3차원 채널을 구비하는 반도체 소자 제조방법.
- 제 1항에 있어서,상기 게이트 전도층을 형성하기 위한 전도층 증착 및 에치-백 공정 및 전도층 증착 및 CMP 공정을 통해서 진행하는 것을 포함하는 것을 특징으로 하는 3차원 채널을 구비하는 반도체 소자 제조방법.
- 제 1항에 있어서,상기 게이트, 상기 채널 및 상기 소오스/드레인에 1개씩의 메탈 컨택을 형성하는 경우에 제 1 금속 배선을 적절히 배치하는 레이아웃을 선택할 수 있으며, 채널과 소오스/드레인의 연결은 제 1 금속층으로 게이트는 제 1 및 제 2 금속층으로 적층 형태로 배치하는 것을 특징으로 하는 3차원 채널을 구비하는 반도체 소자 제조방법.
- 제 1항에 있어서,상기 기판이 SOI 기판인 것을 특징으로 하는 3차원 채널을 구비하는 반도체 소자 제조방법.
- 제 1항에 있어서,상기 기판이 Si 벌크 기판인 것을 특징으로 하는 3차원 채널을 구비하는 반도체 소자 제조방법.
- 제 1항에 있어서,DRAM, SRAM, Flash, MRAM, RFAM, CMOS RF 소자 등이 모든 종류의 반도체 소자에 적용되며 기존의 2차원 평면 MOSFET와 병행하여 이용되는 것을 포함한 SOC(silicon on chip) 제품의 구현에 이용되는 것을 특징으로 하는 특징으로 하는 3차원 채널을 구비하는 반도체 소자 제조방법.
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| KR1020030048852A KR100996246B1 (ko) | 2003-07-16 | 2003-07-16 | ３차원 채널을 구비하는 반도체 소자 제조방법 |
Publications (2)
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| KR1020030048852A KR100996246B1 (ko) | 2003-07-16 | 2003-07-16 | ３차원 채널을 구비하는 반도체 소자 제조방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100806031B1 (ko) * | 2006-11-27 | 2008-02-26 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
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2003
- 2003-07-16 KR KR1020030048852A patent/KR100996246B1/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100806031B1 (ko) * | 2006-11-27 | 2008-02-26 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
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| KR100996246B1 (ko) | 2010-11-23 |
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