KR20050032136A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명의 반도체 소자 및 그 제조 방법은 반도체 기판의 액티브 영역에 소스/드레인 영역을 위한 불순물을 이온주입시키고, 상기 액티브 영역에 게이트 트렌치를 형성시킴으로써 상기 게이트 트렌치를 사이에 두고 소스/드레인 영역(S/D)을 형성시키고, 상기 게이트 트렌치에 게이트 전극을 형성시키며 상기 소스/드레인 영역(S/D)에 평탄화시키고, 상기 게이트 전극과 상기 소스/드레인 영역(S/D)에 실리사이드층을 형성시킨다. 이어서, 상기 반도체 기판 상에 금속 배선 전 층간 절연막을 형성시키고, 상기 게이트 전극과 상기 소스/드레인 영역(S/D)을 노출시키는, 금속 배선 전 층간 절연막의 콘택홀을 형성시킨다.
따라서, 본 발명은 게이트 전극을 소스/드레인 영역에 평탄화시키고 또한 게이트 전극의 양 측벽에 스페이서를 형성시키지 않으므로 반도체 소자의 제조 공정을 단순화시키고 아울러 상기 반도체 소자의 제조 공정을 용이하게 진행할 수가 있다. 또한, 반도체 소자의 누설 전류를 저감시키고 숏 채널 효과를 억제시킬 수가 있다. 그리고, 반도체 소자의 수율을 향상시키고 생산성을 향상시킬 수가 있다.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device And Method For Manufacturing The Same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 엘디디(LDD: lightly doped drain)를 위한 스페이서를 형성시키지 않음으로써 제조 공정을 단순화하고 아울러 제조 공정을 용이하게 진행하도록 한 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화가 진행됨에 따라 반도체 소자의 사이즈가 축소되면서 반도체 소자, 예를 들어 모스 트랜지스터의 채널 길이도 함께 축소된다. 그러나, 상기 모스 트랜지스터의 채널 길이가 축소되면, 상기 모스 트랜지스터의 바람직하지 못한 전기적 특성, 예를 들어 숏채널 효과(Short Channel Effect: SCE) 등이 발생한다.
상기 숏채널 효과를 해결하려면, 상기 모스 트랜지스터의 게이트 전극 길이의 축소와 같은 수평 축소와 함께 상기 모스 트랜지스터의 게이트 절연막 두께 및 소스/드레인 접합(junction) 깊이의 축소와 같은 수직 축소도 함께 이루어지지 않으면 안된다. 또한, 상기 수평 축소와 수직 축소에 따라 구동 전원의 전압을 낮추고 반도체 기판의 도핑 농도를 높이며, 특히 채널 영역의 도핑 프로파일의 제어가 효율적으로 이루어져야 한다.
그렇지만, 상기 반도체 소자의 사이즈가 급격히 축소되고 있으나 상기 반도체 소자를 적용한 전자 제품 등에서 요구되는 구동 전압이 여전히 높기 때문에 예를 들어, 엔모스(NMOS) 트랜지스터의 경우, 소스 영역에서 주입된 전자가 드레인 영역의 큰 전위 변동(potential gradient) 상태로 인하여 상기 드레인으로 심하게 가속됨으로써 상기 드레인 근처에서 핫 캐리어(hot carrier)가 발생하기 쉬운 취약한 구조를 갖고 있다. 이와 같은 핫 캐리어에 취약한 일반적인 모스 트랜지스터의 구조를 개선하기 위해 엘디디(LDD: lightly doped drain) 구조가 도입되었다.
도 1은 종래의 반도체 소자의 구조를 나타낸 단면 구조도이다. 도 1에 도시된 바와 같이, 반도체 기판(10)의 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 필드 영역에 절연막의 아이솔레이션층(11)이 형성된다. 또한, 상기 반도체 기판(10)의 액티브 영역 상에 게이트 절연막(13)과 게이트 전극(15)이 동일 패턴으로 형성되고, 상기 게이트 전극(15)의 양 측벽에 절연막의 스페이서(17)가 형성되고, 상기 게이트 전극(15)과 스페이서(17)를 사이에 두고 상기 반도체 기판(10)의 액티브 영역에 LDD 구조의 소스/드레인 영역(S/D)이 형성된다. 또한, 상기 게이트 전극(15)과 상기 소스/드레인 영역(S/D) 상에 실리사이드층(19)이 형성되고, 상기 스페이서(17)와 실리사이드층(19)을 포함한 반도체 기판(10)의 전역 상에 식각 정지막(21)이 증착되고, 상기 식각 정지막(21) 상에 금속배선 전 층간 절연막(premetal dielectric: PMD)(23)이 증착, 평탄화된다. 상기 게이트 전극(15)과 상기 소스/드레인 영역(S/D)의 실리사이드층(19) 상에 상기 식각 정지막(21)과 층간 절연막(23)의 콘택홀이 형성된다.
이와 같이 구성된 종래의 반도체 소자는 상기 게이트 전극(15)의 양 측벽에 스페이서(17)가 존재하기 때문에 여러 가지 문제점을 갖고 있다. 첫째, 액티브 영역이 상대적으로 축소되므로 상기 게이트 전극(15)에 대한 콘택홀 정합 여유도(alignment margin)를 확보하기가 어렵다. 둘째, 게이트 채널 길이가 축소되므로 반도체 소자의 숏 채널 효과를 억제하기가 어렵다. 셋째, 실리사이드 공정에서 상기 스페이서(17) 상에 실리사이드화되지 않은 미반응 금속층이 잔존하기 쉬우므로 반도체 소자의 누설 전류가 증가할 가능성이 높다. 넷째, 상기 게이트 전극(15)과 상기 소스/드레인 영역(S/D)의 토폴로지가 심하므로 콘택홀 식각 공정을 진행하기가 용이하지 않다. 다섯째, 게이트 라인 식각 공정에서 결함이 다발하므로 수율이 저하된다. 여섯째, 상기 금속배선 전 층간 절연막(23)의 증착 전에 식각 정지막(21)의 증착 공정이 진행되어야 하고, 또한 LDD 영역 형성을 위한 이온주입 공정이 진행되어야 하므로 반도체 소자의 제조 공정이 복잡하고 생산성이 저하된다.
따라서, 본 발명의 목적은 게이트 전극의 양 측벽에 스페이서를 형성시키지 않으면서도 반도체 소자를 제조하는데 있다.
본 발명의 다른 목적은 반도체 소자의 액티브 영역을 상대적으로 확대시킴으로써 콘택홀 정합 여유도를 확보하는데 있다.
본 발명의 또 다른 목적은 게이트 채널 길이를 확대시킴으로써 반도체 소자의 숏 채널 효과를 억제하는데 있다.
본 발명의 또 다른 목적은 실리사이드 공정에서 미반응 금속층의 잔존물이 발생하는 것을 방지함으로써 반도체 소자의 누설 전류를 저감시키는데 있다.
본 발명의 또 다른 목적은 게이트 전극과 소스/드레인 영역의 토폴로지를 완화시킴으로써 콘택홀 식각 공정을 용이하게 진행하는데 있다.
본 발명의 또 다른 목적은 게이트 라인 식각 공정에서 결함 발생을 억제함으로써 반도체 소자의 수율을 향상시키는데 있다.
본 발명의 또 다른 목적은 식각 정지막 증착 공정과 LDD 영역 형성을 위한 이온주입 공정을 생략시킴으로써 반도체 소자의 제조 공정을 단순화시키고 나아가 생산성을 향상시키는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는
액티브 영역의 일부분에 게이트 트렌치가 형성된 반도체 기판; 상기 게이트 트렌치를 사이에 두고 상기 액티브 영역에 형성된 소스/드레인 영역; 상기 게이트 트렌치의 저면 중앙부에 형성된 게이트 절연막; 및 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 게이트 트렌치의 측벽에 스페이서가 형성되고, 상기 스페이서 사이의 게이트 트렌치의 저면 중앙부에 상기 게이트 절연막이 형성될 수 있다.
바람직하게는, 상기 스페이서가 상기 게이트 트렌치의 측벽에 버퍼 절연막을 개재하며 형성될 수 있다.
바람직하게는, 상기 게이트 전극과 상기 소스/드레인 영역 상에 실리사이드층이 형성될 수 있다.
바람직하게는, 상기 게이트 전극이 상기 소스/드레인 영역에 평탄화될 수 있다.
또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판의 액티브 영역에 소스/드레인 영역을 위한 불순물을 이온주입시키는 단계; 상기 반도체 기판의 액티브 영역에 게이트 트렌치를 형성시킴으로써 상기 게이트 트렌치를 사이에 두고 소스/드레인 영역을 분리시키는 단계; 및 상기 게이트 트렌치에 게이트 전극을 형성시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 게이트 전극을 형성시키는 단계는
상기 게이트 트렌치의 측벽에 스페이서를 형성시키는 단계; 상기 스페이서 사이의 게이트 트렌치의 저면 중앙부에 게이트 절연막을 형성시키는 단계; 상기 게이트 전극을 위한 도전층을 상기 게이트 트렌치의 내부 및 상기 게이트 트렌치 외측의 영역에 증착시키는 단계; 및 상기 도전층을 평탄화시킴으로써 상기 게이트 트렌치에 상기 게이트 전극을 형성시키는 단계를 포함할 수 있다.
바람직하게는, 상기 게이트 전극의 라인 전체 또는 일부를 상기 게이트 트렌치에 전체 또는 일부를 형성시킬 수가 있다.
이하, 본 발명에 의한 반도체 소자 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일 부호를 부여한다.
도 2는 본 발명에 의한 반도체 소자를 나타낸 단면 구조도이다. 도 2를 참조하면, 본 발명명의 반도체 소자는 반도체 기판(10)의 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 필드 영역에 절연막의 아이솔레이션층(11)이 형성된다. 상기 반도체 기판(10)의 액티브 영역의 게이트 트렌치 형성 영역에 게이트 트렌치(31)가 형성되고, 상기 게이트 트렌치(31)의 측벽에 버퍼 절연막(33)을 개재하며 절연막의 스페이서(37)가 형성되고, 상기 스페이서(37) 사이의 반도체 기판(10)에 게이트 절연막(39)이 형성된다. 상기 게이트 절연막(39) 상에 도전성의 게이트 전극(43)이 형성되고, 상기 반도체 기판(10)의 액티브 영역에 상기 게이트 트렌치(31)를 사이에 두고 소스/드레인 영역(S/D)이 형성되고, 상기 게이트 전극(43)과 상기 소스/드레인 영역(S/D)의 표면에 실리사이드층(45)이 형성된다. 상기 반도체 기판(10) 상에 금속배선 전 층간 절연막(47)이 형성되고, 상기 게이트 전극(43)과 상기 소스/드레인 영역(S/D)의 콘택홀 형성 영역이 상기 금속배선 전 층간 절연막(47)의 콘택홀(49) 내에 노출된다.
이와 같은 구조를 갖는 본 발명의 반도체 소자에서는 상기 게이트 절연막(39)이 상기 반도체 기판(10)의 게이트 트렌치(11)의 저면 중앙부에 형성되고, 상기 게이트 전극(43)이 상기 반도체 기판(10)에 평탄화를 이루며 상기 게이트 절연막(39) 상에 형성된다. 상기 게이트 트렌치(31) 내의 스페이서(37)는 상기 게이트 트렌치(31)의 수직 측벽면을 완만한 경사면으로 만들어줌으로써 상기 게이트 트렌치(31)에 보이드 생성 없이 게이트 전극(43)을 위한 도전층이 갭 필링될 수 있다. 상기 게이트 전극(43)의 상측부는 상기 게이트 전극(43)의 하측부보다 넓다.
따라서, 본 발명은 LDD 구조의 소스/드레인 영역을 형성하기 위한 스페이서를 형성시키지 않으면서도 트랜지스터와 같은 반도체 소자를 제조할 수가 있으므로 반도체 기판의 액티브 영역을 상대적으로 확대시킴으로써 콘택홀 정합 여유도를 확보할 수가 있다.
또한, 본 발명은 게이트 채널 길이를 확대시킴으로써 반도체 소자의 숏 채널 효과를 억제할 수가 있다.
또한, 본 발명은 LDD 구조의 소스/드레인 영역을 형성하기 위한 스페이서를 형성시키지 않으므로 실리사이드 공정에서 상기 스페이서 상에 미반응 금속층의 잔존물이 발생하는 것을 방지하고 나아가 반도체 소자의 누설 전류를 저감시킬 수가 있다.
또한, 본 발명은 상기 게이트 전극(43)과 소스/드레인 영역(S/D)을 평탄화시키므로 상기 게이트 전극(43)과 소스/드레인 영역(S/D)의 토폴로지를 완화시킨다. 이는 콘택홀 식각 공정을 용이하게 진행할 수 있게 해준다.
또한, 본 발명은 상기 게이트 트렌치(31) 내에 상기 게이트 전극(43)을 갭 필링시킨 후 평탄화시키므로 게이트 라인 식각 공정을 생략할 수가 있다. 이는 상기 게이트 라인 식각 공정에서의 결함 발생을 억제함으로써 반도체 소자의 수율을 향상시킬 수가 있다.
또한, 본 발명은 상기 게이트 전극(43)과 소스/드레인 영역(S/D)을 평탄화시키므로 상기 금속배선 전 층간 절연막(47)의 증착 전에 식각 정지막 증착 공정의 진행을 생략할 수 있다. 이는 반도체 소자의 제조 공정을 단순화시키고 나아가 생산성을 향상시킨다.
또한, 본 발명은 LDD 구조의 소스/드레인 영역을 형성하기 위한 스페이서를 형성시키지 않으므로 LDD 영역 형성을 위한 이온주입 공정을 생략시킬 수가 있다. 이는 반도체 소자의 제조 공정을 단순화시키고 나아가 생산성을 향상시킨다.
이와 같이 구성되는 본 발명에 의한 반도체 소자의 제조 방법을 도 3a 내지 도 3f를 참조하여 설명하기로 한다.
도 3a를 참조하면, 먼저, 제 1 도전형 반도체 기판(10), 예를 들어 단결정 실리콘 기판을 준비한다. 여기서, 상기 제 1 도전형을 P형으로, 상기 제 1 도전형에 반대되는 제 2 도전형을 N형으로 정하거나 이와 반대로 상기 제 1 도전형을 N형으로, 상기 제 2 도전형을 P형으로 정할 수 있다. 설명의 편의상 상기 제 1 도전형을 P형으로, 상기 제 2 도전형을 N형으로 정하여 본 발명을 설명하기로 한다.
그런 다음, 상기 반도체 기판(10)의 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 필드 영역에 아이솔레이션층(11)을 형성시킨다. 이때, 상기 아이솔레이션층(11)은 예를 들어 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정에 의해 형성시킬 수가 있다. 물론, 상기 샐로우 트렌치 아이솔레이션 공정 대신에 로코스(LOCOS: Local Oxidation Of Silicon) 공정 등을 사용하는 것도 가능하다.
이어서, 도면에 도시하지 않았으나, 상기 반도체 기판(10)의 액티브 영역에 문턱전압 조절용 이온주입 공정, 펀치스루(Punch Through) 방지용 이온주입 공정, 채널 스톱(Channel Stop)용 이온주입 공정, 웰 형성용 이온주입 공정 등과 같은 공지된 이온주입 공정을 진행할 수 있다.
계속하여, 상기 반도체 기판(10)의 액티브 영역에 고농도의 제 2 도전형 불순물, 즉 N형 불순물을 이온주입시킴으로써 소스/드레인 영역(S/D)을 형성시킨다.
따라서, 본 발명은 종래와 달리 LDD 구조의 소스/드레인 영역(S/D)을 형성하기 위한 스페이서를 형성시키지 않고 소스/드레인 영역(S/D)을 형성하므로 반도체 기판의 액티브 영역을 상대적으로 확대시키고 나아가 콘택홀 정합 여유도를 확보할 수가 있다.
또한, 본 발명은 LDD 구조의 소스/드레인 영역을 형성하기 위한 스페이서를 형성시키지 않으므로 LDD 영역 형성을 위한 이온주입 공정을 생략시킬 수가 있다. 이는 반도체 소자의 제조 공정을 단순화시키고 나아가 생산성을 향상시킨다.
이후, 통상적인 트렌치 형성 공정을 이용하여 상기 반도체 기판(10)의 액티브 영역의 게이트 트렌치 형성 영역을 식각시킴으로써 게이트 트렌치(31)를 형성시킨다. 이때, 숏 채널 효과를 억제시키기 위해 게이트 라인의 전체 또는 일부가 상기 게이트 트렌치(31) 내에 형성시킬 수가 있다.
그 다음에, 상기 게이트 트렌치(31)의 내부 및 상기 소스/드레인 영역(S/D)의 표면 상에 버퍼 절연막(33), 예를 들어 산화막 또는 질화막을 증착시킨다. 이는 도 3b의 스페이서(37)를 형성하기 위한 에치백 공정에서 도 3c의 게이트 절연막(39)이 형성될 반도체 기판(10)의 표면을 식각 손상으로부터 보호하기 위함이다.
이어서, 상기 버퍼 절연막(33) 상에 상기 스페이서(37)를 위한 절연막(35)을 증착시킨다. 상기 절연막(35)으로서 산화막이나 질화막 등을 증착시킬 수가 있다.
도 3b를 참조하면, 도 3a의 절연막(35)을 예를 들어 에치백 공정에 의해 처리시킴으로써 상기 게이트 트렌치(31)의 양 측벽에 스페이서(37)를 형성시킨다. 이때, 상기 스페이서(37) 사이의 버퍼 절연막(33)이 노출되고, 또한 상기 게이트 트렌치(31) 외측의 버퍼 절연막(33)도 노출된다.
도 3c를 참조하면, 상기 노출된 버퍼 절연막(33)을 식각시킴으로써 상기 스페이서(37) 사이의 반도체 기판(10)의 표면을 노출시키고 아울러 상기 소스/드레인 영역(S/D)의 표면을 노출시킨다.
이어서, 상기 노출된 반도체 기판(10)의 표면에 게이트 절연막(39)을 원하는 두께로 형성시킨다. 이를 좀 더 상세히 언급하면, 상기 노출된 반도체 기판(10)의 표면에 예를 들어 열 산화 공정에 의해 게이트 절연막(39)으로서 산화막을 원하는 두께로 성장시킨다. 이때, 상기 게이트 절연막(13)은 산화막 대신에 질화막 또는 산화질화막과 같은 절연막의 단일층으로 구성하거나, 상기 산화막과 질화막 및 산화질화막 중 2 이상을 선택하여 적층한 다층으로 구성하여도 좋다.
그 다음에, 상기 게이트 트렌치(31)에 도 3d의 게이트 전극(43)을 위한 도전층(41), 예를 들어 다결정 실리콘층을 갭 필링시킨다. 이때, 상기 스페이서(37)가 상기 게이트 트렌치(31)의 측벽을 완만한 경사면으로 만들어줌으로써 상기 도전층(41)이 상기 게이트 트렌치(31)에 보이드의 생성 없이 완전히 갭 필링될 수가 있다. 여기서, 상기 다결정 실리콘층을 증착시키면서 상기 다결정 실리콘층에 불순물을 도핑시키거나, 상기 다결정 실리콘층을 증착시킨 후 불순물을 이온주입에 의해 도핑시키거나, 상기 다결정 실리콘층을 증착시킨 후 불순물을 예를 들어 POCL2의 처리에 의해 도핑시킬 수가 있다.
도 3d를 참조하면, 이후, 도 3c의 도전층(41)을 평탄화 공정, 예를 들어 화학적 기계적 연마 공정 또는 에치백 공정에 의해 상기 소스/드레인 영역(S/D)에 평탄화시킴으로써 상기 트렌치(31) 내에 게이트 전극(43)을 형성시킴과 아울러 상기 게이트 트렌치(31) 외측의 도전층(41)을 완전히 제거시키고 그 아래의 게이트 절연막(39)을 노출시킨다.
이어서, 상기 게이트 트렌치(31) 외측의 게이트 절연막(39)을 식각시킴으로써 상기 게이트 트렌치(31) 외측의 소스/드레인 영역(S/D)의 표면을 노출시킨다.
따라서, 본 발명은 종래와 달리 LDD 구조의 소스/드레인 영역(S/D)을 형성하기 위한 스페이서를 사용하지 않으므로 상기 게이트 전극(43)의 채널 길이를 확대시킬 수가 있다. 이는 반도체 소자의 숏 채널 효과를 억제시킨다.
또한, 본 발명은 상기 게이트 트렌치(31)에 게이트 전극(43)을 형성시키므로 종래의 게이트 라인 식각 공정을 생략시킬 수가 있다. 이는 상기 게이트 라인 식각 공정에서의 결함 발생을 억제함으로써 반도체 소자의 수율을 향상시킨다.
도 3e를 참조하면, 그런 다음, 상기 노출된 게이트 전극(43)과 소스/드레인 영역(S/D)을 포함한 상기 반도체 기판(10)의 전역 상에 실리사이드층(45)을 위한 도전층, 예를 들어 Ti, Co 등을 증착시키고, 상기 도전층을 열처리 공정에 의해 처리시킴으로써 상기 게이트 전극(43)과 소스/드레인 영역(S/D)의 표면에 실리사이드층(45)을 형성시킨다. 이어서, 상기 게이트 전극(43)과 소스/드레인 영역(S/D) 외측의 영역에 실리사이드화되지 않고 미반응 상태로 남아있는 도전층을 식각시킨다.
따라서, 본 발명은 LDD 구조의 소스/드레인 영역을 형성하기 위한 스페이서를 형성시키지 않으므로 상기 실리사이드층(45)의 형성하는 실리사이드 공정에서 상기 스페이서 상에 미반응 금속층의 잔존물이 발생하는 것을 방지하고 나아가 반도체 소자의 누설 전류를 저감시킬 수가 있다.
도 3f를 참조하면, 이후, 상기 실리사이드층(45)을 포함하여 상기 반도체 기판(10)의 전역 상에 금속 배선 전 층간 절연막(47)을 증착시킨다.
이때, 상기 게이트 전극(43)이 상기 소스/드레인 영역(S/D)에 평탄화되므로 상기 게이트 전극(43)과 소스/드레인 영역(S/D)의 토폴로지가 완화된다. 이는 콘택홀 식각 공정을 용이하게 진행할 수 있게 해주므로 도 3f의 금속배선 전 층간 절연막(47)의 증착 전에 식각 정지막 증착 공정의 진행을 생략할 수 있다. 이는 반도체 소자의 제조 공정을 단순화시키고 나아가 생산성을 향상시키는데 있다.
이어서, 사진식각 공정을 이용하여 상기 금속 배선 전 층간 절연막(47)에 상기 게이트 전극(43)과 소스/드레인 영역(S/D)을 노출시키기 위한 콘택홀(49)을 각각 형성시킨다.
이어서, 도면에 도시하지 않았지만, 상기 콘택홀(49)에 도전성 플러그를 형성시키고 상기 플러그를 통하여 상기 게이트 전극(43)과 소스/드레인 영역(S/D)에 전기적으로 연결되도록 상기 금속 배선 전 층간 절연막(47) 상에 금속 배선을 형성시킨다. 따라서, 본 발명의 반도체 소자의 제조 공정이 완료된다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자 및 그 제조 방법은 따라서, 본 발명은 반도체 기판의 액티브 영역에 소스/드레인 영역을 위한 불순물을 이온주입시키고, 상기 액티브 영역에 게이트 트렌치를 형성시킴으로써 상기 게이트 트렌치를 사이에 두고 소스/드레인 영역(S/D)을 형성시키고, 상기 게이트 트렌치에 게이트 전극을 형성시키며 상기 소스/드레인 영역(S/D)에 평탄화시키고, 상기 게이트 전극과 상기 소스/드레인 영역(S/D)에 실리사이드층을 형성시킨다. 이어서, 상기 반도체 기판 상에 금속 배선 전 층간 절연막을 형성시키고, 상기 게이트 전극과 상기 소스/드레인 영역(S/D)을 노출시키는, 금속 배선 전 층간 절연막의 콘택홀을 형성시킨다.
따라서, 본 발명은 게이트 전극을 소스/드레인 영역에 평탄화시키고 또한 게이트 전극의 양 측벽에 스페이서를 형성시키지 않으므로 반도체 소자의 제조 공정을 단순화시키고 아울러 상기 반도체 소자의 제조 공정을 용이하게 진행할 수가 있다. 또한, 반도체 소자의 누설 전류를 저감시키고 숏 채널 효과를 억제시킬 수가 있다. 그리고, 반도체 소자의 수율을 향상시키고 생산성을 향상시킬 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
도 1은 종래 기술에 의한 반도체 소자의 구조를 나타낸 단면 구조도.
도 2는 본 발명에 의한 반도체 소자를 나타낸 단면 구조도.
도 3a 내지 도 3f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.

Claims (9)

  1. 액티브 영역의 일부분에 게이트 트렌치가 형성된 반도체 기판;
    상기 게이트 트렌치를 사이에 두고 상기 액티브 영역에 형성된 소스/드레인 영역;
    상기 게이트 트렌치의 저면 중앙부에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 게이트 트렌치의 측벽에 스페이서가 형성되고, 상기 스페이서 사이의 게이트 트렌치의 저면 중앙부에 상기 게이트 절연막이 형성되는 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서, 상기 스페이서가 상기 게이트 트렌치의 측벽에 버퍼 절연막을 개재하며 형성된 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서, 상기 게이트 전극과 상기 소스/드레인 영역 상에 실리사이드층이 형성된 것을 특징으로 하는 반도체 소자.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 게이트 전극이 상기 소스/드레인 영역에 평탄화된 것을 특징으로 하는 반도체 소자.
  6. 반도체 기판의 액티브 영역에 소스/드레인 영역을 위한 불순물을 이온주입시키는 단계;
    상기 반도체 기판의 액티브 영역에 게이트 트렌치를 형성시킴으로써 상기 게이트 트렌치를 사이에 두고 소스/드레인 영역을 분리시키는 단계; 및
    상기 게이트 트렌치에 게이트 전극을 형성시키는 단계를 포함하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서, 상기 게이트 전극을 형성시키는 단계는
    상기 게이트 트렌치의 측벽에 스페이서를 형성시키는 단계;
    상기 스페이서 사이의 게이트 트렌치의 저면 중앙부에 게이트 절연막을 형성시키는 단계;
    상기 게이트 전극을 위한 도전층을 상기 게이트 트렌치의 내부 및 상기 게이트 트렌치 외측의 영역에 증착시키는 단계; 및
    상기 도전층을 평탄화시킴으로써 상기 게이트 트렌치에 상기 게이트 전극을 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 6 항 또는 제 7 항에 있어서, 상기 게이트 전극의 라인 전체를 상기 게이트 트렌치에 형성시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 7 항에 있어서, 상기 게이트 전극의 라인 일부를 상기 게이트 트렌치에 형성시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
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