WO2013053167A1 - Mosfet及其制造方法 - Google Patents

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Abstract

提供一种MOSFET，包括：SOI晶片，SOI晶片包括半导体衬底(11)、绝缘埋层(12)和半导体层(13)，绝缘埋层位于半导体衬底上，半导体层位于绝缘埋层上；栅叠层，位于半导体层上；源区和漏区，嵌于半导体层中且位于栅叠层两侧；沟道区，嵌于半导体层中且夹在源区和漏区之间；其中，MOSFET还包括背栅，背栅嵌于半导体衬底中并且包括形成背栅的下部区域的第一掺杂区(18)和形成背栅的上部区域的第二掺杂区(24)，背栅的第二掺杂区与栅叠层自对准。该MOSFET可以通过改变背栅中的掺杂类型和掺杂浓度而实现对阈值电压的调节。还提供了一种MOSFET的制造方法。

Description

MOSFET及其制造方法 技术领域
本发明涉及一种 MOSFET及其制造方法，更具体地，涉及一种具有背栅的 MOSFET 及其制造方法。 背景技术
集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管（MOSFET ) 的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着 MOSFET 的尺寸减小会产生短沟道效应。 随着 MOSFET的尺寸按比例缩小， 栅极的有效长度减 小， 使得实际上由栅极电压控制的耗尽层电荷的比例减少， 从而阈值电压随沟道长 度减小而下降。
在 MOSFET中， 一方面希望提高器件的阈值电压以抑制短沟道效应， 另一方面也 可能希望减小器件的阈值电压以降低功耗， 例如在低电压供电应用、 或同时使用 P 型和 N型 MOSFET的应用中。
沟道掺杂是调节阈值电压的已知方法。 然而， 如果通过增加沟道区的杂质浓度 来提高器件的阈值电压， 则载流子的迁移率变小， 引起器件性能变劣。 并且， 沟道 区中高掺杂的离子可能与源区和漏区和沟道区邻接区域的离子中和， 使得所述邻接 区域的离子浓度降低， 引起器件电阻增大。
通过在绝缘埋层的下方设置接地面 （即接地的背栅） 可以抑制短沟道效应。 然 而， 在包含不同栅长的 MOSFET的集成电路中， 虽然背栅的高掺杂浓度对于较短栅长 的 MOSFET而言可以有效地抑制短沟道效应， 但对于较长栅长的 MOSFET而言却可能 导致过高的阈值电压。 因而， 希望针对不同栅长的 MOSFET调节阈值电压。
因此， 仍然期望在不提高沟道中的掺杂浓度的情形下以可控的方式调节器件的 阈值电压， 而且不会劣化器件的性能。 发明内容
本发明的目的是提供一种利用背栅调节阈值电压的 M0SFET。 根据本发明的一方 面， 提供一种 MOSFET, 包括： S0I晶片， 所述 S0I晶片包括半导体衬底、 绝缘埋层 和半导体层， 所述绝缘埋层位于所述半导体衬底上， 所述半导体层位于所述绝缘埋 层上； 栅叠层， 所述栅叠层位于半导体层上； 源区和漏区， 所述源区和漏区嵌于所 述半导体层中且位于所述栅叠层两侧； 沟道区， 嵌于所述半导体层中且夹在所述源 区和漏区之间； 其中， 所述 MOSFET还包括背栅， 所述背栅嵌于所述半导体衬底中并 且包括形成背栅的下部区域的第一掺杂区和形成背栅的上部区域的第二掺杂区， 所 述背栅的第二掺杂区与栅叠层自对准。
根据本发明的另一方面， 提供一种制造 MOSFET的方法， 包括： 提供 S0I晶片， 所述 S0I 晶片包括半导体衬底、 绝缘埋层和半导体层， 所述绝缘埋层位于所述半导 体衬底上， 所述半导体层位于所述绝缘埋层上； 执行第一次背栅离子注入， 在所述 半导体衬底中形成背栅的第一掺杂区； 在所述半导体层上形成假栅； 执行源 /漏离子 注入， 在所述半导体层中形成源区和漏区； 去除所述假栅以形成栅极开口； 经由栅 极开口执行第二次背栅离子注入， 在所述半导体衬底中形成背栅的第二掺杂区， 所 述第一掺杂区和所述第二掺杂分别形成背栅的下部区域和上部区域； 在所述栅极开 口中形成栅叠层。
本发明的 MOSFET包括在半导体衬底中形成的背栅。 在向背栅施加偏置电压时， 产生的偏置电场穿过绝缘埋层作用在沟道上。该 MOSFET可以通过改变背栅中的掺杂 类型和掺杂浓度而实现对阈值电压的调节。 而且， 背栅的第二掺杂区与栅叠层自对 准。 结果， 背栅在沟道下方靠近沟道区但远离源 /漏区， 因而一方面利用背栅与沟道 区之间的电容耦合增强了调节阈值电压的效果，另一方面减小了背栅与源 /漏之间的 寄生电容而改善了器件性能。
在优选的实施例中， 通过形成所述补偿注入区， 且使所述补偿注入区的掺杂类 型与所述背栅的掺杂类型相反， 有利于利用所述补偿注入区调节所述背栅的掺杂情 况（如使所述背栅中与所述补偿注入区的重合部分的掺杂浓度降低）， 从而有利于灵 活调节器件的阈值电压。
在半导体衬底上包括多个 MOSFET时， 可以使用公共的背栅并形成一个接触， 从 而可以节省用于为每一个 MOSFET的背栅提供接触的芯片面积 （footprint ^ 附图说明
图 1至 13示意性地示出了根据本发明的第一实施例制造 MOSFET的方法的各个 阶段的截面图。
图 14至 16示意性地示出了根据本发明的第二实施例制造 MOSFET的方法的附加 阶段的截面图。 具体实施方式
以下将参照附图更详细地描述本发明。 在各个附图中， 为了清楚起见， 附图中 的各个部分没有按比例绘制。
在下文中描述了本发明的许多特定的细节， 例如器件的结构、 材料、 尺寸、 处 理工艺和技术， 以便更清楚地理解本发明。 但正如本领域的技术人员能够理解的那 样， 可以不按照这些特定的细节来实现本发明。 除非在下文中特别指出， 半导体器 件中的各个部分可以由本领域的技术人员公知的材料构成。
在本申请中， 术语 "半导体结构"指在经历制造半导体器件的各个步骤后形成 的半导体衬底和在半导体衬底上已经形成的所有层或区域。
根据本发明的第一实施例， 执行图 1至 13所示的制造 M0SFET的以下步骤。 参见图 1， 作为初始结构的半导体衬底是常规的 S0I 晶片， 从下至上依次包括 半导体衬底 11、绝缘埋层 12和半导体层 13。半导体层 13的厚度例如约为 5nm -20nm, 如 10nm、 15nm, 并且， 绝缘埋层 12的厚度例如约为 5nm -30nm, 如 10nm、 15nm、
20nm或 25nm。
半导体衬底 11的一部分将用于提供 M0SFET的背栅。半导体衬底 11材料可为体 硅、 或 SiGe、 Ge等 IV族半导体材料、 或 II I族 -V族化合物半导体 （如， 砷化镓） 材料。
绝缘埋层 12可以是氧化物埋层、 氮氧化物埋层或其他的绝缘埋层。
半导体层 13将用于提供 M0SFET的源区和漏区以及沟道区。半导体层 13例如由 选自 IV族半导体 （如， 硅、 锗或硅锗） 或 III族 -V族化合物半导体 （如， 砷化镓） 的半导体材料组成， 本实施例中， 半导体层 13可为单晶 Si或 SiGe。
形成 SOI晶片的工艺是已知的。 例如， 可以使用 SmartCut™ (称为 "智能剥离" 或"智能切割"）方法， 包括将分别包含通过热氧化或沉积形成的氧化物表面层的两 个晶片彼此键合， 其中， 两个晶片之一已经进行氢注入， 从而在氧化物表面层以下 的一定深度的硅本体内形成氢注入区域， 然后， 在压力、 温度升高等情况下氢注入 区域转变成微空腔层， 从而有利于使微空腔层两边的部分分离， 剥离后包含键合的 氧化物表面层的部分作为 S0I 晶片来使用。 通过控制热氧化或沉积的工艺参数， 可 以改变 S0I晶片的绝缘埋层的厚度。 通过控制氢注入的能量， 可以改变 S0I晶片中 包含的半导体层的厚度。
在 S0I晶片上例如通过溅射或热氧化形成厚度约 5nm-20nm的氧化物保护层 14， 在氧化物保护层 14上例如通过溅射形成厚度约 30nm-100nm的氮化物保护层 15。
然后， 执行图案化以形成沟槽， 如图 2所示。
该图案化可以包括以下步骤： 通过包含曝光和显影的光刻工艺， 在氮化物保护 层 15上形成含有图案的光抗蚀剂掩模 16; 通过干法蚀刻， 如离子铣蚀刻、 等离子 蚀刻、 反应离子蚀刻、 激光烧蚀， 或者通过其中使用蚀刻剂溶液的湿法蚀刻， 从上 至下依次去除氮化物保护层 15、 氧化物保护层 14、 半导体层 13、 绝缘埋层 12的暴 露部分， 并进一步刻蚀半导体衬底 11达一定的深度 （例如 20nm-100nm); 通过在溶 剂中溶解或灰化去除光抗蚀剂掩模 16。
然后， 在半导体结构的整个表面上例如通过溅射沉积氧化物， 在沟槽中填充氧 化物。 通过化学机械平面化（CMP)平整半导体结构的表面。 化学机械平面化停止在 氮化物保护层 15的顶部， 从而去除了沟槽外的氧化物。在沟槽内的剩余部分的氧化 物形成浅沟槽隔离区 （STI ) 17， 以限定 M0SFET的有源区。 回蚀刻浅沟槽隔离区 17 中的氧化物， 使其暴露出氮化物保护层 15的一部分侧面。 接着， 通过其中使用例如 热磷酸的湿法蚀刻， 相对于氧化物选择性地去除氮化物保护层 15。 进一步地， 通过 干法蚀刻， 如离子铣蚀刻、 等离子蚀刻、 反应离子蚀刻、 激光烧蚀， 或者通过其中 使用蚀刻剂溶液的湿法蚀刻， 去除氧化物保护层 14， 并暴露半导体层 13， 如图 3所 示。
在去除氧化物保护层 14的步骤中， 浅沟槽隔离区 17中的氧化物也受到相同程 度的蚀刻。 然而， 可以通过精确地控制蚀刻时间， 使得浅沟槽隔离区 17中的氧化物 并未受到过蚀刻， 其上表面至少高于半导体层 13的暴露的上表面。
然后， 向半导体衬底 11中进行第一次背栅离子注入， 如图 4所示。 由于半导体 层 13和绝缘埋层 12的总厚度仅为约 10nm-50nm， 因此， 注入的离子可以容易地穿 过这些层而进入半导体衬底 11中。可以通过调节离子注入的能量和剂量， 以控制注 入的深度， 使得注入离子主要分布在半导体衬底 11中。
第一次背栅离子注入是深注入，获得的第一掺杂区 18至少占据将要形成的背栅 的下部区域。 第一掺杂区 18可以分布在半导体衬底 11的上部， 可以与绝缘埋层 12 相接， 也可以与上层的绝缘埋层 12相距一定距离， 而不直接邻接 （未示出）。
在第一次背栅离子注入步骤中注入的掺杂剂类型可以是 N型或 P型。 如果希望 提高器件的阈值电压， 则掺杂剂类型与 M0SFET的类型相反， 对于 N型 M0SFET, 第 一掺杂区 18是 P型， 对于 P型 M0SFET, 第一掺杂区 18是 N型。 如果希望减小器件 的阈值电压， 则反之。
P型掺杂剂例如包括硼 （B或 BF2)、 铟 （In) 或其组合。 N型掺杂剂例如包括砷 (As), 磷 （P) 或其组合。
在第一次背栅离子注入步骤中注入的掺杂剂的注入剂量可以根据工艺现状和产 品要求来选择， 例如可以为 1x10 cm2至 lxl0 cm2。此时， 第一掺杂区 18的掺杂浓 度为 lxl017/cm3至 lxl02°/cm3。
然后， 在半导体层 13上形成假栅叠层以及侧墙 21， 如图 5所示。 该假栅叠层 可包括厚度约为 lnm-4nm的栅介质层 19和厚度约为 30nm_100nm的假栅导体 20 (在 替代的实施例中， 也可以不包括栅介质层 19)。 用于形成假栅叠层及侧墙 21的沉积 工艺和图案化工艺是已知的， 其中， 假栅导体 20通常图案化为条状。
栅介质层 19可以由氧化物、 氧氮化物、 高 K材料 （如 Hf02、 HfSiO、 HfSiON、 HfTaO、 HfTiO、 HfZrO、 A1203、 L¾03、 Zr02或 LaAlO中的一种或其组合) 或其组合组 成。 假栅导体 20可以由金属层、 掺杂多晶硅层、 或包括金属层和掺杂多晶硅层的叠 层组成 （在替代的实施例中， 也可以包括氧化硅、 氮氧化硅或氮化硅等绝缘材料）。
沟道区包括半导体层 13的位于假栅叠层下方的一部分 （未示出）， 优选为不掺 杂， 或者是自掺杂的， 或者在先前独立的离子注入步骤中进行掺杂。
然后， 进行源 /漏离子注入， 在假栅叠层两侧的半导体层 13中形成自对准的源 / 漏区 （未示出）。 可以通过调节离子注入的能量和剂量， 控制注入的深度， 使得注入 离子主要分布在半导体层 13中。
优选地， 在源 /漏离子注入步骤之后， 可以进行短时间的离子注入退火（即 "尖 峰"退火），例如激光、 电子束或红外辐照等， 以修复晶格损伤并激活注入的掺杂剂。
然后，在半导体结构的整个表面例如通过溅射形成厚度约 5nm-15nm的氮化物层 22，在氮化物层 22上例如通过溅射或热氧化形成厚度约 50nm-100nm的氧化物层 23。 通过化学机械平面化（CMP)平整半导体结构的表面。 化学机械平面化停止在假栅导 体 20的表面上， 从而暴露出假栅导体 20的表面， 如图 6所示。
氮化物层 22和氧化物层 23将一起作为 M0SFET的层间介质层的一部分。 然后， 以氮化物层 22和氧化物层 23作为掩模， 采用湿法蚀刻或干法蚀刻， 选择性地去除 假栅导体 20， 并暴露出位于假栅导体 20下方的栅介质层 19， 从而形成了宽度表示 为 L的栅极开口， 如图 7所示。 在替代的实施例中， 也可以一并去除栅介质层 19。 如果保留所述栅介质层 19， 则有利于在后续的离子注入过程中， 利用所述栅介质层 19作为离子注入的阻挡层， 以减少离子注入操作对半导体衬底 11表面的损伤。
然后，经由栅极开口向半导体衬底 11中进行第二次背栅离子注入，如图 8所示。 由于栅介质层 19、 半导体层 13和绝缘埋层 12的总厚度仅为约 10nm-50nm， 因此， 注入的离子可以容易地穿过这些层而进入半导体衬底 11中。可以通过调节离子注入 的能量和剂量， 以控制注入的深度， 使得注入离子主要分布在半导体衬底 11中。
相对于第一次背栅离子注入， 第二次背栅离子注入是浅注入， 获得的第二掺杂 区 24至少占据将要形成的背栅的上部区域。第二掺杂区 24位于第一掺杂区 18上方， 并且可以分布在半导体衬底 11的上部， 可以与绝缘埋层 12相接（如图 8所示）， 也 可以与上层的绝缘埋层 12相距一定距离， 而不直接邻接 （未示出）。
第一掺杂区 18和第二掺杂区 24邻接甚至部分重叠， 并且一起构成了掺杂浓度 不均匀分布的背栅。
在第二次背栅离子注入步骤中注入的掺杂剂类型与第一次背栅离子注入步骤中 注入的掺杂剂类型相同。 掺杂剂的注入剂量可以根据工艺现状和产品要求来选择， 例如可以为 1x10 cm2至 lxl015/cm2。 此时， 第二掺杂区 24的掺杂浓度为 lxl017/cm3 至 lxl02°/cm3。
该背栅的第二掺杂区 24是自对准的掺杂区。 结果， 背栅在沟道下方靠近沟道区 但远离源 /漏区，因而一方面利用背栅与沟道区之间的电容耦合增强了调节阈值电压 的效果， 另一方面减小了背栅与源 /漏之间的寄生电容而改善了器件性能。 优选地， 在第二次背栅离子注入步骤之后， 可以进行短时间的离子注入退火 （即 "尖峰"退 火）， 例如激光、 电子束或红外辐照等， 以修复晶格损伤并激活注入的掺杂剂。
然后， 在栅极开口底部和内壁上形成新的高 K介质层 25 (例如 Hf02、 HfSiO、 HfSiON、 HfTaO、 HfTiO、 HfZrO、 A1203、 L¾03、 Zr02、 LaAlO中的一种或其组合）。 高 K电介质层 25的厚度可以为 lnm-3nm。
在半导体结构的整个表面上沉积替代栅材料 （例如， 可以是上述用于形成假栅 导体 20的金属材料）， 替代栅材料的厚度应当足以填充栅极开口。
接着， 对替代栅材料进行 CMP， 以获得平整的结构表面 （本文件内， 术语 "平 整"、 "平坦"或 "平齐"等意指平面内任意两点间的高度差在工艺误差允许的范围 内）。 在该 CMP中， 先前形成的层间介质层作为停止层， 从而可完全去除替代栅材料 位于栅极开口外的部分。 替代栅材料在栅极开口内的剩余部分形成替代栅 26， 如图 9所示。
优选地， 在上述步骤中， 如果需要， 可以在第二次背栅离子注入之后进一步去 除栅介质层 19。
进一步优选地， 在形成新的高 K介质层 24之后， 在栅极开口首先形成阈值调节 层 （例如 TiN、 TaN、 TiAlN、 TaAIN), 然后填充替代栅材料。
然后，在半导体结构的整个表面例如通过溅射形成厚度约 5nm-20nm的氮化物层 27， 在氮化物层 27上例如通过溅射或热氧化形成厚度约 10nm-50nm的氧化物层 28， 如图 10所示。
氮化物层 27、氧化物层 28、 以及之前形成的氮化物层 22和氧化物层 23将一起 作为 M0SFET的层间介质层。
然后， 穿过层间介质层形成到达源 /漏区的通孔， 以及穿过层间介质层和浅沟槽 隔离区形成到达背栅的第一掺杂区 18的通孔， 如图 11所示。
然后， 执行硅化工艺， 在背栅的第一掺杂区 18和源 /漏区从通孔暴露的顶部表 面上形成硅化物 29， 如图 12所示。
硅化工艺是已知的，例如包括通过上述已知的沉积工艺依次形成共形的 Ni层和 Pt层， 然后在大约 300-500°C的温度下进行退火， 使得沉积的 Ni与 Si反应而形成 NiPtSi , 最后， 通过湿法蚀刻， 相对于硅化物选择性地去除未反应的 Ni和 Pt。
然后， 采用导电材料填充通孔， 并进行化学机械平面化以去除通孔外部的导电 材料， 以形成与源 /漏区电连接的导电通道 30和与背栅电连接的导电通道 30， 如图 13所示。 导电通道 30与背栅的第一掺杂区 18和源 /漏区的顶部表面上的硅化物 29 接触， 可以减小接触电阻。 所述导电材料可为但不限于： Cu、 Al、 W、 多晶硅和其他 类似的导电材料。
最后， 利用上述方法形成的 M0SFET如图 13所示。对 M0SFET各实施例中各部分 的结构组成、 材料及形成方法等均可与前述形成 M0SFET 的方法实施例中描述的相 同， 不再赘述。
根据本发明的第二实施例，在执行图 1至 8所示的制造 M0SFET的上述步骤之后， 执行图 14至 16所示的附加步骤。
在半导体结构的整个表面上形成共形的辅助掩模层， 所述辅助掩模层可为非晶 硅层， 非晶硅层的厚度 d可为 5nm-15nm， 形成温度可为 300°C-400°C。 对于长栅长 (相对而言； 栅长 L>2d) 的器件， 该非晶硅层覆盖栅极开口的侧壁和底部。 接着， 可以在不采用其他掩模的情况下， 对非晶硅层进行各向异性蚀刻 （例如 RIE)， BP , 不仅可以去除非晶硅层位于栅极开口外部的部分， 也可以去除非晶硅层位于栅极开 口的底部上的部分。 非晶硅层位于栅极开口内壁上的剩余部分形成了侧墙 2 ， 该 侧墙 2 减小了栅极开口的宽度， 减小后的栅极开口的宽度 1大致满足 l=L-2d的 关系， 如图 14所示。 对于短栅长 （相对而言； 栅长 L<2d) 的器件， 由于所述辅助 掩模层的厚度为 d， 因而所述辅助掩模层将填满所述栅极开口 （未示出）。
接着， 以栅极开口作为窗口，执行补偿离子注入（reversal ion implantation), 在半导体衬底 11中形成补偿注入区 24' (reversal implanted region), 如图 15 所示。
补偿离子注入采用的掺杂剂的掺杂类型与图 4所示的第一背栅注入步骤和图 8 所示的第二背栅注入步骤中采用的掺杂剂的掺杂类型相反。 通过控制离子注入的功 率和剂量， 可以使得补偿离子注入的深度与第二次背栅离子注入大致相同。 本实施 例中， 所述补偿离子注入的注入剂量为 1x10 cm2至 lX1015/Cm2。 结果， 补偿注入区 24' 位于沟道区下方， 基本上与第二掺杂区 24的深度相同， 并且夹在两个部分的第 二掺杂区 24之间。 应当注意， 补偿注入区 24' 可以向下延伸进入第一掺杂区 18， 但未穿过第一掺杂区 18。
在形成补偿注入区 24' 后，由于补偿离子注入的掺杂剂和第一次背栅离子注入、 第二次背栅离子注入的掺杂剂类型相反， 先前形成的位于沟道区下方的背栅中的有 效掺杂浓度显著减小。
替代地， 由于器件设计的需要， 在所述补偿注入区 24' 所占据的区域可以形成 反型状态。 也即， 补偿离子注入的掺杂剂和第一次背栅离子注入、 第二次背栅离子 注入的掺杂剂类型相反， 并且注入剂量足够高， 使得补偿注入区 24' 的掺杂类型与 背栅的第一掺杂区 18和第二掺杂区 24的掺杂类型相反。
由此， 利用所述补偿注入区 24' 调节沟道区下方的掺杂分布， 有利于灵活调节 器件的阈值电压。 补偿注入区 24' 是通过自对准的方式形成的， 因此能够准确控制 位置， 从而调节沟道区下方的掺杂分布。
在本实施例中， 为了提高阈值电压， 背栅的第一掺杂区 15和第二掺杂区 24的 掺杂类型与 M0SFET的类型相反。 补偿注入区 24' 的掺杂类型与背栅的第一掺杂区 18和第二掺杂区 24的掺杂类型相同， 但掺杂浓度减小。 例如， 第一掺杂区 18和第 二掺杂区 24的掺杂浓度为 lX1017/Cm3至 lxl02°/cm3， 补偿注入区 24' 的掺杂浓度为 lxl015/cm3至 lxl018/cm3。
由于形成了辅助掩模层， 在补偿离子注入步骤中， 对于长栅长的器件穿过宽度 减小的栅极开口形成补偿注入区 24' 。 然而， 对于短栅长的器件， 因为所述辅助掩 模层的阻挡， 或者补偿离子注入完全无法穿过辅助掩模层而在沟道区下方的背栅中 未形成补偿注入区， 或者补偿离子注入仅仅部分地穿过辅助掩模层。 对于后者的情 形， 由于有效掺杂浓度大致等于第二注入区的掺杂浓度减去补偿离子注入的剂量， 因此， 与长栅长的器件的补偿注入区 24' 的掺杂浓度相比， 短栅长的器件掺杂浓度 更高， 从而有利于抑制短沟道效应。 结果， 对于短栅长的器件， 按照与长栅长的器 件不同的方式调节阈值电压。
在替代的实施例中， 所述补偿注入区 24' 也可以位于背栅内部， 即距离沟道一 定距离。 这有利于使为形成所述补偿注入区而引入的注入离子尽量少地残留在沟道 区中， 利于减少器件性能恶化的可能性。
接着， 进行短时间的退火， 例如激光、 电子束或红外辐照等， 以修复晶格损伤 并激活补偿注入区 24' 的掺杂剂。 离子注入退火使得注入的掺杂剂再一次扩散。 然 而， 由于补偿注入区 24' 的掺杂剂导电类型相反， 补偿注入区 24' 在背栅中的界面 处掺杂剂的浓度急剧变化， 形成陡变的掺杂分布曲线。
在补偿注入区 24' 上方的半导体层 13中形成了短沟道 （未示出）， 与常规的长 沟道相比， 该短沟道接收的掺杂剂的剂量减少。
然后， 可以采用湿法蚀刻， 选择性地去除侧墙 2 ， 如图 16所示。
然后， 可以继续执行在第一实施例中已经描述的图 9至 13所示的随后步骤。 以上描述只是为了示例说明和描述本发明， 而非意图穷举和限制本发明。 因此， 本发明不局限于所描述的实施例。 对于本领域的技术人员明显可知的变型或更改， 均在本发明的保护范围之内。

Claims

权 利 要 求
1、 一种 MOSFET, 包括：
SOI 晶片， 所述 S0I 晶片包括半导体衬底、 绝缘埋层和半导体层， 所述绝缘埋 层位于所述半导体衬底上， 所述半导体层位于所述绝缘埋层上；
栅叠层， 所述栅叠层位于半导体层上；
源区和漏区， 所述源区和漏区嵌于所述半导体层中且位于所述栅叠层两侧； 沟道区， 嵌于所述半导体层中且夹在所述源区和漏区之间；
其中， 所述 MOSFET还包括背栅， 所述背栅嵌于所述半导体衬底中并且包括形成 背栅的下部区域的第一掺杂区和形成背栅的上部区域的第二掺杂区， 所述背栅的第 二掺杂区与栅叠层自对准。
2、 根据权利要求 1所述的 MOSFET, 其中所述背栅的掺杂类型与 MOSFET的类型 相同或相反。
3、 根据权利要求 1所述的 MOSFET, 其中所述背栅中的掺杂浓度为 lxlO17/™3至 1x10 /cm。
4、 根据权利要求 1所述的 MOSFET, 其中所述背栅的第二掺杂区邻接于所述绝 缘埋层。
5、 根据权利要求 1至 4中任一项所述的 MOSFET, 还包括补偿注入区， 所述补 偿注入区位于所述沟道区下方且嵌于所述背栅的第二掺杂区中。
6、 根据权利要求 5所述的 MOSFET, 其中所述补偿注入区的掺杂类型与 MOSFET 的类型相同或相反。
7、 根据权利要求 5所述的 MOSFET, 其中所述补偿注入区的掺杂浓度比背栅的 掺杂浓度低。
8、 根据权利要求 7 所述的 MOSFET , 其中所述补偿注入区中的掺杂浓度为 lxl015/cm3至 lxl018/cm3。
9、 一种制造 MOSFET的方法， 包括：
提供 S0I晶片， 所述 S0I晶片包括半导体衬底、 绝缘埋层和半导体层， 所述绝 缘埋层位于所述半导体衬底上， 所述半导体层位于所述绝缘埋层上；
执行第一次背栅离子注入， 在所述半导体衬底中形成背栅的第一掺杂区； 在所述半导体层上形成假栅； 执行源 /漏离子注入， 在所述半导体层中形成源区和漏区；
去除所述假栅以形成栅极开口；
经由栅极开口执行第二次背栅离子注入， 在所述半导体衬底中形成背栅的第二 掺杂区， 所述第一掺杂区和所述第二掺杂分别形成背栅的下部区域和上部区域； 在所述栅极开口中形成栅叠层。
10、 根据权利要求 9所述的方法， 其中， 所述第一次背栅离子注入的注入剂量 为 lxl013/cm2至 lxl015/cm2。
11、 根据权利要求 9所述的方法， 其中， 所述第二次背栅离子注入的注入剂量 为 lxl013/cm2至 lxl015/cm2。
12、 根据权利要求 9所述的方法， 其中， 在所述第一次背栅离子注入和所述第 二次背栅离子注入中采用的掺杂剂的掺杂类型相同。
13、 根据权利要求 12所述的方法， 其中， 在所述第一次背栅离子注入和所述第 二次背栅离子注入中采用的掺杂剂的掺杂类型与 M0SFET的类型相同或相反。
14、 根据权利要求 9所述的方法， 其中在执行第二次背栅离子注入的步骤和形 成栅叠层的步骤之间， 还包括经所述栅极开口， 执行补偿离子注入， 以形成补偿注 入区， 所述补偿注入区嵌于所述背栅的第二掺杂区中。
15、 根据权利要求 14所述的方法， 其中， 通过在所述栅极开口的内壁上形成侧 墙以减小所述栅极开口的宽度，经宽度减小的所述栅极开口执行所述补偿离子注入。
16、 根据权利要求 14 所述的方法， 其中， 所述补偿离子注入的注入剂量为 lxl013/cm2至 lxl015/cm2。
17、 根据权利要求 14所述的方法， 其中， 在所述第一次背栅离子注入和所述第 二次背栅离子注入中采用的掺杂剂的掺杂类型相同， 并且在补偿离子注入中采用的 掺杂剂的掺杂类型与在所述第一次背栅离子注入和所述第二次背栅离子注入中采用 的掺杂剂的掺杂类型相反。
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