KR101068143B1 - 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 트랜지스터의 커런트(current) 능력을 향상시킬 수 있는 트랜지스터 및 그 제조방법에 관해 개시한다.
상기 개시된 본 발명에 따른 트랜지스터는 액티브영역 및 액티브영역의 중앙부위 및 에지부위에 각각 형성된 필드영역이 구비된 반도체기판과, 기판의 필드영역에 형성된 소자분리막 및 상기 액티브영역의 소정부위에 형성된 웰과, 기판 위에 크로스 형태로 형성되어 4개의 독립적인 채널을 가진 게이트전극과, 게이트전극 양측 하부 기판에 각각의 형성된 소오스 및 드레인을 포함하여 구성된다.
따라서, 본 발명은 게이트전극을 크로스 형태로 제작하여 4개의 각각 독립적인 채널을 형성함으로써, 기존 트랜지스터에 비해 동일 크기에서 커런트 구동능력을 2배 정도 향상시킬 수 있다. 따라서, 트랜지스터 수를 줄여 칩 크기를 축소시킬 수 있다.

Description

트랜지스터 및 그 제조방법{transistor and method for fabricating the same}
도 1은 종래기술에 따른 트랜지스터 구조를 보인 평면도.
도 2는 종래기술에 따른 트랜지스터의 제조방법을 설명하기 위한 것으로서, 도 1의 Ⅰ-Ⅱ선의 절단면을 보인 단면도이다.
도 3은 본 발명에 따른 트랜지스터 구조를 보인 평면도.
도 4a 내지 도 4g는 본 발명에 따른 트랜지스터 제조방법을 설명하기 위한 입체도.
본 발명은 트랜지스터 및 그 제조방법에 관한 것으로서, 보다 구체적으로는 게이트전극 구조를 개선시켜 4개의 채널을 동시에 형성함으로써, 트랜지스터의 커런트(current) 능력을 향상시킬 수 있는 트랜지스터 및 그 제조방법에 관한 것이다.
도 1은 종래기술에 따른 트랜지스터의 평면도이다. 또한, 도 2는 종래기술에 따른 트랜지스터의 제조방법을 설명하기 위한 것으로서, 도 1의 Ⅰ-Ⅱ선의 절단면 을 보인 단면도이다.
종래기술에 따른 트랜지스터는, 도 1에 도시된 바와 같이, 액티브영역(미도시) 및 필드영역(미도시)이 구비된 반도체기판(1)과, 기판(1)의 필드영역에 형성된 소자분리막(5) 및 액티브영역의 소정부위에 형성된 웰(7)과, 소자분리막(5) 및 웰(7)을 포함한 기판 위에 일정방향으로 길게 배열된 게이트전극(11)과, 게이트전극(11) 양측 하부 기판에 각각의 형성된 소오스 및 드레인(15)(17)을 포함하여 구성된다. 도 1에서 미설명된 도면부호 a는 커런트가 이동되는 경로에 해당된다.
상술한 종래기술에 따른 트랜지스터 제조방법은, 도 2에 도시된 바와 같이, 먼저, 액티브영역과 필드영역이 구비된 반도체기판(1)을 제공한다. 이어, 상기 반도체기판(1)의 필드영역에 트렌치(3) 및 트렌치(3)를 매립시키는 소자분리막(5)을 형성한다. 그런다음, 상기 소자분리막(5)을 포함한 기판에 웰 형성용 이온주입공정을 실시하여 웰(7)을 형성하고 나서, 다시 문턱전압 조절용 이온주입을 실시한다. 이후, 상기 기판 결과물 전면에 게이트산화막(9) 및 게이트전극(11)을 차례로 형성한다. 이후, 상기 게이트전극(11)의 측벽에 스페이서(13)을 형성한 후, 스페이서(13)를 포함한 게이트전(11)극을 마스크로 하여 기판에 소오스/드레인 형성용 이온주입을 실시하여 소오스 및 드레인(15)(17)을 형성한다. 이어, 상기 결과물 전면에 게이트전극(11), 소오스 및 드레인(15)(17)과 연결되는 각각의 플러그(21)를 형성하고 나서, 상기 플러그(21)와 연결되는 배선(23)을 형성한다.
그러나, 종래의 기술에서는 트랜지스터의 커런트 능력을 향상시키기 위해 소자의 크기(size)를 조절해 왔는데, 이는 SOC(system on chip)기술, 특히 원칩 (one chip)에 있어서 칩 크기에 제한이 있으며, 계속해서 트랜지스터의 스케일(scale)이 축소되는 추세에 있어서 더더욱 어려운 문제점이 있다.
따라서, 상기 문제점을 해결하기 위해, 본 발명의 목적은 액티브영역의 중앙부위 및 에지부위에 필드영역을 각각 정의되도록 하고, 그 위에 크로스 형태로 게이트전극을 형성하여 4개의 독립된 채널을 갖도록 형성함으로써, 커런트 구동능력을 향상시킬 수 있는 트랜지스터 및 그 제조방법을 제공하려는 것이다.
상기 목적들 달성하고자, 본 발명에 따른 트랜지스터는 액티브영역 및 액티브영역의 중앙부위 및 에지부위에 각각 형성된 필드영역이 구비된 반도체기판과, 기판의 필드영역에 형성된 소자분리막 및 상기 액티브영역의 소정부위에 형성된 웰과, 기판 위에 크로스 형태로 형성되어 4개의 독립적인 채널을 가진 게이트전극과, 게이트전극 양측 하부 기판에 각각의 형성된 소오스 및 드레인을 포함하여 구성된 것을 특징으로 한다.
상기 액티브영역은 8각형 형태를 가진다.
상기 게이트전극은 액티브영역의 에지부위까지 확장된 형태로 배열되되, 상기 액티브영역의 중앙부위에 해당되는 필드영역에도 배열된다.
상기 게이트전극, 소오스 및 드레인과 각각 연결된 배선이 추가된다.
한편, 상술한 구성을 가진 본 발명에 따른 트랜지스터의 제조방법은 액티브영역 및 상기 액티브영역의 중앙부위 및 에지부위에 각각 형성된 필드영역이 구비 된 반도체기판을 형성하는 단계와, 기판의 필드영역에 소자분리막을 형성하고 나서, 상기 액티브영역의 소정부위에 웰을 형성하는 단계와, 웰을 포함한 기판 위에 크로스로 배열되도록 게이트전극을 형성하여 4개의 독립적인 채널을 가지도록 하는 단계와, 게이트전극 양측 하부 기판에 각각의 소오스 및 드레인을 형성하는 단계를 포함한 것을 특징으로 한다.
상기 게이트전극은 액티브영역의 에지부위까지 확장된 형태로 형성시키되, 상기 액티브영역의 중앙부위에 해당되는 필드영역에도 형성한다.
상기 소오스 및 드레인을 형성한 후, 상기 게이트전극, 소오스 및 드레인에 각각 연결되도록 배선을 형성하는 단계를 추가한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명에 따른 트랜지스터 제조방법을 자세하게 설명하기로한다.
도 3은 본 발명에 따른 트랜지스터 구조를 보인 평면도이다. 또한, 도 4a 내지 도 4g는 본 발명에 따른 트랜지스터 제조방법을 설명하기 위한 입체도이다.
본 발명에 따른 트랜지스터는, 도 3 및 도 4g에 도시된 바와 같이, 액티브영역(A) 및 액티브영역(A)의 중앙부위 및 에지부위에 각각 형성된 필드영역(B)이 구비된 반도체기판(41)과, 기판(41)의 필드영역(B)에 형성된 소자분리막(45) 및 액티브영역(A)의 소정부위에 형성된 웰(47)과, 소자분리막(45) 및 웰(47)을 포함한 기판 위에 크로스 형태로 형성되어 4개의 독립적인 채널을 가진 게이트전극(49)과, 게이트전극(49) 양측 하부 기판에 각각의 형성된 소오스 및 드레인(53)(55)을 포함 하여 구성된다. 이때, 상기 액티브영역(A)은 8각형 형태를 가진다.
상기 게이트전극(49)은 액티브영역(A)의 에지부위까지 확장된 형태로 배열되되, 상기 액티브영역의 중앙부위에 해당되는 필드영역에도 배열된다.
상기 게이트전극(49), 소오스 및 드레인(53)(55)과 각각 연결된 배선(59)이 추가된다.
한편, 도 3에서 화살표는 커런트가 이동되는 경로에 해당된다.
상술한 구성을 가진 본 발명에 따른 트랜지스터를 제조하는 방법은, 도 4a에 도시된 바와 같이, 먼저 액티브영역(A)과 필드영역(B)이 각각 구비된 반도체기판(41)을 제공한다. 이때, 도 3에 도시된 바와 같이, 상기 액티브영역(A)은 8각형 형태를 가지며, 필드영역(B)은 액티브영역(A)의 중앙부위 및 에지부위에 각각 정의된다. 이어, 상기 반도체기판(41)의 필드영역(B)에 공지의 STI(Shallow Trench Isoaltion)기술을 적용하여 트렌치(43)를 형성하고 나서, 트렌치(43)를 매립시키는 소자분리막(45)을 형성한다.
그런다음, 도 4b에 도시된 바와 같이, 상기 소자분리막(45)을 포함한 기판에 웰 형성용 이온주입공정(61)을 실시하여 웰(47)을 형성한다. 이때, 상기 소자분리막 형성공정과 웰 형성공정은 서로 바꿔 진행해도 무관하다.
이후, 도 4c에 도시된 바와 같이, 문턱전압 조절용 이온주입(63)을 실시한다.
이어, 도 4d에 도시된 바와 같이, 상기 기판 결과물 전면에 산화막(48)을 형성한다.
그런다음, 도 4e에 도시된 바와 같이, 상기 산화막 위에 다결정실리콘막을 형성하고 나서, 상기 다결정실리콘막 및 산화막을 선택 식각하여 게이트산화막(48a) 및 크로스 형태의 게이트전극(49)을 각각 형성한다.
이후, 도 4f에 도시된 바와 같이, 상기 게이트전극(49)의 측벽에 스페이서(57)을 형성한 후, 스페이서를 포함한 게이트전극을 마스크로 하여 기판에 소오스/드레인 형성용 이온주입 공정(65)을 실시하여 소오스 및 드레인(53)(55)을 형성한다.
이어, 도 4g에 도시된 바와 같이, 상기 결과물 전면에 층간절연막을 형성하고 나서, 층간절연막을 선택 식각하여 게이트전극(49), 소오스 및 드레인(53)(55)을 각각 노출시키는 콘택홀(미도시)을 형성한다. 그 다음, 상기 콘택홀을 매립시키는 각각의 플러그(51)를 형성한다. 이후, 상기 플러그(51)와 연결되는 각각의 배선(59)을 형성한다.
이상에서 살펴본 바와 같이, 본 발명은 게이트전극을 크로스 형태로 제작하여 4개의 각각 독립적인 채널을 형성함으로써, 기존 트랜지스터에 비해 동일 크기에서 커런트 구동능력을 2배 정도 향상시킬 수 있다. 따라서, 트랜지스터 수를 줄여 칩 크기를 축소시킬 수 있다. 또한, 본 발명은 게이트전극용 콘택홀 형성을 위한 별도의 스페이서가 불필요하다.
한편, 본 발명은 액티브영역을 8각형 형태로 제작함으로써, 칩 크기 축소 및 소자 커런트 수행을 극대화할 수 있는 이점이 있다.

Claims (8)

  1. 액티브영역 및 상기 액티브영역의 중앙부위 및 에지부위에 각각 형성된 필드영역이 구비된 반도체기판과,
    상기 기판의 필드영역에 형성된 소자분리막 및 상기 액티브영역의 소정부위에 형성된 웰과,
    상기 기판 위에 크로스 형태로 형성되어, 4개의 독립적인 채널을 가진 게이트전극과,
    상기 게이트전극 양측 하부 기판에 각각의 형성된 소오스 및 드레인을 포함하며,
    상기 게이트전극은 액티브영역의 에지부위까지 확장된 형태로 배열되되, 상기 액티브영역의 중앙부위에 해당되는 필드영역에도 배열된 것을 특징으로 하는 트랜지스터.
  2. 제 1항에 있어서, 상기 액티브영역은 8각형 형태를 가진 것을 특징으로 하는 트랜지스터.
  3. 삭제
  4. 제 1항에 있어서, 상기 게이트전극, 소오스 및 드레인과 각각 연결된 배선이 추가된 것을 특징으로 하는 트랜지스터.
  5. 액티브영역 및 상기 액티브영역의 중앙부위 및 에지부위에 각각 형성된 필드영역이 구비된 반도체기판을 형성하는 단계와,
    상기 기판의 필드영역에 소자분리막을 형성하고 나서, 상기 액티브영역의 소정부위에 웰을 형성하는 단계와,
    상기 웰을 포함한 기판 위에 크로스로 배열되도록 게이트전극을 형성하여 4개의 독립적인 채널을 가지도록 하는 단계와,
    상기 게이트전극 양측 하부 기판에 각각의 소오스 및 드레인을 형성하는 단계를 포함한 것을 특징으로 하는 트랜지스터 제조방법.
  6. 제 5항에 있어서, 상기 액티브영역은 8각형 형태로 제작하는 것을 특징으로 하는 트랜지스터 제조방법.
  7. 제 5항에 있어서, 상기 게이트전극은 액티브영역의 에지부위까지 확장된 형태로 형성하되, 상기 액티브영역의 중앙부위에 해당되는 필드영역에도 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
  8. 제 5항에 있어서, 상기 소오스 및 드레인을 형성한 후, 상기 게이트전극, 소오스 및 드레인에 각각 연결되도록 배선을 형성하는 단계를 추가하는 것을 특징으로 하는 트랜지스터 제조방법.
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* Cited by examiner, † Cited by third party
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KR20050009514A (ko) * 2003-07-16 2005-01-25 매그나칩 반도체 유한회사 ３차원 실린더 표면 채널을 구비하는 반도체 소자 제조방법

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