KR100992037B1 - 감소된 저항의 ｆｉｎＦＥＴ와 그 제조 방법 - Google Patents

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Abstract

(1) 기판을 제공하는 단계와, (2) finFET의 하나 이상의 소스/드레인 확산 영역을 기판 상에 형성하는 단계를 포함하는 finFET의 제조 방법이 개시되어 있다. 각각의 소스/드레인 확산 영역은 (a) 실리사이드화되지 않은 실리콘의 내부 영역과, (b) 실리사이드화되지 않은 실리콘 영역의 측벽들 및 상단면에 형성된 실리사이드를 포함한다.

Description

감소된 저항의 ｆｉｎＦＥＴ와 그 제조 방법{REDUCED-RESISTANCE FINFETS AND METHODS OF MANUFACTURING THE SAME}
본 발명은 일반적으로 반도체 장치 제조에 관한 것이며, 보다 자세하게는, 감소된 저항의 finFET들 및 이들의 제조 방법에 관한 것이다.
finFET는 fin의 2개의 대향 측벽들 상에 또는 fin의 상단면 및 2개의 대향 측벽들 상에 게이트 컨덕터를 갖는 (예를 들어, 실리콘의) 좁은 fin을 포함하는 트랜지스터이다. finFET의 전체 저항은 finFET의 소스/드레인 영역에서의 실리콘과 실리사이드 층 사이의 계면 면적에 의해 강하게 결정된다. 통상의 finFET들은 finFET들의 소스/드레인 영역에서의 실리콘의 상단면의 일부분들 상에 형성된 실리사이드를 포함할 수 있다. 그러나, 이러한 finFET들은 높은 저항을 나타내며, 이는 fin의 상단면에서 이용가능한 작은 면적 때문에 바람직하지 못하다. 결과적으로, 개선된 finFET들 및 이들의 제조 방법이 요구된다.
본 발명의 제1 양태에서, finFET를 제조하는 제1 방법이 제공된다. 제1 방법은 (1) 기판을 제공하는 단계와, (2) 기판 상에 finFET의 하나 이상의 소스/드레인 확산 영역을 형성하는 단계를 포함한다. 각각의 소스/드레인 확산 영역은 (a) 실리사이드화되지 않은 실리콘의 내부 영역과, (b) 실리사이드화되지 않은 실리콘 영역의 상단면 및 측벽들 상에 형성된 실리사이드를 포함한다.
본 발명의 제2 양태에서, 제1 장치가 제공된다. 제1 장치는 기판 상에 형성된 하나 이상의 소스/드레인 확산 영역을 포함하는 finFET이다. 각각의 소스/드레인 확산 영역은 (1) 실리사이드화되지 않은 실리콘의 내부 영역과, (2) 실리사이드화되지 않은 실리콘 영역의 상단면 및 측벽들 상에 형성된 실리사이드를 포함한다.
본 발명의 제3 양태에서, 제1 시스템이 제공된다. 제1 시스템은 기판 상에 형성된 하나 이상의 소스/드레인 확산 영역을 갖는 finFET을 포함하는 기판이다. 각각의 소스/드레인 확산 영역은 (1) 실리사이드화되지 않은 실리콘의 내부 영역과, (2) 실리사이드화되지 않은 실리콘 영역의 상단면 및 측벽들 상에 형성된 실리사이드를 포함한다. 수많은 다른 양태가 본 발명의 이들 양태 및 다른 양태에 따라 제공된다.
본 발명의 다른 특징 및 양태들은 다음의 상세한 설명, 첨부된 청구항 및 첨부한 도면으로부터 완전히 명확해질 것이다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따라 소스/드레인 확산 영역 및 게이트 영역을 가진 바디부(body) 영역이 형성되는 finFET를 제조하는 방법 단계를 따르는, 기판의 평면도, 제1 정단면도, 제2 정단면도, 및 측횡단면도의 각각의 블록도이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따라 스페이서들이 바디부 영역 및 게이트 영역에 인접하여 형성되는 finFET를 제조하는 방법의 단계에 따르는, 기판의 평면도, 제1 정단면도, 제2 정단면도, 및 측횡단면도의 각각의 블록도이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따라 스페이서들 중 하나 이상의 부분들이 기판으로부터 제거되는 finFET를 제조하는 방법의 단계에 따르는, 기판의 평면도, 제1 정단면도, 제2 정단면도, 및 측횡단면도의 각각의 블록도이다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따라 다공성 실리콘이 소스/드레인 확산 영역에 형성되는 finFET를 제조하는 방법의 단계에 따르는, 기판의 평면도, 제1 정단면도, 제2 정단면도, 및 측횡단면도의 각각의 블록도이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따라 기판에 제2 임플랜트가 행해지는 finFET를 제조하는 방법의 단계에 따르는, 기판의 평면도, 제1 정단면도, 제2 정단면도, 및 측횡단면도의 각각의 블록도이다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따라 기판에 제3 임플랜트가 행해지는 finFET를 제조하는 방법의 단계에 따르는, 기판의 평면도, 제1 정단면도, 제2 정단면도, 및 측횡단면도의 각각의 블록도이다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따라 실리사이드가 기판 상에 형성되는 finFET를 제조하는 방법의 단계에 따르는, 기판의 평면도, 제1 정단면도, 제2 정단면도, 및 측횡단면도의 각각의 블록도이다.
도 8a 내지 도 8d는 본 발명의 일 실시예에 따라 BEOL(back-end-of-line; 후공정 라인) 처리가 수행되는 finFET를 제조하는 방법의 단계에 따르는, 기판의 평면도, 제1 정단면도, 제2 정단면도, 및 측횡단면도의 각각의 블록도이다.
도 9는 본 발명의 일 실시예에 따라 finFET를 제조하는 방법의 공정 흐름을 나타낸다.
도 10은 본 발명의 일 실시예에 따라 다공성 실리콘이 소스/드레인 확산 영역에 형성되는 공정 흐름에서의 단계의 부속 단계들을 나타낸다.
본 발명은 개선된 fin MOSFET(FinFET) 및 그 제조 방법을 제공한다. 보다 자세하게는, 본 발명은 finFET의 하나 이상의 소스/드레인 확산 영역에서의 실리콘의 상단면 및 측벽들 상에 형성되어 있는 실리사이드를 갖는 finFET 및 그 제조 방법을 제공한다. 이러한 방식으로, 소스/드레인 확산 영역은 실리사이드에 의해 거의 둘러싸인 내부의 실리사이드화되지 않은 영역(예를 들어, 실리콘)을 포함한다. 따라서, finFET 소스/드레인 확산 영역에서의 실리콘과 실리사이드의 계면 면적이 종래의 finFET들에 비해 증가된다. 결과적으로, 본 발명의 일 실시예에 따라 제조된 finFET의 저항이 종래의 finFET들에 비해 감소될 수 있다.
상술한 바와 같이, 소스/드레인 확산 영역에서의 실리콘 부분들 주변에 실리사이드를 형성하기 위해, 소스/드레인 확산 영역에서의 실리콘 부분들은 다공성 실리콘으로 변환될 수 있다. 그 후, 금속 층이 기판 상에 성막될 수 있다. 상술한 바와 같이, 소스/드레인 확산 영역에서의 실리콘 부분들 주변에 실리사이드가 형성되도록 금속을 기판의 실리콘과 반응시키기 위해 실리사이드화가 채택될 수 있다. 이러한 방식으로, 본 발명은 개선된 finFET 및 그 제조 방법을 제공한다.
도 1a 내지 도 1d는 본 발명에 따라 소스/드레인 확산 영역 및 게이트 영역 을 가진 바디부 영역이 형성되는 finFET를 제조하는 방법 단계를 따르는, 기판의 평면도, 제1 정단면도, 제2 정단면도, 및 측횡단면도의 각각의 블록도이다. 도 1a 및 도 1d를 참조하여 보면, 기판(100)이 제공될 수 있다. 기판(100)은 실리콘 온 절연체(SOI) 층을 포함할 수 있다. 다른 방법으로는, 기판(100)은 벌크형 기판층을 포함할 수 있다. 이하에서는 감소된 소스-드레인 저항을 가진 finFET를 제조하는 방법이 SOI 기판을 참조로 설명되어 있지만, 본 발명은 감소된 소스-드레인 저항을 가진 finFET를 벌크형 기판 상에 제조하는 방법을 포함한다. 이러한 방법들은 다른 절연 기술들을 채택할 수 있다.
기판(100)은 산화물층(104; 예를 들어, 매립형 산화물) 상에 형성된 실리콘 층(102; 예를 들어, 단결정 실리콘)을 포함할 수 있다. 바디부 영역(106)이 형성될 수 있도록 실리콘 층(102)의 부분들을 제거하기 위하여 RIE 또는 다른 적절한 방법이 채택될 수 있다. 바디부 영역(106)은 하나 이상의 소스/드레인 확산 영역을 포함할 수 있고 게이트 채널 영역(108)을 정의할 수 있다. 또한, 바디부 영역(106)은 하나 이상의 소스/드레인 콘택트 영역(107)을 포함할 수 있다. 예를 들어, 바디부 영역(106)은 제1 소스/드레인 확산 영역(110) 및 제2 소스/드레인 확산 영역(112)을 포함할 수 있다. 유전체 재료(114)의 층 및/또는 다른 적절한 재료들의 층을 바디부 영역(106) 주변에 형성하기 위하여 화학적 기상 증착(CVD) 또는 다른 적절한 방법이 채택될 수 있다. 도시된 바와 같이, 바디부 영역(106)은 "도그 본(dog bone)" 형상의 실리콘 아일랜드일 수 있다(그러나, 바디부 영역은 다른 형상을 가질 수 있음). 이와 같은 방식으로, 바디부 영역(106)은 증가된 접촉 면적 및/또는 전류 밀도의 방향에 수직하는 소스/드레인 확산 영역(110, 112) 내의 면적을 제공할 수 있다. 소스-드레인 전류 밀도는 다수의 캐리어 플럭스에 의해 주로 결정된다. 다수의 캐리어 플럭스는 소스/드레인 확산부 및 실리사이드 사이의 계면에 수직인 전하 캐리어(전자 또는 정공)를 의미한다. NFET에서, 소스/드레인 확산부들은 고농도로 N형으로 도핑되고 다수의 캐리어 플럭스가 전자들을 포함한다. PFET에서, 소스/드레인 확산부들은 고농도로 P형으로 도핑되고 다수의 캐리어들은 홀이다. 제1 및 제2 소스/드레인 확산 영역들(110, 112) 사이의 바디부 영역(106)의 일부분(115)은 제조되고 있는 finFET의 실리콘 fin으로서 역할을 할 수 있다. 이 fin은 약 50 nm 내지 약 500 nm의 높이(h)와, 약 5 nm 내지 약 100 nm의 폭(w1)을 가질 수 있다(그러나, 더 크거나 또는 더 작은 높이 범위 및/또는 다른 높이 범위가 채택될 수 있음). 이러한 방식으로, fin은 바디부 영역(106)에서의 체적 반전(volume inversion), 높은 캐리어 이동도 및/또는 전기 전위의 증가된 제어를 가져올 수 있는 완전 공핍형 바디부 동작을 할 수 있을 정도로 충분히 좁게 설계될 수 있다. 결과적으로, 제조되고 있는 finFET는 플래너 MOSFET보다 우수한 "온"/"오프" 전류 비를 제공할 수 있다.
폴리실리콘 재료의 층(116) 또는 다른 적절한 재료의 층을 기판(100) 상에 성막하고 질화물 층(118) 또는 다른 적절한 재료의 층을 기판(100) 상에 성막하기 위해 CVD 또는 다른 적절한 방법이 채택될 수 있다. 폴리실리콘 재료 층(116) 및 질화물 층(118)이 바디부 영역(106)의 소스/드레인 확산 영역(110, 112) 사이에서의 바디부 영역(106)의 일부분 상에 형성되도록 폴리실리콘 재료 층(116) 및 질화 물 층(118)의 부분들을 제거하기 위해 RIE 또는 다른 적절한 방법이 채택될 수 있다. 폴리실리콘 재료 층(116) 및 유전체 층(114)은 제조되고 있는 finFET의 게이트(120; 예를 들어, 게이트 영역 또는 게이트 스택)으로서 역할을 할 수 있다. 보다 자세하게는, 폴리실리콘 재료층(116)은 게이트 컨덕터 층으로서 역할을 할 수 있다. 또한, 질화물 층(118)은 게이트 캡핑층(gate capping layer)으로서 역할을 할 수 있다. 결과적으로, 게이트(120)는 바디부 영역(106)의 복수의 (예를 들어, 3개의) 면 주변에 형성될 수 있다. 예를 들어, 3면의 게이트(120)가 바디부 영역(106)의 상단면의 일부분 상에 그리고 대향하는 대략적으로 수직인 측벽들의 부분들 상에 형성될 수 있다. 게이트(120)는 약 18 nm 내지 약 130 nm의 길이(l)를 가질 수 있다(그러나, 더 크거나 또는 더 작은 길이 범위 및/또는 다른 길이 범위가 채택될 수 있음). 게이트(120)의 길이(l)는 finFET에 형성된 채널의 길이를 결정할 수 있다.
도 1a 내지 도 8d는 일정 비율로 도시된 것이 아니다. 예를 들어, 설명을 위한 목적으로, fin의 폭(w1)과 게이트 컨덕터 층의 폭(w2)이 의도적으로 확대된다. 그러나, 실제 finFET 장치에서는, 게이트 컨덕터와 fin의 폭(w1, w2) 양쪽 모두가 이들 도면에 도시된 것보다 상당히 더 좁다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따라 스페이서들이 바디부 영역 및 게이트 영역에 인접하여 형성되는 finFET를 제조하는 방법의 단계에 따르는, 기판의 평면도, 제1 정단면도, 제2 정단면도, 및 측횡단면도의 각각의 블록도이다. 도 2a 내지 도 2d를 참조하여 보면, 실리콘 질화물 층 또는 다른 적절한 재료의 층 을 기판(100) 상에 형성하기 위해 CVD 또는 다른 적절한 방법이 채택될 수 있다. 스페이서들(200)이 바디부 영역(106) 및 게이트(120)의 측벽들에 인접하여 형성되도록 실리콘 질화물 층의 부분들을 제거하기 위하여 RIE 또는 다른 적절한 방법이 채택될 수 있다. 스페이서(200)는 약 10 nm 내지 약 100 nm 폭일 수 있다(그러나, 더 크거나 또는 더 작은 폭 범위 및/또는 다른 폭 범위가 채택될 수 있음). 스페이서(200)를 형성하기 위한 RIE 동안에, 유전체 재료 층(114)의 부분들이 제거될 수 있다. 예를 들어, 바디부 영역(106)의 소스/드레인 확산 영역(110, 112)의 상단면의 유전체 재료 층(114)의 부분들이 제거될 수 있다.
스페이서(200)는 후속하는 처리 동안에 게이트 컨덕터 층(116)의 부분들을 보호하기 위하여 채택된 희생 스페이서들 또는 임시 스페이서들로서 역할을 할 수 있다. 이러한 방식에서, 후술할 바와 같이, 후속하여 형성되는 실리사이드가 finFET의 접합 내에 침투하는 것을 방지할 수 있도록 스페이서 폭이 채택될 수 있다. 소스/드레인 확산 영역들의 접합 영역들 내에 실리사이드의 침투는 심각한 누설 전류를 발생시킬 수 있어 방지되어야 한다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따라 스페이서들 중 하나 이상의 부분들이 기판으로부터 제거되는 finFET를 제조하는 방법의 단계에 따르는, 기판의 평면도, 제1 정단면도, 제2 정단면도, 및 측횡단면도의 각각의 블록도이다. 도 3a 내지 도 3d를 참조하여 보면, 기판(100) 상에 포토레지스트 층 또는 다른 적절한 재료 층을 도포하기 위해 스핀 온 기술 또는 다른 적절한 방법이 채택될 수 있다. 포토레지스트 층의 부분들이 후속하는 처리(예를 들어, 현상) 동안에 제거될 수 있 도록 포토레지스트 층이 마스크를 이용하여 패터닝될 수 있다. 이러한 방식으로, 트림 마스크(300)가 형성될 수 있다. 상술한 트림 마스크(300)는 포토레지스트를 포함하고 있지만, 일부 실시예에서는, 트림 마스크가 하드 마스크 재료를 포함할 수 있다. 점선으로 된 박스(302, 304)는 후속하는 처리 동안에 트림 마스크(300)에 의해 노출될 수 있는 기판(100)의 부분들을 나타낸다. 예를 들어, 바디부 영역(106)의 소스/드레인 확산 영역들(110, 112)에 인접하는 유전체 재료 층(114) 및/또는 스페이서(200)의 부분들을 제거하기 위해 RIE 또는 다른 적절한 방법 동안에 트림 마스크(300)가 채택될 수 있다. 이러한 방식으로, 소스/드레인 확산 영역들(110, 112)의 더 큰 영역(예를 들어, 소스/드레인 확산 영역들(110, 112)의 측벽들을 포함함)이 후속하는 처리 동안에 노출될 수 있고, 이에 의해, 바디부 영역(106)의 소스/드레인 확산 영역들에 대한 콘택트가 개선된다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따라 다공성 실리콘이 소스/드레인 확산 영역에 형성되는 finFET를 제조하는 방법의 단계에 따르는, 기판의 평면도, 제1 정단면도, 제2 정단면도, 및 측횡단면도의 각각의 블록도이다. 도 4a 내지 도 4d를 참조하여 보면, 불순물 원자들(예를 들어, 도펀트)이 기판(100)의 노출된 부분들 내에 도입될 수 있다. 예를 들어, 소스/드레인 확산 영역들(110, 112)과 같은 기판(100)의 노출된 부분들은 보론 등과 같은 p+ 불순물 종의 층(이것은 이후에 다공성 실리콘(400)으로 변환됨)을 형성하도록 도핑될 수 있다. p+ 도핑 층은 약 5×1017 cm-3 내지 약 1×1021 cm-3의 피크 농도를 가질 수 있다(그러나, 더 크거나 또 는 더 작은 농도 범위 및/또는 다른 농도 범위가 채택될 수 있음). p+ 도핑 층의 두께는 바람직하게 5 nm 내지 100 nm의 범위에 있다(그러나, 더 크거나 또는 더 작은 두께가 채택될 수 있음). p+ 도핑 층은 바람직하게 플라즈마 투입 주입에 의해 형성된다. 다른 방법으로는, p+ 도핑층을 형성하기 위해 고체 소스 도핑(solid source doping), 가스 상태 도핑(gas phase doping), 비스듬한 이온 주입 처리, 또는 이들의 조합이 채택될 수 있다. 일부 실시예에서, CVD 질화물 또는 다른 적절한 재료의 박막층이 기판(100)의 부분들의 도핑을 차단하도록 마스크로서 채택될 수 있다.
도핑된(예를 들어, p+ 도핑된) 실리콘을 다공성 실리콘으로 변환하기 위해 양극 처리(anodization)가 채택될 수 있다. 예를 들어, A. El-Bahar, Y. Nemirovsky의 "A technique to form a porous silicon layer with no backside contact by alternating current electrochemical process"(Applied Physics Letters, v 77, n 2, July 10, 2000, p 208-210)에 설명된 것과 같은 비접촉 양극 처리(contactless anodization)를 채택하여, 접촉된 기판과 전기적으로 절연되어 있는 SOI 층 내에 다공성 실리콘을 형성할 수 있다. 이러한 양극 처리 동안에, 절연된 실리콘 층(102)이 기판(100)에 용량적으로 결합되어 있으면서, AC 전압 여기가 기판(100)에 인가될 수 있다. 캐소드에 대하여 포지티브일 수 있는 AC 애노드가 여기되는 동안, 소스/드레인 확산 영역들(110, 112)에 다공성 실리콘(400)을 형성하는 반응이 발생할 수 있다. 양극 처리 동안에 에칭(예를 들어, 양극 에칭)을 위하여 플루오르화물 함유 산성 전해질 용액 등이 채택될 수 있다. 이러한 방식으로, 상술한 다공성 실리콘(400)을 형성하기 위하여, 비접촉 양극 처리 방법(예를 들어, 기판(100)과 직접 전기 접촉을 필요로 하지 않을 수 있는 방법)이 채택될 수 있다. 일부 실시예에서, 다공성 실리콘(400)을 형성하기 위해 약 500 Hz 내지 약 10 kHz 사이의 여기 주파수, 약 5 mA/cm2 내지 약 200 mA/cm2의 RMS 전류 밀도 및 약 1019/cm3 보다 큰 p+ 도핑 농도를 갖는 실리콘 영역이 채택될 수 있다(그러나, 여기 주파수, 전류 밀도 및/또는 도핑 농도에 대하여 더 크거나 또는 더 작은 범위 및/또는 다른 범위가 채택될 수 있음). 이러한 방법으로, 약 1 nm 내지 약 100 nm의 직경을 갖는 세공들(예를 들어, 도관(canal))이 형성될 수 있다. 이러한 세공의 밀도는 약 109 pores/cm2 내지 약 1015 pores/cm2의 범위에 있다. 그러나, 더 크거나 또는 더 작은 직경 및/또는 밀도 범위 및/또는 다른 직경 및/또는 밀도 범위가 채택될 수 있다. 결과적으로, 다공성 실리콘(400)의 세공들은 다공성 실리콘(400)의 전체 체적의 약 30% 내지 약 80%를 차지할 수 있다(그러나, 이 세공들은 전체 체적의 더 크거나 또는 더 작은 백분율 범위 및/또는 다른 백분율 범위를 차지할 수 있다).
기판(100)으로부터 트림 마스크(300)를 제거하기 위해 스트리퍼 배스(bath) 또는 다른 적절한 방법이 채택될 수 있다. 또한, 기판(100)은 다공성 실리콘(400)으로부터 과도한 도펀트를 제거하도록 어닐링을 받을 수 있다. 예를 들어, 기판(100)은 소스/드레인 확산 영역들(110, 112)에 남아있는 p+ 도펀트의 일부 또는 전부가 제거될 수 있도록 다공성 실리콘(400)이 형성된 후에 수소 분위기에서의 베 이크를 받을 수 있다. 수소 분위기의 베이크 동안, 기판(100)은 약 10초 내지 약 30분 동안 약 850 ℃ 내지 약 1100 ℃의 온도에 노출될 수 있다(그러나, 더 크거나 또는 더 작은 온도 범위 및/또는 기간 및/또는 다른 온도 범위 및/또는 기간이 채택될 수 있음).
도 5a 내지 도 5d는 본 발명의 일 실시예에 따라 기판에 제2 임플랜트가 행해지는 finFET를 제조하는 방법의 단계에 따르는, 기판의 평면도, 제1 정단면도, 제2 정단면도, 및 측횡단면도의 각각의 블록도이다. 도 5a 내지 도 5d를 참조하여 보면, 스페이서(200)의 부분들(예를 들어, 남아있는 부분들)을 제거하기 위해 RIE 또는 다른 적절한 방법이 채택될 수 있다. 또한, 기판(100)으로부터 질화물 층(118) 및/또는 유전체 층(114)의 노출된 부분들을 제거하기 위해 등방성 에칭 또는 다른 적절한 방법이 채택될 수 있다. 이러한 방식으로, 다공성 실리콘(400)이 형성되는 동안 남아 있는 스페이서(200) 및/또는 질화물 층(118)의 부분들이 다공성 실리콘(400)을 형성하는 동안 게이트(120; 예를 들어, 폴리실리콘 재료 층(116) 및 유전체 층(114))를 보호하도록 역할을 한다. 또한, 스페이서(200)는 다공성 실리콘(400)의 에지부(예를 들어, 측벽)을 게이트(120)로부터 소정의 거리(d)에 (예를 들어, 스페이서(200)의 폭에 기초하여) 위치시키도록 역할을 한다. 이러한 방식으로, 이 영역들 간의 누설 전류가 감소되거나 및/또는 방지될 수 있다. 예를 들어, 소스/드레인 금속을 통한 finFET의 게이트 채널로의 스파이크(spiking)가 감소되거나 및/또는 제거될 수 있다. 결과적으로, 후속하여 형성된 실리사이드가 게이트-소스/드레인 접합 내에 침투되는 것이 방지될 수 있도록 스페이서(200)의 폭이 채택될 수 있다.
기판(100)은 저농도로 도핑된 소스/드레인 확산(LDD) 영역들이 N-채널 및 P-채널 finFET들 내에 형성되도록 비스듬한 이온 주입(Ldd I/I)을 받을 수 있다. 예를 들어, 표준 MOSFET 기술에 따르면, LDD 영역들을 위하여 약 1×1018 cm-3 내지 약 5×1019 cm-3의 농도가 채택될 수 있다(그러나, 더 크거나 또는 더 작은 농도 범위 및/또는 다른 농도 범위가 채택될 수 있음). 비소, 인, 또는 안티몬의 N형 도펀트 종들과 같은 표준으로 실시되는 LDD 도펀트들이 N-채널 finFET들에 이용될 수 있고, 보론 또는 인듐의 P형 종들이 P-채널 finFET들에 이용될 수 있다. 이러한 방식으로, 기판(100)은 저농도로 도핑될 수 있다. 보다 자세하게는, 게이트(120)에 가깝게 비교적 낮게 도핑된 영역(500)이 소스/드레인 확산 영역들(110, 112)에 형성될 수 있다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따라 기판에 제3 임플랜트가 행해지는 finFET를 제조하는 방법의 단계에 따르는, 기판의 평면도, 제1 정단면도, 제2 정단면도, 및 측횡단면도의 각각의 블록도이다. 도 6a 내지 도 6d를 참조하여 보면, 소스/드레인 확산 영역들(110, 112)을 포함한 바디부 영역(106)의 측벽들 및 게이트(120)의 측벽들 상에 스페이서(600; 예를 들어 영구 스페이서들)를 형성하기 위해 RIE 또는 다른 적절한 방법이 뒤따르는 CVD 또는 다른 적절한 방법이 채택될 수 있다. 스페이서(600)의 폭은 이전에 형성된 스페이서(200)보다 작을 수 있다. 예를 들어, 스페이서(600)는 약 5 nm 내지 약 50 nm의 폭일 수 있다(그러나, 더 크 거나 또는 더 작은 폭 범위 및/또는 다른 폭 범위가 채택될 수 있음).
제조되고 있는 finFET의 접합들(예를 들어, 소스/드레인 확산 영역들(110, 112)들의 접합들)이 형성될 수 있도록 기판(100)은 소스/드레인 이온 임플랜트(S/D I/I) 등과 같은 주입을 받을 수 있다. 예를 들어, 약 1×109 cm-3 내지 약 5×lO20 cm-3의 도펀트 농도가 기판(100) 내에 도입될 수 있다(그러나, 더 크거나 또는 더 작은 농도 범위 및/또는 도펀트 종류 및/또는 다른 농도 범위 및/또는 도펀트 종류가 채택될 수 있음). 이러한 방식으로, 기판(100)은 불순물 원자들로 고농도로 도핑될 수 있다. 예를 들어, 비스듬한 소스/드레인 이온 임플랜트(S/D I/I)가 다공성 실리콘(400)을 통하여 수행되어, 도핑된(예를 들어, 고농도로 도핑된 실리콘) 영역이 다공성 실리콘(400)의 아래에 형성될 수 있다. 또한, 제조되고 있는 finFET의 게이트 컨덕터 일함수가 이러한 도핑에 기초될 수 있다. 이러한 방식으로, 게이트(120)는 인접하는 소스-드레인 확산부들의 일함수와 일반적으로 일치하는(예를 들어, 대략적으로 동일한) 일함수를 갖는다.
다공성 실리콘(400)이 소스/드레인 확산 영역들(110, 112)에 형성된 후, 제2 임플랜트(예를 들어, 소스/드레인 확산 영역들(110, 112)의 저농도 도핑) 및 제3 임플랜트(예를 들어, 소스/드레인 확산 영역들(110, 112)의 고농도 도핑)가 수행된다. 따라서, 제2 임플랜트 및 제3 임플랜트 동안에 기판(100) 내에 삽입되는 도펀트들은 다공성 층(400)을 통과하여 접합을 형성할 수 있다. 스페이서(200)는 다공성 실리콘(400)이 게이트(120) 근처 소스-드레인 접합으로부터 소정의 거리에 (예 를 들어, 스페이서(200)의 폭에 기초하여) 형성되어질 수 있음을 주지해야 한다. 이러한 거리는 다공성 실리콘(400)에 후속하여 형성되는 실리사이드가 이러한 접합에 (예를 들어, 측방향으로) 침투하는 것을 방지할 수 있다.
제3 임플랜트 동안에 다공성 실리콘(400)을 통한 불순물 원자들의 주입은 기판(100)이 어닐링을 받은 후의 다공성 실리콘(400)보다 더 깊이 고농도 소스-드레인 도핑의 형성을 가능하게 한다. 후술할 바와 같이, 다공성 실리콘(400)은 궁극적으로 높은 도전성 금속 실리사이드로 변환될 수 있다. 이러한 실리사이드는 접합 을 침투(예를 들어, 접합에 침입 또는 스파이크)하지 말아야 한다. 이러한 침투(예를 들어, 측방향 침투)를 감소시키거나 및/또는 제거하기 위하여, 스페이서(200)는 스페이서(600)보다 더 넓어야 하며, 이것은 소스/드레인 확산 영역들(110, 112)의 저농도 도핑 임플랜트와 고농도 도핑 임플랜트를 분리하기 위해 채택될 수 있다. 이러한 방식으로, 실질적으로 두꺼운 실리사이드가 게이트(120)의 에지부와 멀리 떨어져 있지만 소스/드레인 확산 영역들(110, 112) 상에서의 다공성 실리콘(400) 내부에 후속하여 형성될 수 있어, 직렬 저항이 상당히 감소될 수 있다. 그러나, (예를 들어, 게이트 컨덕터로서 역할을 하는 폴리실리콘 재료 층(116)의 에지부를 따라) 게이트(120)에 가까울수록, 소스/드레인 확산 영역들(110, 112)의 매우 얕은 표면층만이 후속하여 실리사이드로 변환될 수 있다. 따라서, 본 발명의 방법을 이용하면, 측방향이나 또는 수직방향의 금속 스파이크가 발생하지 않는다.
그 후, 기판(100)은 어닐링 또는 다른 적절한 처리를 받을 수 있다. 예를 들어, (다른 영역들 보다도 특히) 소스/드레인 확산 영역들(110, 112)의 저농도 도핑 및 고농도 도핑에 뒤이어, 기판(100)은 약 950 ℃ 내지 약 1150 ℃ 사이의 온도로 약 5 초 내지 약 30 초 동안에 RTA(rapid thermal anneal; 고속 열처리) 또는 스파이크 어닐링과 같은 도펀트 활성화 어닐링을 받을 수 있다(그러나, 더 크거나 또는 더 작은 온도 및/또는 기간 범위 및/또는 다른 온도 및/또는 기간 범위가 채택될 수 있음). 또한, 다른 종류의 어닐링이 채택될 수 있다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따라 실리사이드가 기판 상에 형성되는 finFET를 제조하는 방법의 단계에 따르는, 기판의 평면도, 제1 정단면도, 제2 정단면도, 및 측횡단면도의 각각의 블록도이다. 도 7a 내지 도 7d를 참조하여 보면, 텅스텐, 코발트, 티타늄, 니켈, 및/또는 기타 등등과 같은 금속 층을 기판(100) 상에 형성하기 위해 CVD 또는 다른 적절한 방법이 채택될 수 있다.
그 후, 기판(100)이 실리사이드화 처리를 받는다. 기판(100)의 다른 영역들의 실리사이드화는 직렬 저항을 낮출 수 있고 finFET의 보다 우수한 전류 구동능력(drivability)을 가능하게 할 수 있다. 실리사이드화 동안에, 금속은 실리사이드가 기판(100) 내에 형성되도록 기판(100) 상의 다른 실리콘 부분들과 반응할 수 있다. 예를 들어, 다공성 실리콘(400)이 실리사이드화될 수 있다. 보다 자세하게는, 금속이 다공성 실리콘(400)의 세공들 내에 흡수될 수 있다. 실리사이드화는 소스/드레인 확산 영역들(110, 112)에서의 나머지 실리콘 부분들을 통해서 보다는 다공성 실리콘(400)을 통해서 및 기판(100)의 나머지 부분들 상에서 보다 고속으로 진행할 수 있다. 결과적으로, 다공성 실리콘(400) 및/또는 finFET의 나머지 부분들의 실리사이드화를 위한 기간이 감소될 수 있다.
또한, 기판(100) 상에 형성된 실리사이드 층(700)의 깊이는 정밀하게 제어될 수 있다. 보다 자세하게는, 전체 소스/드레인 확산 영역들(110, 112)에서의 실리콘이 실리사이드로 변환될 수 없다. 결과적으로, 본 방법은 소스/드레인 확산 영역들(110, 112) 내에 내부의 실리사이드화되지 않은 실리콘 영역(702; 예를 들어, 실리사이드화되지 않은 실리콘 "코어")을 형성할 수 있다. 따라서, 실리사이드층(700)과 실리사이드화되지 않은 실리콘 영역(702)의 계면(704)의 면적은 트랜지스터의 소스/드레인 확산 영역들의 상단면에만 형성된 실리사이드를 갖는 트랜지스터에 비해, 그리고, 트랜지스터의 전체 소스/드레인 확산 영역에 형성된 실리사이드를 갖는 트랜지스터에 비해 증가된다. finFET의 저항(예를 들어, 소스-드레인 저항)은 이러한 계면의 면적에 기초(예를 들어, 계면의 면적에 반비례)할 수 있다. 결과적으로, 본 발명에 의해 형성된 실리사이드화되지 않은 실리콘 "코어"(702)는 제조되고 있는 finFET의 직렬 저항을 감소시킬 수 있다. 또한, finFET는 실리사이드화되지 않은 실리콘 "코어"(702)를 채택하여 finFET의 소스/드레인 확산 영역들(110, 112)에서의 실리사이드/실리사이드화되지 않은 실리콘 계면을 가로지르는 전류 밀도의 방향에 수직인 면적을 감소시키는 것을 방지할 수 있다.
다공성 실리콘(400)을 형성하는 동안에 채택된 공정 파라미터는 다공성 실리콘(400)의 각각의 부분들의 두께를 결정할 수 있다. 후속하여 형성되는 실리사이드의 두께는 다공성 실리콘 층 두께에 기초할 수 있다. 따라서, 본 발명은 종래의 실리사이드 층보다 더 두꺼울 수 있는 (상술한 바와 같은) 실리사이드 층(700) 부분들을 형성하도록 채택될 수 있다. 이러한 방식으로, 본 발명은 얕은 접합을 갖는 finFET들에 채택될 수 있다.
소스/드레인 확산 영역(110, 112)에 형성된 실리사이드 층(700)은 약 1 nm 내지 약 5 nm의 두께(t1)를 갖는 제1 부분(706)을 가질 수 있다(그러나, 더 크거나 또는 더 작은 두께 범위 및/또는 다른 두께 범위가 채택될 수 있음). 이러한 부분(706)은 LDD 실리콘에 대한 콘택트(예를 들어, 얇은 콘택트(thin contact))로서 역할을 할 수 있다. 또한, 소스/드레인 확산 영역(110, 112)에 형성된 실리사이드 층(700)은 약 5 nm 내지 약 100 nm의 두께(t2)를 갖는 제2 부분(708)을 가질 수 있다(그러나, 더 크거나 또는 더 작은 두께 범위 및/또는 다른 두께 범위가 채택될 수 있음). 이 부분(708)은 소스/드레인 확산 영역(110, 112)에서의 실리콘 상단면에 대한 콘택트(예를 들어, 보다 두꺼운 콘택트)로서 역할을 할 수 있다. 또한, 소스/드레인 확산 영역(110, 112)에 형성된 실리사이드 층(700)은 약 5 nm 내지 약 100 nm의 폭(w1)을 가진 제3 부분(710)을 가질 수 있다(그러나, 더 크거나 또는 더 작은 폭 범위 및/또는 다른 폭 범위가 채택될 수 있음). 이 부분(710)은 소스/드레인 확산 영역(110, 112)에서의 실리콘의 측벽에 대한 콘택트로서 역할을 할 수 있다. 결과적으로, 실리사이드 층(700)은 소스/드레인 확산 영역(110, 112)의 내부에 있는 실리콘 영역(예를 들어, 실리사이드화되지 않은 실리콘 "코어"(702))을 형성 또는 정의할 수 있다. 소스/드레인 확산 영역들(110, 112)에서의 실리사이드 층(700)에 대하여 특정 형상이 설명되어 있지만, 소스/드레인 확산 영역들(110, 112)에서의 실리사이드 층(700)은 제조되고 있는 finFET의 소스/드레인 확산 영역(110, 112)에서의 실리콘과 실리사이드 층(700)의 계면(704)의 면적을 증가시키 도록 구성된 어떠한 형상도 가질 수 있다. 실리사이드는 약 10 μΩ-cm 내지 약 100 μΩ-cm의 저항률을 가질 수 있다(그러나, 더 크거나 또는 더 작은 저항률 범위 및/또는 다른 저항률 범위가 채택될 수 있음) .
그 후, 기판(100)으로부터 반응하지 않은 금속을 제거하기 위해 RIE 또는 다른 적절한 방법이 채택될 수 있다. 이러한 RIE는 실리사이드에 대해 선택적일 수 있다.
도 8a 내지 도 8d는 본 발명의 일 실시예에 따라 BEOL(back-end-of-line; 후공정 라인) 처리가 수행되는 finFET를 제조하는 방법의 단계에 따르는, 기판의 평면도, 제1 정단면도, 제2 정단면도, 및 측횡단면도의 각각의 블록도이다. 도 8a 내지 도 8d를 참조하여 보면, 기판(100)의 상단면에 평탄화 유리(예를 들어, 도핑되지 않은 TEOS, 포스포실리케이트 유리(phosphosilicate glass; PSG), 보로실리케이트 유리(borosilicate glass; BSG), 보로포스포실리케이트 유리(borophosphosilicate glass; BPSG) 및/또는 기타 등등)와 같은 절연체 층(800)을 성막하기 위해 CVD 또는 다른 적절한 방법이 채택될 수 있다. 그 후, 절연체 층(800)은 평탄화될 수 있다. 일부 실시예에서, 절연체는 절연체 층(800)을 평탄화하도록 리플로우될 수 있다. 다른 방법으로는, 절연체 층(800)을 평탄화하기 위해 화학 기계적 폴리싱(CMP) 또는 다른 적절한 방법이 채택될 수 있다. 하나 이상의 비아들 또는 콘택트 개구부(802)를 기판(100) 상에 형성하기 위해 RIE 또는 다른 적절한 방법이 채택될 수 있다. 텅스텐 또는 다른 적절한 재료들과 같은 컨덕터로 비아들(802)을 충전시킴으로써, 스터드(stud; 804)를 형성하기 위해 RIE, CMP 또는 다른 적절한 방법이 뒤따르는 CVD 또는 다른 적절한 방법이 채택될 수 있다. 추가적으로, 하나 이상의 배선 레벨 및/또는 레벨간 유전체가 기판(100) 상에 형성될 수 있다. 이러한 방식으로, 개선된 finFET(806)가 형성될 수 있다. finFET(806)는 종래의 트랜지스터들에 비해 감소된 소스-드레인 저항을 갖는다. finFET(806)는 소스/드레인 확산 영역들(110, 112)에서의 실리콘(예를 들어, 고농도로 도핑된 실리사이드화되지 않은 실리콘)의 측벽들 상에 및 상단면에 형성된 실리사이드(예를 들어, 저저항 실리사이드)를 갖는 하나 이상의 소스/드레인 확산 영역(110, 112)을 포함한다. 예를 들어, finFET(806)의 소스/드레인 확산 영역(110, 112)은 finFET(806)의 게이트 채널 영역(808)의 주변부에 위치된 얇은 실리사이드 영역(예를 들어, 제1 부분(706)), 게이트 채널 영역(808)으로부터 멀리 이격된 거리에 위치된 보다 두꺼운 실리사이드 영역(예를 들어, 제2 부분(708)), 소스/드레인 확산 영역(110, 112)의 외부 에지부들에 연결될 수 있거나 및/또는 포함될 수 있는 측벽 실리사이드 영역(예를 들어, 제3 부분(710))을 갖는 실리사이드 층(700)과, 소스/드레인 확산 영역(110, 112)의 내부에서의 실리사이드화되지 않은 실리콘 영역(702)을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따라 finFET을 제조하는 방법의 공정 흐름(900)을 나타낸다. 도 9를 참조하여 보면, finFET(806)를 제조하는 방법 동안, 단계 902에서, 다공성 실리콘(400)이 소스/드레인 확산 영역들( 110, 112)의 부분들에 형성되는 동안, (예를 들어, 트림 마스크(300)에 의해) 게이트 영역(120)이 보호될 수 있고, (예를 들어, 트림 마스크(300)에 의해) 소스/드레인 확산 영역 들(110, 112)이 노출될 수 있다. 이러한 방식으로, 세공들이 게이트 컨덕터 재료층(116)에 형성되는 것을 방지할 수 있고, 게이트 유전체(114)가, 노출된 실리콘에 세공을 형성하는데 이용되는 전해질의 에칭 작용으로 인한 손상으로부터 보호된다. 결과적으로, 게이트 영역(120)의 후속하는 도핑 및/또는 실리사이드화가 제어될 수 있다. 따라서, 게이트 영역(120)이 원하는 것보다 더 많이 도핑될 수 없고 이에 의해, 게이트 컨덕터 재료의 그레인 바운더리들로부터 보론과 같은 도펀트를 제거하는 문제를 방지할 수 있다. 또한, 게이트 영역(120)의 원하는 부분 보다 더 큰 부분(깊이)이 실리사이드화될 수 없다(게이트 영역(120)의 원하는 부분 보다 더 큰 부분(깊이)의 실리사이드화는, 예를 들어, 쇼트 채널 장치(short channel device)에 대한) 게이트 영역(120)의 에지부에서의 일함수와 finFET(806)의 임계 전압에 악영향을 준다).
단계 904에서, 세공부(porosity; 예를 들어, 다공성 실리콘(400))가 소스/드레인 확산 영역들(110, 112)의 선택된 영역에 형성될 수 있다. 단계 904의 세부 내용을 도 10을 참조로 아래 설명한다. 다공성 실리콘(400)이 형성된 후, finFET(806)의 소스/드레인 확산 영역들(110, 112)을 형성하기 위해 임플랜트 및 어닐링 처리 단계들이 채택될 수 있다. 예를 들어, 단계 906에서, 도펀트가 기판(100) 내에 주입될 수 있다. 예를 들어, 게이트 영역(120)을 도핑하고 소스/드레인 확산 영역들(110, 112)에 접합을 형성하기 위해 LDD I/I 및 S/D I/I가 채택될 수 있다. 단계 908에서, 기판(100) 상에(예를 들어, 소스/드레인 확산 영역들(110, 112)의 다공성 실리콘(400) 상에 및 게이트 영역(120) 상에) 실리사이드 층(700)을 형성하기 위해 실리사이드화가 채택될 수 있다. 실리사이드 층(700)은 다공성 실리콘(400) 내부에 뿐만 아니라 기판(100) 상의 단결정 및 폴리실리콘의 노출된 표면들에 형성될 수 있다. 그 후, 단계 910이 수행될 수 있다. 단계 910에서, BEOL 처리가 진행될 수 있다. 예를 들어, 콘택트가 finFET(806)에 형성될 수 있도록 절연체 층(800), 비아 또는 콘택트 개구부(802), 스터드(804), 레벨간 유전체, 배선 레벨 및/또는 기타 등등이 형성될 수 있다. 이러한 방식으로, 낮은 소스-드레인 저항 finFET(806)가 형성될 수 있다.
도 10은 본 발명의 일 실시예에 따라 다공성 실리콘이 소스/드레인 확산 영역들에 형성되는 공정 흐름(900)에서의 단계의 부속 단계들(1000)을 나타낸다. 도 10을 참조하여 보면, 단계 904를 수행하기 위해, 단계 1002에서, 희생 스페이서 또는 임시 스페이서(200)와 같은 더미 스페이서가 기판(100) 상에 형성될 수 있다. 임시 스페이서(200)는 기판(100)의 바디부 영역(106)과 게이트 영역(120)에 인접하여 형성될 수 있다. 단계 1004에서, 바디부 영역(106)의 소스/드레인 확산 영역들(110, 112)에 인접한 임시 스페이서(200)의 부분들이 등방성 에칭 등을 이용하여 제거될 수 있다. 이러한 부분들은 트림 마스크(300)에 의한 에칭 동안에 노출될 수 있다. 소스/드레인 확산 영역들(110, 112)의 외부 에지부들 주변에서의 스페이서(200)의 부분들을 트리밍함으로써, 그 영역들이 다공성 실리콘(400)으로 완전히 변환될 수 있게 된다. 단계 1006에서, 도펀트(예를 들어, 보론 및/또는 기타 등등과 같은 p+ 도펀트)가 기판(100)의 노출된 부분들 내에 도입될 수 있다. 기판(100)의 노출된 부분들을 도핑하기 위해 플라즈마 투입 주입, 이온 주입(예를 들어, 비 스듬한 이온 주입), 가스 상태 도핑, 고체 소스 도핑 기술 또는 종래의 가스 상태 소스 확산 공정이 채택될 수 있다. 이러한 방식으로, 다공성 실리콘(400)이 형성된 후에 소스/드레인 확산 영역들(110, 112)이 도핑될 수 있다.
그 후, 단계 1008에서, 기판(100)은, 소스/드레인 확산 영역들(110, 112)의 p+ 도핑 영역 내부에 세공들이 형성되도록 양극 처리를 받을 수 있다. 단계 1010에서, 임시 스페이서(200)의 나머지 부분들은 기판(100)으로부터 스트립될 수 있다. RIE 또는 다른 적절한 방법이 채택될 수 있다. 또한, 단계 1012에서, 기판(100)은 기판으로부터 과도한 도펀트를 제거하기 위해 어닐링을 받을 수 있다. 예를 들어, 단계 1006 동안에 기판(100)에 삽입된 과도한 p+ 도펀트가 제거될 수 있도록(예를 들어, 베이크에 의해 제거될 수 있도록) 기판(100)이 수소 베이크(예를 들어, 수소 분위기에서의 저온 베이크)를 받을 수 있다. 본 방법의 이용을 통해, 고유하고 강력한 소스-드레인 접촉 방식을 갖는 finFET(806)를 형성할 수 있다.
반도체 장치 제조를 위한 종래의 방법 및 장치는 문제점을 갖는다. 예를 들어, CMOS 기술을 45nm 노드 미만으로 스케일링하기 위해서는, 게이트 스택 및 유전체를 포함한 게이트 전극, 채널 및 소스/드레인 영역 모두의 형성과 관련된 공정들이 보다 초기의 기술 세대로부터 상당히 변형되어야 한다. 쇼트 채널 효과의 효과적인 완화는 보다 얕은 접합 깊이를 필요로 한다. 추가로, SOI 막 두께 및 finFET fin폭은 또한 쇼트 채널 유연성(scalability)을 위하여 감소되어야 한다. 상승형 소스/드레인 구조가 구현되지 않으면, 보다 얕은 접합 및 보다 얇은 재료들에 대처하기 위하여 보다 얇은 실리사이드가 요구된다. 소스-드레인 확산부들의 실리사이 드화는 보다 우수한 전류 구동능력을 위하여 직렬 저항을 낮추는데 요구된다. 그러나, 실리사이드 아래의 실리콘의 소모는 도펀트 소모 효과로 인하여 접촉 저항의 증가를 야기한다. 이러한 문제의 해결을 시도하기 위해 증가된 소스-드레인 도핑 농도가 채택될 수 있다. 그러나, 높은 도핑 농도는 고체의 가용성 및 전기적 활성화의 한계들로 인해 쉽게 얻을 수 없다. 또한, 소스-드레인 직렬 저항의 상당 부분은 실리사이드 층과 실리콘 사이의 계면으로 인한 것이다. 이것은, 채널 전류가 SOI 막의 두께에 의해 또는 FinFET의 fin폭에 의해 나타나는 작은 단면적을 통하여 흐르도록 강제되기 때문에, 실리사이드가 소스-드레인 실리콘을 통하여 완전히 형성될 때 급격하게 증가된 직렬 저항을 일으킨다.
따라서, 소스-드레인 확산부의 표면에 수직인 실리콘의 일부분이 실리사이드화되지 않은 상태로 유지되어야 한다. 그러나, 얇은 실리사이드 층과 얕은 소스/드레인 간의 접촉 저항을 감소시키는 것은 큰 도전이다. 이 문제는 이 finFET들의 소스-드레인 영역들의 측벽들이 게이트 처리의 결과로서 스페이서에 의해 피복되기 때문에 종래의 finFET들의 소스-드레인 확산부들과 접촉할 때 보다 복잡해진다. 따라서, 이러한 finFET 소스-드레인 확산부의 실리사이드화는 측벽이 아닌, 수평방향으로 배향된 표면들로 제약된다. 이것은 종래 장치의 매우 손상된 소스-드레인 저항 및 열화된 성능을 야기한다.
본 방법 및 장치는 종래의 finFET들에 비해 이점들을 제공하며, 상술한 종래의 finFET들의 단점들을 회피할 수 있다. 예를 들어, 다공성 실리콘(400)을 형성하기 전에 희생 스페이서(200)를 형성함으로써, 후속하여 형성되는 실리사이드 층(700)이 야금 접합들(metallurgical junction)에 침투하는 것을 방지할 수 있다. 이러한 방식으로, finFET(806)는 낮은 접합 누설 전류를 유지함으로써 종래의 finFET들의 높은 누설 전류를 회피할 수 있다. 또한, 소스/드레인 확산 영역(110, 112)에 다공성 실리콘(400)을 형성하는 동안 finFET(806)의 게이트 전극이 보호받을 수 있어, finFET 게이트(120)가 바람직한 일함수를 갖게 된다.
종래의 finFET에서, 소스 및 드레인 영역은 finFET에 대한 높은 직렬 저항에 기여할 수 있다. 이러한 종래의 finFET 바디부의 애스펙트비(fin 높이/폭)가 증가함에 따라, 접촉 저항 문제가 증가한다. 보다 자세하게는, 이러한 finFET들의 소스/드레인 확산 영역들의 측벽들이 종종 게이트 형성과 관련된 스페이서 재료들에 의해 차단되기 때문에, 도핑 및 실리사이드화는 소스/드레인 확산 영역들의 상단면의 부분들에만 발생한다. 또한, 소스/드레인 확산 영역의 상단면의 접촉 영역이 좁기 때문에 높은 접촉 저항을 발생시킨다.
이와 대조적으로, 소스/드레인 확산 영역들(110, 112)에서의 실리콘의 적어도 일부분을 다공성 실리콘(400)으로 변환함으로써, 본 발명의 후속하여 형성되는 실리사이드는 소스/드레인 확산 영역(110, 112)의 평탄면 면적보다 더 큰 접촉면 면적을 가질 수 있다. 또한, 소스/드레인 확산 영역의 내부는 실리사이드/실리사이드화되지 않은 실리콘 계면의 면적을 증가시키도록 실리사이드화되지 않은 상태로 유지될 수 있다. 보다 자세하게는, 실리사이드 층(700)은 소스/드레인 확산 영역(110, 112)의 4개의 면(예를 들어, 3개의 측벽들과 1개의 상단면) 상에 형성될 수 있고, 이에 의해, finFET(806)에 대한 접촉 저항이 감소될 수 있다. 상술한 이 유로, 종래의 트랜지스터에 비해, finFET(806)은 감소된 소스-드레인 직렬 저항을 갖는다.
또한, 다공성 실리콘(400)을 형성한 후, 소스/드레인 이온 임플랜트가 기판(100) 상에 수행되어, 도펀트의 주입 후, 접합이 다공성 실리콘 층(400)의 바로 밑에 항상 형성된다. 그 후, 다공성 실리콘(400)의 전체 영역은 실리사이드로 변환될 수 있다. 실리사이드가 다공성 실리콘(400)의 영역 내부에 주로 형성되기 때문에, 도펀트 소모 문제들이 감소되거나 및/또는 제거된다.
상술한 설명은 본 발명의 예시적인 실시예들만을 개시하고 있다. 본 발명의 범위 내에 드는 상술한 장치 및 방법의 변형들이 당해 기술 분야의 당업자에게 용이하게 이루어질 것이다. 예를 들어, 상술한 제2 임플랜트가 LDD I/I이지만, 대안으로 또는 추가적으로, 기판(100)이 할로 주입 등을 받을 수 있다. 예를 들어, 소스-드레인 도핑 극성과 반대되는 도펀트 극성을, 약 5×1017 cm-3 내지 약 5×lO18 cm-3의 농도로 채택할 수 있고, 이들이 기판(100) 내에 주입될 수 있다(그러나, 보다 크거나 또는 보다 작은 농도 범위 및/또는 도펀트 종류 및/또는 다른 농도 범위 및/또는 도펀트 종류가 채택될 수 있음). 제조되고 있는 finFET(806)의 임계 전압을 조정하기 위해 할로 주입이 채택될 수 있다.

Claims (10)

  1. finFET를 제조하는 방법으로서,
    기판을 제공하는 단계와;
    finFET의 하나 이상의 소스/드레인 확산 영역을 기판 상에 형성하는 단계로서, 이 단계는 기판 상에 실리콘의 영역을 형성하는 단계와, 상기 영역에서의 하나 이상의 실리콘 부분들을 다공성 실리콘으로 변환하는 단계를 포함하는 것인 finFET의 하나 이상의 소스/드레인 확산 영역을 기판 상에 형성하는 단계
    를 포함하며,
    각각의 소스/드레인 확산 영역은 상기 소스/드레인 확산 영역의 상면의 실리사이드화된 부분과, 상기 소스/드레인 확산 영역의 실리사이드화되지 않은 내부 영역 및 측벽들을 포함하고,
    상기 영역에서의 하나 이상의 실리콘 부분들을 다공성 실리콘으로 변환하는 단계는 상기 영역에서의 하나 이상의 실리콘 부분들을 다공성 실리콘으로 변환하기 위해 비접촉 양극 처리(anodization process)를 채택하는 단계를 포함하는 것인 finFET의 제조 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 영역에서의 하나 이상의 실리콘 부분들을 다공성 실리콘으로 변환하는 단계는, 어닐링을 이용하여 기판으로부터 이전에 주입된 도펀의 부분들을 제거하는 단계를 더 포함하는 것인 finFET의 제조 방법.
  5. 제1항에 있어서, finFET의 게이트 영역으로부터 다공성 실리콘을 미리 정해진 거리만큼 이격시키기 위해 스페이서를 채택하는 단계를 더 포함하는 finFET의 제조 방법.
  6. 제1항에 있어서, 상기 finFET의 하나 이상의 소스/드레인 확산 영역을 기판 상에 형성하는 단계는,
    금속층을 상기 기판 상에 성막하는 단계와;
    실리사이드가 상기 실리콘의 영역의 측벽들과 상면 상에 형성되도록 금속이 적어도 다공성 실리콘과 반응하게 하는 단계
    를 더 포함하는 것인 finFET의 제조 방법.
  7. 제1항에 있어서, 기판 상에 미리 정해진 일함수를 갖는 게이트를 형성하는 단계를 더 포함하는 finFET의 제조 방법.
  8. 기판 상에 형성된 하나 이상의 소스/드레인 확산 영역을 포함하는 finFET로서,
    각각의 소스/드레인 확산 영역은,
    실리사이드화되지 않은 실리콘의 내부 영역과;
    실리사이드화되지 않은 실리콘 영역의 측벽들과 상면 상에 형성된 실리사이드
    를 포함하고,
    실리사이드화되지 않은 실리콘 영역의 측벽들과 상면 상에 형성된 상기 실리사이드는 소스/드레인 확산 영역의 길이방향으로 상기 finFET의 게이트 영역으로부터 이격되어 있는 것인 finFET.
  9. 제8항에 있어서, 상기 소스/드레인 확산 영역은 증가된 표면적을 갖는 실리콘-실리사이드 계면을 더 포함하는 것인 finFET.
  10. 제8항 또는 제9항에 기재된 finFET을 포함하는 기판.
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