CN105702725B

CN105702725B - 半导体器件及其制造方法

Info

Publication number: CN105702725B
Application number: CN201410707178.XA
Authority: CN
Inventors: 钟汇才; 罗军; 赵超; 朱慧珑
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2014-11-27
Filing date: 2014-11-27
Publication date: 2018-12-11
Anticipated expiration: 2034-11-27
Also published as: CN105702725A

Abstract

一种半导体器件，包括在衬底上沿第一方向延伸分布的多个鳍片结构、横跨多个鳍片结构沿第二方向延伸分布的栅极堆叠结构、在栅极堆叠结构沿第一方向两侧的源漏区，其中，衬底与多个鳍片结构之间界面处具有多孔结构。依照本发明的半导体器件及其制造方法，通过电化学刻蚀工艺在衬底表面形成多孔结构之后再外延生长鳍片结构，通过填充了外延层的多孔结构吸收一部分失配应变以允许上部鳍片结构弛豫，提高FinFET器件高迁移率材料的鳍片结构与衬底之间界面的可靠性。

Description

半导体器件及其制造方法

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种具有高迁移率鳍片的FinFET及其制造方法。

背景技术

随着器件尺寸等比例缩减至22nm技术以及以下，诸如鳍片场效应晶体管(FinFET)和三栅(tri-gate)器件的三维多栅器件成为最有前途的新器件技术之一，这些结构增强了栅极控制能力、抑制了漏电与短沟道效应。

对于传统工艺而言，通过如下的步骤来对包括FinFET、tri-gate器件的CMOS器件进行栅极图形化以及形成接触，以便实现隔离的功能器件：

1、采用布线-切割(line-and-cut)双光刻图形化技术以及随后刻蚀栅极堆叠来对栅极图形化；

2、采用统一特征尺寸和节距(pitch)来沿一个方向印刷用于栅极图形化的平行线条；

3、仅在预定的网格节点处布置栅极线端(尖端)；

4、通过在形成器件间绝缘介质层之后光刻以及刻蚀来形成用于器件栅极电极和源/漏极的导电接触孔。

上述方法具有一些优点：

1、简化了适用于特殊照明模式的光刻；

2、消除了使光刻、刻蚀和OPC复杂化的许多邻近效应。

FinFET和三栅器件与平面CMOS器件不同，是三维(3D)器件。通常，通过选择性干法或者湿法刻蚀在体衬底或者SOI衬底上形成半导体鳍片，然后横跨鳍片而形成栅极堆叠。三维三栅晶体管在垂直鳍片结构的三个侧边上均形成了导电沟道，由此提供了“全耗尽”运行模式。三栅晶体管也可以具有连接起来的多个鳍片以增大用于更高性能的总驱动能力。

然而，随着FinFET器件进入22nm技术节点并且进一步缩减，对于3D FinFET、尤其是对于SOI FinFET而言，难以形成具有合适的应力的Si或SiGe鳍片结构，或者诸如在Si衬底上形成诸如GaAs、GaN等III-V族化合物半导体材料。这是因为Si相对而言是硬质材料，(晶格失配的)高迁移率材料的外延生长可以导致位错，使得衬底中的Si或SiGe与上方外延生长的其他高迁移率材质的鳍片结构之间存在较大的界面缺陷，应变增大、可靠性降低。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提高FinFET器件高迁移率材料的鳍片结构与衬底之间界面的可靠性。

为此，本发明提供了一种半导体器件，包括在衬底上沿第一方向延伸分布的多个鳍片结构、横跨多个鳍片结构沿第二方向延伸分布的栅极堆叠结构、在栅极堆叠结构沿第一方向两侧的源漏区，其中，衬底与多个鳍片结构之间界面处具有多孔结构。

其中，多孔结构的多孔率为55％～70％。

其中，多个鳍片结构的晶格常数不同于衬底。其中，多个鳍片结构的材料选自Si、SiGe、SiGeC、SiC、Si:H、III-V族化合物半导体、II-VI族化合物半导体的任一种及其组合。

其中，多个鳍片结构与多孔结构之间还具有缓冲层。

其中，衬底为具有4～10度倾斜角的p+衬底。

本发明还提供了一种半导体器件制造方法，包括：

在衬底上形成沿第一方向延伸分布的多个第一鳍片结构；

在多个第一鳍片结构之间填充绝缘层，并平坦化直至暴露多个第一鳍片结构；

刻蚀去除多个第一鳍片结构，形成暴露衬底的沟槽，并在衬底表面中形成多孔结构；

生长外延层填充沟槽和多孔结构；

刻蚀去除部分绝缘层，暴露外延层的顶部和一部分侧壁以形成多个第二鳍片结构。

其中，刻蚀去除多个第一鳍片结构的刻蚀工艺包括电化学刻蚀、等离子干法刻蚀、反应离子刻蚀。

其中，电化学刻蚀溶液包含刻蚀剂和清除剂，刻蚀剂选自包含有Br^-、Br₂、SO₄ ^2-、Cl^－、PO₃ ^3-、Cr₂O₇ ^2-、CrO₄ ^2-、Cr^3-、CrO₂ ^-、OH^-、F^-、异丙醇基团之中的任一种及其组合，清除剂选自含有巯基(-SH)的氨基酸类化合物、苯酚、无机亚砷酸、二甲基酰胺、乙醇的任一种及其组合。

其中，生长外延层之前进一步包括，在多孔结构上形成缓冲层，缓冲层的晶格常数介于外延层与衬底之间。

其中，外延层的晶格常数不同于衬底。其中，外延层的材料选自Si、SiGe、SiGeC、SiC、Si:H、III-V族化合物半导体、II-VI族化合物半导体的任一种及其组合。

其中，衬底为具有4～10度倾斜角的p+衬底。

其中，多孔结构的多孔率为55％～70％。

其中，形成多个第二鳍片结构之后进一步包括，形成横跨多个鳍片结构沿第二方向延伸分布的栅极堆叠结构，以及形成在栅极堆叠结构沿第一方向两侧的源漏区。

依照本发明的半导体器件及其制造方法，通过电化学刻蚀工艺在衬底表面形成多孔结构之后再外延生长鳍片结构，通过填充了外延层的多孔结构吸收一部分失配应变以允许上部鳍片结构弛豫，提高FinFET器件高迁移率材料的鳍片结构与衬底之间界面的可靠性。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图5为依照本发明的半导体器件的制造方法各步骤的示意图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能提高FinFET器件高迁移率材料的鳍片结构与衬底之间界面的可靠性的FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

值得注意的是，以下附图1至图5中，每个图的左部所示为器件的顶视图，右部所示为沿顶视图中A1-A1’剖面线(垂直鳍片延伸分布的第一方向的剖面线，也即沿第二方向，穿过栅极堆叠结构)得到的剖视图。

如图1所示，在衬底1上形成多个第一鳍片1F。提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、SOI、GeOI、应变硅(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si或SOI。优选地，在衬底1上通过LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等常规工艺形成硬掩模层(未示出)，其材料可以选自氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)等及其组合。在绝缘材料上通过旋涂、喷涂、丝网印刷等工艺形成聚合物材料的光刻胶，随后采用预设的模板曝光、显影，得到多个平行的光刻胶线条。以光刻胶线条为掩模，对绝缘材料进行干法刻蚀，在衬底1形成多个平行的绝缘材料线条构成的第一硬掩模线条，沿第一方向延伸分布。例如，硬掩模线条自身的长度/宽度(沿图1中A1-A1’方向，也即沿最终器件栅极堆叠延伸方向或称作第二方向)为50～200nm，平行线条之间的间距、节距为10～50nm。虽然本发明图示中均显示了周期性的线条，然而实际上可以依据版图设计需要合理设置线条自身宽度与节距，也即线条布局可以是离散、分立的。随后，以硬掩模层图形为掩模，刻蚀衬底1，在衬底1中形成多个沿第一方向平行分布的第一沟槽1G以及第一沟槽1G之间剩余的衬底1材料所构成的第一鳍片1F。沟槽1G的深宽比优选地大于5:1。在本发明一个实施例中，刻蚀工艺可以是湿法腐蚀，对于Si(单晶体Si或者SOI)材质的衬底1而言，湿法腐蚀的刻蚀剂为四甲基氢氧化铵(TMAH)或者KOH溶液，对于其他材质(SiGe、Ge、GaN等)可以采用强酸(例如硫酸、硝酸)与强氧化剂(例如双氧水、含臭氧的去离子水)的组合。在本发明另一实施例中，刻蚀工艺例如是等离子干法刻蚀或者反应离子刻蚀，反应气体可以是碳氟基刻蚀气体或其他卤素基刻蚀气体(例如氯气、氯化氢、溴蒸气、溴化氢等)。在本发明一个实施例中，在整个晶片(衬底1)之上，多个鳍片1F之间具有相同的节距(pitch)以及相同的尺寸(例如沿A1-A1'方向的宽度，以及沿垂直于A1-A1'方向的长度和高度)。在本发明另一优选实施例中，可以由SOI衬底上岛状分布的顶薄Si层(例如通过刻蚀或者通过选择性外延生长)构成如图1所示的鳍片结构1F。

接着如图2所示，通过热氧化、热氮化、PECVD、HDPCVD等工艺，在鳍片1F之间的沟槽1G中形成氧化硅或氮化硅等绝缘层2(或称作场介质层)直至完全覆盖鳍片结构1F，随后采用CMP等工艺平坦化直至露出鳍片结构1F顶部(或一并去除未示出的硬掩模层图形)。

随后，如图3所示，向下刻蚀去除第一鳍片结构1F，直至暴露衬底1，并且进一步在绝缘层2底部暴露的衬底1表面上/中形成多孔结构1P。

在本发明的实施例中，采用电化学刻蚀工艺完全刻蚀去除第一鳍片结构1F并且形成多孔结构1P。电化学刻蚀溶液(阳极氧化溶液)包含刻蚀剂和清除剂，刻蚀剂例如选自包含有Br^-、Br₂、SO₄ ^2-、Cl^－、PO₃ ^3-、Cr₂O₇ ^2-、CrO₄ ^2-、Cr^3-、CrO₂ ^-、OH^-、F^-、异丙醇基团之中的至少一种，浓度范围为0.01～0.5M(mol/L)并优选0.1～0.15M；清除剂选自含有巯基(-SH)的氨基酸类化合物、苯酚、无机亚砷酸、二甲基酰胺、乙醇等，浓度范围为0.001～0..2M并优选0.08M。电化学刻蚀时，用上述阳极氧化溶液对从绝缘层2暴露出来的鳍片结构1F进行阳极氧化，采用恒电流法并选用0.1～25mA/cm²、优选1～18mA/cm²之间的阳极氧化电流密度，腐蚀温度例如3～18摄氏度，刻蚀时间例如10～25分钟，在依次刻蚀并去除了暴露的鳍片结构1F并且在衬底1顶表面中/上形成了多个微孔，也即在绝缘层2之间的沟槽1T底部形成了多孔结构1P。

在本发明一个优选实施例中，之前进行的源漏轻掺杂使得1F具有p+掺杂(例如注入含有B、BF²⁺、In等)，选用氢氟酸、水、乙醇(HF与乙醇体积比1:1)混合电解液进行电化学刻蚀，通过控制电流密度(例如15mA/cm²)调整多孔结构1P的多孔率，刻蚀温度例如15摄氏度，刻蚀时间例如20分钟，由此在暴露出的衬底表面中形成了中间多孔(mesoporous)结构1P。多孔结构1P的多孔率(例如空隙体积占总体积的百分比)为55～70％并优选60％。如此制备的多孔结构1P相对于原始的Si或其他材料的衬底1刻蚀得到的1F而言是柔软的材料。结果，当在衬底1表面上后续外延形成晶格失配(材料例如GaAs、SiGe等)的抬升源漏区时，不同于现有技术的应力累积，多孔结构1P将形变而吸收了一部分失配应力并且允许上部外延生长的同材质或者高迁移率鳍片结构弛豫(relax)。在本发明优选实施例中，衬底1为4～10度并优选6度倾斜(水平衬底的倾斜角度，也即衬底主表面与水平线之间的夹角)的p+Si衬底，这是因为上述角度的倾斜角能够避免在后续例如GaAs材料过度外延生长期间形成反相畴，而对于后续外延生长的优选形态需要p+掺杂(在上述给定电解液下获得所需的多孔率)。

虽然本发明一个实施例中列举了电化学刻蚀工艺刻蚀去除第一鳍片1F并形成多孔结构(全程电化学刻蚀工艺对于鳍片1F与绝缘层2具有最佳的刻蚀选择性)，但是本发明也可以采用其他刻蚀工艺获得多孔结构。例如，可以采用等离子体干法刻蚀或反应离子刻蚀，调整刻蚀气体的配比(例如碳氟基气体中的碳氟原子数目比、或者卤素刻蚀气体与氧化性气体之间的流速比)使得刻蚀为各向同性刻蚀，并且随机杂乱地、或者周期性有序的改变气体流量或配比，使得在各个时间点上横向刻蚀速率不相等，从而在衬底1表面也形成了图3所示的多孔结构1P。在本发明另一实施例中，可以先采用湿法腐蚀(例如TMAH针对Si)或等离子体干法刻蚀或反应离子刻蚀刻蚀完全去除第一鳍片结构1F直至暴露衬底1表面，随后采用电化学刻蚀工艺或者如上所述的调节工艺参数的等离子体干法刻蚀或反应离子刻蚀形成多孔结构1P。

接着，如图4所示，在沟槽1T中填充外延层3。以多孔结构1P为种晶层，外延生长外延层3。例如采用PECVD、HDPCVD、MOCVD、MBE、ALD等工艺，在多孔结构1P的顶部以及绝缘层2之间的沟槽1T中外延生长形成外延层5以用作未来器件的源漏区和沟道区。优选地，外延层3的晶格常数与多孔结构1P、鳍片结构1F、衬底1的晶格常数不同，例如当衬底1、鳍片1F、多孔结构1P为单晶体Si时，外延层3材质为Si、SiGe、SiC、Si:H、SiGeC，或包括GaAs、GaN、InP、InAs、GaInP、GaAsIn等的其他III-V族或II-VI族化合物半导体材料，以使得外延层3与多孔结构1P以及衬底1之间由于晶格失配而具有应变(拉应力或压应力)，这种应变作用于器件的沟道区从而提高了载流子迁移率，提高了器件的驱动能力。如图4右侧所示，外延层3不仅形成在沟槽1T的侧壁和底部，还填充了多孔结构1P的多个微孔隙，从而大大增加了两者之间的界面面积，有利于减小接触电阻、减小应变累积、减小位错密度，从而有利的提高了器件可靠性。优选地，在生长外延层3之前，进一步在外延层3与多孔结构1P之间形成超薄的(例如仅0.8～2nm)的缓冲层(未示出)，其晶格常数介于多孔结构1P/衬底1/鳍片1F与外延层3之间，减小了界面位错密度，从而进一步增强了界面的可靠性。如图4所示，填充在沟槽1T中的外延层3具备与图1中第一鳍片1F基本上相同的形貌，也即最终鳍片(后续的3F)形貌受到形成在绝缘层2内沟槽/间隙1T的自约束。

最后，如图5所示，部分去除绝缘层2，暴露出外延层3的顶部和一部分侧壁而形成多个第二鳍片3F，以及在多个鳍片3F之间留下了沟槽3G。优选采用湿法腐蚀(例如HF针对氧化硅、热磷酸针对氮化硅)或者等离子干法刻蚀或RIE(例如调节刻蚀气体配比使其对于绝缘层2的刻蚀速率明显大于对于外延层3的刻蚀速率，例如两者速率差5倍以上)。剩下的绝缘层2构成了第二鳍片3F之间的浅沟槽隔离(STI)，STI 2的剩余厚度决定了暴露出的鳍片3F的高度(鳍片3F顶部与STI 2顶部之间的高度差)。例如，暴露出的鳍片3F的高度为鳍片3F总高度(外延层3的总厚度，或鳍片3F顶部与衬底1顶部之间的高度差)的1/3～2/3，例如为100～500nm。

此后，采用已有的工艺完成器件制造。例如横跨第二鳍片结构3F形成沿第二方向延伸分布的栅极堆叠结构(未示出)，在栅极堆叠结构沿第一方向两侧的鳍片结构3F中和/或上形成源漏区，在整个器件上形成层间介质层并刻蚀形成暴露源漏区的接触孔，填充金属形成接触塞完成器件制造。

由此形成的FinFET器件结构具有如图5所示的结构，包括在衬底上沿第一方向延伸分布的多个鳍片结构(第二鳍片结构3F)、横跨多个鳍片结构沿第二方向延伸分布的栅极堆叠结构(未示出)、在栅极堆叠结构沿第一方向两侧的鳍片结构中和/或上的源漏区，其中，衬底与多个鳍片结构之间界面处具有多孔结构1P。其他具体结构和材质以及相应的形成工艺已经参照附图列举在以上说明中，在此不再赘述。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

1.一种半导体器件，包括在衬底上沿第一方向延伸分布的多个鳍片结构、横跨多个鳍片结构沿第二方向延伸分布的栅极堆叠结构、在栅极堆叠结构沿第一方向两侧的源漏区，其中，衬底与多个鳍片结构之间界面处具有多孔结构，多个鳍片结构由外延生长得到，并且外延层填充多孔结构的多个微孔隙。

2.如权利要求1的半导体器件，其中，多孔结构的多孔率为55％～70％。

3.如权利要求1的半导体器件，其中，多个鳍片结构的晶格常数不同于衬底。

4.如权利要求3的半导体器件，其中，多个鳍片结构的材料选自Si、SiGe、SiGeC、SiC、Si:H、III-V族化合物半导体、II-VI族化合物半导体的任一种及其组合。

5.如权利要求1的半导体器件，其中，多个鳍片结构与多孔结构之间还具有缓冲层。

6.如权利要求1的半导体器件，其中，衬底为具有4～10度倾斜角的p+衬底。

7.一种半导体器件制造方法，包括：

在衬底上形成沿第一方向延伸分布的多个第一鳍片结构；

生长外延层填充沟槽和多孔结构，外延层填充多孔结构的多个微孔隙；

8.如权利要求7的半导体器件制造方法，其中，刻蚀去除多个第一鳍片结构的刻蚀工艺包括电化学刻蚀、等离子干法刻蚀、反应离子刻蚀。

9.如权利要求8的半导体器件制造方法，其中，电化学刻蚀溶液包含刻蚀剂和清除剂，刻蚀剂选自包含有Br^-、Br₂、SO₄ ^2-、Cl^－、PO₃ ^3-、Cr₂O₇ ^2-、CrO₄ ^2-、Cr^3-、CrO₂ ^-、OH^-、F^-、异丙醇基团之中的任一种及其组合，清除剂选自含有巯基(-SH)的氨基酸类化合物、苯酚、无机亚砷酸、二甲基酰胺、乙醇的任一种及其组合。

10.如权利要求7的半导体器件制造方法，其中，生长外延层之前进一步包括，在多孔结构上形成缓冲层，缓冲层的晶格常数介于外延层与衬底之间。

11.如权利要求7的半导体器件制造方法，其中，外延层的晶格常数不同于衬底。

12.如权利要求11的半导体器件制造方法，其中，外延层的材料选自Si、SiGe、SiGeC、SiC、Si:H、III-V族化合物半导体、II-VI族化合物半导体的任一种及其组合。

13.如权利要求7的半导体器件制造方法，其中，衬底为具有4～10度倾斜角的p+衬底。

14.如权利要求7的半导体器件制造方法，其中，多孔结构的多孔率为55％～70％。

15.如权利要求7的半导体器件制造方法，其中，形成多个第二鳍片结构之后进一步包括，形成横跨多个鳍片结构沿第二方向延伸分布的栅极堆叠结构，以及形成在栅极堆叠结构沿第一方向两侧的源漏区。