CN117352514A - 芯片、制备方法及电子设备 - Google Patents

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Abstract

本申请公开了芯片、制备方法及电子设备，包括：衬底以及设置于衬底上的晶体管。晶体管包括：沟道结构、阻挡层、栅极、源极以及漏极。沟道结构包括沟道区和离子注入区，阻挡层设置于沟道结构背离衬底的一侧，栅极设置于阻挡层背离沟道结构的一侧，源极设置于沟道结构背离衬底的一侧，漏极设置于沟道结构背离衬底的一侧。源极设置于沟道区背离离子注入区的一侧，漏极覆盖离子注入区的至少部分区域。以及，栅极分别与沟道结构、源极以及漏极电性绝缘。本申请实施例中，源极的材料为狄拉克材料，具有更局域的电子密度分布和更短的热尾，即可降低器件的SS数值，提升器件的开态电流。

Description

芯片、制备方法及电子设备
技术领域
本申请涉及到半导体技术领域，尤其涉及到芯片、制备方法及电子设备。
背景技术
互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)技术是当今集成电路(Integrated Circuit，IC)的主流技术。其中，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)是构建集成电路的基本元件。通过在MOSFET的栅极上施加电压来控制MOSFET的源漏电流，从而实现器件的开关状态转换。关断速度由亚阈值摆幅(Subthreshold Swing，SS)来描述。其中，亚阈值摆幅是指使源漏电流变化一个量级所需要施加的栅极电压增量。亚阈值摆幅越小，意味着MOSFET的关断越快。在传统的FET中，由于电子的输运受到玻尔兹曼热尾的限制，器件的亚阈值摆幅在室温下通常不小于60mV/Dec。为了突破这个限制，许多具有不同机制的场效应晶体管被提出，例如，隧穿场效应晶体管(Tunnel FET)、负电容场效应晶体管等。但是，隧穿场效应晶体管的开态电流较低，导致器件和电路的工作速度降低。而负电容场效应晶体管存在性能不稳定以及较大的滞后效应。
发明内容
本申请实施例提供的芯片、其制备方法及电子设备，用于降低晶体管的亚阈值摆幅。
第一方面，本申请实施例提供了一种芯片，包括：衬底以及设置于衬底上的晶体管。晶体管包括：沟道结构、阻挡层、栅极、源极以及漏极。其中，沟道结构包括沟道区和离子注入区，阻挡层设置于沟道结构上，栅极设置于阻挡层背离衬底的一侧，源极设置于衬底上，漏极设置于衬底上。并且，在垂直于衬底所在平面的方向上，栅极与沟道区交叠，以使栅极覆盖所述沟道区的部分区域。源极设置于沟道区背离离子注入区的一侧，以使源极覆盖沟道区的部分区域，使源极与沟道结构电性接触。漏极覆盖离子注入区的至少部分区域，以使漏极与离子注入区电性接触。以及，栅极分别与沟道结构、源极以及漏极电性绝缘。本申请实施例中，源极的材料为狄拉克材料。与采用传统的二维或三维半导体材料并进行热电子注入作为源极相比，采用狄拉克材料形成的源极具有更局域的电子密度分布和更短的热尾。这样将狄拉克材料与传统的硅材料结合，通过电压调节源极的狄拉克材料的载流子的态密度，即可降低器件的SS数值，提升器件的开态电流。
本申请中所说的狄拉克材料是指该材料的低能电子被激发后能够像狄拉克粒子一样运动，也即该狄拉克材料的低能电子激发能够用狄拉克方程描述。狄拉克材料的电子态密度为能量的减函数，以及电子密度随着能量的增大而超指数地(super-exponentially)减小。示例性地，狄拉克材料可包括：石墨烯、硅烯、锗烯、NbTe2和TaTe2中的至少一种。本领域普通技术人员应理解，本申请中仅给出了狄拉克材料的部分示例，而并未穷举出可作为狄拉克材料的所有材料，并且本公开并不限于此。
并且，由于目前报道出来的采用狄拉克材料作为源极的FET，都是使用碳纳米管或者MoS2等作为沟道区材料的，而这些沟道区材料与CMOS制备工艺不兼容。若采用CMOS制备工艺，采用硅作为沟道区材料，狄拉克材料作为源极，制备得到的晶体管器件稳定性差，电性的Variation也很大。具体地，在工艺制备过程中，在形成晶体管时，通常是先刻蚀形成沟道区，之后再大规模转移狄拉克材料到衬底上，形成狄拉克材料膜层，再对狄拉克材料膜层进行刻蚀，形成源极。在对狄拉克材料膜层进行刻蚀时，会损坏沟道区，导致沟道区的界面差，尤其是沟道区的界面差，降低晶体管的性能。本申请实施例通过设置阻挡层，并使源极和阻挡层共同覆盖沟道结构的沟道区。在工艺制备过程中，在形成沟道区之后，先形成阻挡层，以在沟道区中的大部分区域中覆盖上阻挡层。之后，再大规模转移狄拉克材料到衬底上，形成狄拉克材料膜层，再对狄拉克材料膜层进行刻蚀，形成源极，并使刻蚀形成的源极也覆盖沟道区的一部分，以实现源极与沟道区电性接触，以使源极和阻挡层共同覆盖沟道结构的沟道区。这样采用阻挡层保护沟道区的大部分区域的界面，尤其是采用阻挡层保护沟道区中不需要被源极覆盖的部分，在刻蚀形成源极时，由于阻挡层的保护，该部分沟道区并不会受到刻蚀影响。从而改善由于刻蚀形成源极时对沟道区界面的影响，提高晶体管的性能。并且，还可以采用COMS制备工艺，来制备上述采用狄拉克材料作为源极的晶体管，从而将制备采用狄拉克材料作为源极的晶体管的工艺与COMS制备工艺相兼容。
在本申请一个可能的实现方式中，在垂直于衬底所在平面的方向上，阻挡层设置于沟道结构内。也就是说，阻挡层覆盖于沟道结构所在的区域内。可选地，在垂直于衬底所在平面的方向上，阻挡层与源极存在交叠区域，且处于交叠区域中的阻挡层设置于源极与沟道结构之间。这样使源极的一部分覆盖在阻挡层上，以使源极与阻挡层之间接触的更牢固，从而使阻挡层和源极共同覆盖沟道区。当然，在垂直于衬底所在平面的方向上，也可以将阻挡层与源极不交叠，且阻挡层与源极接触设置。这样使阻挡层直接与沟道区接触，且源极直接与沟道区接触，从而使阻挡层和源极共同覆盖沟道区。
在本申请一个可能的实现方式中，在垂直于衬底所在平面的方向上，阻挡层与漏极不交叠，且阻挡层与漏极接触设置。
可选地，在垂直于衬底所在平面的方向上，阻挡层还覆盖离子注入区的部分区域。例如，阻挡层还覆盖离子注入区靠近沟道区的边缘处的部分区域。这样可以使阻挡层不仅覆盖沟道区的部分区域，还覆盖离子注入区的部分区域，漏极覆盖离子注入区的其他区域，进一步提高阻挡层对沟道区的保护。
在本申请一个可能的实现方式中，栅极与源极之间设置有第一绝缘层，以通过第一绝缘层将栅极与源极电性绝缘。可选地，可以使第一绝缘层仅设置于源极上，以使第一绝缘层可以完全覆盖源极。可选地，栅极与阻挡层之间也可以设置有第一绝缘层，即在垂直于衬底所在平面的方向上，第一绝缘层还覆盖阻挡层，使阻挡层和第一绝缘层进行结合，将栅极和沟道结构电性绝缘，从而使源极与栅极可以更好的电性绝缘。
示例性地，由于栅极与阻挡层之间设置有第一绝缘层，在垂直于衬底所在平面的方向上，可以使栅极与源极具有部分交叠区域，以使栅极与沟道区在垂直于衬底所在平面的方向上交叠的区域尽可能增加，从而使栅极覆盖沟道区中更多的区域。
可选地，栅极与阻挡层之间也可以不设置第一绝缘层，而是使栅极与阻挡层直接接触设置，且在垂直于衬底所在平面的方向上，栅极所在的区域设置于阻挡层所在区域内。这样可以使栅极设置在阻挡层上，通过阻挡层将栅极和沟道结构电性绝缘。并且，为了使栅极与源极之间更好的电性绝缘，在垂直于衬底所在平面的方向上，栅极与源极之间设置有间隔距离。
可选地，也可以使在垂直于衬底所在平面的方向上，第一绝缘层还覆盖阻挡层，以及第一绝缘层还覆盖漏极的部分区域(例如漏极靠近沟道区的边缘处的部分区域)，进一步提高栅极与漏极之间的电性绝缘性能。
在本申请一个可能的实现方式中，晶体管还包括源极传输部。该源极传输部被配置为与源极电性连接，并进行信号传输。示例性地，源极传输部与其他信号线连接，从而使这些信号线上加载的信号，通过源极传输部传输向源极。
可选地，源极传输部设置于衬底和源极之间，源极设置于沟道区与源极传输部之间，即源极传输部与沟道区并未直接接触，而是源极远离沟道结构的一侧覆盖源极传输部的部分区域，使源极与源极传输部电性接触，且源极靠近沟道结构的一侧覆盖沟道区的部分区域，从而使源极传输部通过源极与沟道区连接，从而通过源极传输部经源极向沟道区传输信号。或者，也可以使源极传输部设置于源极与第一绝缘层之间，且源极传输部覆盖于源极远离沟道结构的一侧的部分区域上，以使源极与源极传输部电性接触，从而通过源极传输部传输信号。
可选地，可以采用同一膜层形成源极传输部与漏极。并且，在垂直于衬底所在平面的方向上，源极传输部与漏极之间具有间隔距离。这样通过使源极传输部与漏极由同一膜层形成，不需要增加额外的制备源极传输部的工艺，只需要通过一次构图工艺即可形成源极传输部与漏极的图案，能够简化制备工艺，节省生产成本，提高生产效率。
在本申请一个可能的实现方式中，晶体管还包括：控制电极，且控制电极分别与沟道结构、源极、栅极以及漏极电性绝缘。可选地，控制电极设置于第一绝缘层背离源极的一侧，以使控制电极与源极之间设置有第一绝缘层，从而通过第一绝缘层将控制电极与源极电性绝缘。并且，控制电极被配置为在施加控制电压时，调控源极的载流子的态密度，以降低亚阈值摆幅，提升器件的开态电流。例如，在形成源极的材料为p型狄拉克材料(例如p型石墨烯)时，通过向控制电极施加负电压的控制电压，将源极中部分区域的p型狄拉克材料调制成n型掺杂，以使其电子(即载流子)的态密度降低，从而使源极实现隧穿机制，进而降低亚阈值摆幅，提升器件的开态电流。在形成源极的材料为n型狄拉克材料时，通过向控制电极施加正电压的控制电压，将源极中部分区域的n型狄拉克材料调制成p型掺杂，以使其空穴(即载流子)的态密度降低，从而使源极实现隧穿机制，进而降低亚阈值摆幅，提升器件的开态电流。
在本申请一个可能的实现方式中，晶体管还包括：控制电极，且控制电极分别与沟道结构、源极、栅极以及漏极电性绝缘。可选地，控制电极设置于源极与衬底之间，且控制电极与源极之间设置有第四绝缘层，以通过第四绝缘层将控制电极与源极电性绝缘。并且，控制电极被配置为在施加控制电压时，调控源极的载流子的态密度，以降低亚阈值摆幅，提升器件的开态电流。例如，在形成源极的材料为p型狄拉克材料(例如p型石墨烯)时，通过向控制电极施加负电压的控制电压，将源极中部分区域的p型狄拉克材料调制成n型掺杂，以使其电子(即载流子)的态密度降低，从而使源极实现隧穿机制，进而降低亚阈值摆幅，提升器件的开态电流。在形成源极的材料为n型狄拉克材料时，通过向控制电极施加正电压的控制电压，将源极中部分区域的n型狄拉克材料调制成p型掺杂，以使其空穴(即载流子)的态密度降低，从而使源极实现隧穿机制，进而降低亚阈值摆幅，提升器件的开态电流。
在本申请一个可能的实现方式中，在垂直于衬底所在平面的方向上，控制电极与栅极之间交叠，即控制电极的部分区域与栅极的部分区域交叠。为了使控制电极与栅极电性绝缘，在控制电极与栅极之间设置有第二绝缘层。可选地，可以将第二绝缘层仅设置于控制电极与栅极的交叠之处。或者，也可以将第二绝缘层不仅设置于控制电极与栅极的交叠之处，还将第二绝缘层向背离栅极的方向延伸，设置在控制电极与第一绝缘层之间，将第二绝缘层和第一绝缘层进行结合，以将控制电极与源极更好的电性绝缘。可选地，第二绝缘层还覆盖栅极的部分区域、漏极的部分区域以及源极传输部的部分区域。因为栅极需要接收信号，需要与其他信号线连接，因此在第二绝缘层上可以设置通孔，暴露出栅极的部分区域，从而将栅极通过通孔与其他信号线连接。同理，设置贯穿第一绝缘层和第二绝缘层的通孔，以将漏极和源极传输部分别通过通孔与相应的其他信号线连接。
可选地，沟道结构中除作为源区(source)和漏区(drain)之外的其他区域可以作为沟道区。或者，在垂直于衬底所在平面的方向上，沟道结构中被栅极所覆盖的区域可以作为沟道区。或者，沟道结构中除作为源区(source)和漏区(drain)之外的其他区域，与在垂直于衬底所在平面的方向上，沟道结构中被栅极所覆盖的区域是相同的区域，即沟道结构中除作为源区(source)和漏区(drain)之外的其他区域被栅极所覆盖。
在本申请一个可能的实现方式中，在衬底上设置的晶体管可以但不限于为：平面场效应晶体管(Planar Field-Effect Transistor，Planar FET)、鳍式场效应晶体管(FinField-Effect Transistor，Fin FET)、环绕栅极场效应晶体管(Gate All Around Field-Effect Transistor，GAAFET)以及绝缘体上硅场效应晶体管(Silicon-On-InsulatorField Effect Transistor，SOIFET)中的一种或多种。
在本申请一个可能的实现方式中，衬底上设置的晶体管可以为SOIFET。SOIFET可以包括：沟道结构、阻挡层、漏极、源极、第一绝缘层、栅极、源极传输部、第二绝缘层以及控制电极。其中，绝缘体上硅(Silicon-On-Insulator，SOI)衬底可以具有层叠设置的下层硅层、埋入式绝缘层以及上层硅层，可以通过对SOI衬底的上层硅层进行刻蚀，形成沟道结构。下层硅层和埋入式绝缘层作为一个整体，形成SOIFET的衬底。并且，栅极分别与沟道结构、源极以及漏极电性绝缘，控制电极分别与沟道结构、源极、栅极以及漏极电性绝缘。示例性地，沟道结构包括沟道区和离子注入区。阻挡层设置于沟道结构背离衬底的一侧且阻挡层覆盖沟道结构的部分区域，保护沟道结构。栅极设置于阻挡层背离沟道结构的一侧，以使栅极与沟道结构电性绝缘。源极设置于沟道结构背离衬底的一侧且源极覆盖沟道区的部分区域，以使源极与沟道结构电性接触。栅极与源极之间设置有第一绝缘层，以通过第一绝缘层将栅极与源极电性绝缘。漏极设置于沟道结构背离衬底的一侧且漏极覆盖离子注入区的至少部分区域，以使漏极与沟道结构的离子注入区电性接触。控制电极设置于源极背离衬底的一侧，且在控制电极与栅极之间设置有第二绝缘层，以使控制电极与栅极电性绝缘。源极传输部设置于衬底和源极之间，且源极远离沟道结构的一侧覆盖源极传输部的部分区域，以使源极远离沟道结构的一侧与源极传输部电性接触，从而通过源极传输部向源极传输信号。
在本申请一个可能的实现方式中，SOIFET也可以包括：沟道结构、阻挡层、漏极、源极、第一绝缘层、栅极、源极传输部以及控制电极。在本实施例中，SOIFET中未设置第二绝缘层，而是将控制电极与第一绝缘层直接接触，即将控制电极直接设置于第一绝缘层上，以通过第一绝缘层将控制电极与源极电性绝缘。这样可以减少一个膜层的制作工艺，简化制备工艺，节省生产成本，提高生产效率。示例性地，在垂直于衬底所在平面的方向上，控制电极所在的区域设置于源极所在的区域内，这样在控制电极施加控制电压时，实现调控源极的载流子的态密度的效果。并且，在垂直于衬底所在平面的方向上，第一绝缘层可以设置于源极、阻挡层、漏极以及源极传输部上。其中，第一绝缘层可以完全覆盖源极和阻挡层，第一绝缘层不完全覆盖漏极，因为漏极需要输出信号，需要与其他信号线连接，因此在第一绝缘层上设置通孔，暴露出漏极的部分区域，从而将漏极通过通孔与其他信号线连接。以及，第一绝缘层不完全覆盖源极传输部，因为源极传输部也需要输出信号，需要与其他信号线连接，因此在第一绝缘层上设置通孔，暴露出源极传输部的部分区域，从而将源极传输部通过通孔与其他信号线连接。可选地，可以采用同一膜层形成控制电极与栅极，以使控制电极与栅极同层同材质设置。并且，在垂直于衬底所在平面的方向上，控制电极与栅极之间具有间隔距离(该间隔距离的具体数值可以根据实际应用的需求确定，在此不作限定)，以使控制电极与栅极电性绝缘。这样通过使控制电极与栅极由同一膜层形成，不需要增加额外的制备控制电极的工艺，只需要通过一次构图工艺即可形成栅极和控制电极的图案，能够简化制备工艺，节省生产成本，提高生产效率。
在本申请一个可能的实现方式中，SOIFET也可以包括：沟道结构、阻挡层、漏极、源极、第一绝缘层、栅极、第四绝缘层、源极传输部以及控制电极。在一些示例中，将控制电极设置于源极与衬底之间，且控制电极与源极之间设置有第四绝缘层，以通过第四绝缘层将控制电极与源极电性绝缘。可选地，可以采用同一膜层形成漏极、控制电极以及源极传输部。例如，在形成漏极时，形成控制电极和源极传输部。这样通过使漏极、控制电极以及源极传输部由同一膜层形成，不需要增加额外制备控制电极和源极传输部的工艺，只需要通过一次构图工艺即可形成控制电极、源极传输部与漏极的图案，能够简化制备工艺，节省生产成本，提高生产效率。可选地，可以采用同一膜层形成阻挡层和第四绝缘层。例如，在形成阻挡层时，形成第四绝缘层。这样通过使阻挡层和第四绝缘层由同一膜层形成，不需要增加额外制备第四绝缘层的工艺，只需要通过一次构图工艺即可形成阻挡层和第四绝缘层的图案，能够简化制备工艺，节省生产成本，提高生产效率。
在本申请一个可能的实现方式中，SOIFET也可以包括：沟道结构、阻挡层、漏极、源极、第一绝缘层、栅极以及源极传输部。即相当于上述SOIFET中未设置第二绝缘层与控制电极时的结构。为了实现控制电极的功能，将衬底中的半导体材料层(如SOI衬底的下层硅层)复用为控制电极。
可选地，在SOIFET中，沟道结构中除离子注入区之外的其他区域可以作为沟道区。在实际工作时，在SOIFET中，在垂直于衬底所在平面的方向上，沟道结构中被栅极所覆盖的区域可以作为晶体管工作时的沟道区。
在本申请一个可能的实现方式中，衬底上设置的晶体管还可以为Planar FET。该Planar FET可以包括：沟道结构、阻挡层、漏极、源极、第一绝缘层、栅极、源极传输部、第二绝缘层以及控制电极。在一些示例中，衬底具有浅沟槽隔离(Shallow Trench Isolation，STI)结构，以定义出沟道结构在衬底中占据的区域，并通过STI结构隔离不同晶体管的沟道结构。沟道结构包括沟道区、离子注入区以及源极定义区，沟道区位于离子注入区与源极定义区之间。源极和源极传输部共同覆盖源极定义区，即源极和源极传输部直接与沟道结构接触。
可选地，在Planar FET中，沟道结构中除离子注入区和源极定义区之外的其他区域可以作为沟道区。在实际工作时，在垂直于衬底所在平面的方向上，沟道结构中被栅极所覆盖的区域可以作为晶体管工作时的沟道区。
可选地，衬底包括但不限于硅、锗、金刚石、绝缘体上硅等衬底。以硅衬底为例，采用光刻工艺和刻蚀工艺，对硅衬底进行刻蚀，形成浅沟槽，并使将要形成沟道结构的衬底区域保留下来，形成初始沟道结构。之后，对初始沟道结构中的漏端硅区域进行相应的离子注入，通过快速退火工艺激活相应的离子，形成离子注入区。之后，在浅沟槽中填充氧化硅或氮化硅，形成STI结构和最终的沟道结构。并且，在硅衬底上形成栅极后，在垂直于衬底所在平面的方向上，硅衬底被栅极覆盖的区域作为Planar FET中的沟道区。
在本申请一个可能的实现方式中，衬底上设置的晶体管也可以为Fin FET。该FinFET可以包括一个、两个、三个、四个或多个鳍状沟道结构。在一些示例中，Fin FET可以包括：沟道结构(作为鳍状沟道结构)、阻挡层、漏极、源极、第一绝缘层、栅极、源极传输部、第二绝缘层以及控制电极。可选地，将第二绝缘层仅设置于控制电极与栅极交叠之处。这样可以使处于控制电极与栅极交叠区域之外控制电极与源极之间设置第一绝缘层，以通过第一绝缘层将控制电极与源极电性绝缘。以及，在垂直于衬底所在平面的方向上，第一绝缘层可以设置于源极、阻挡层、漏极以及源极传输部上。并且，第一绝缘层可以完全覆盖源极和阻挡层，第一绝缘层不完全覆盖漏极，因为漏极需要输出信号，需要与其他信号线连接，因此在第一绝缘层上可以设置通孔，以暴露出漏极的部分区域，从而将漏极通过通孔与其他信号线连接。以及，第一绝缘层不完全覆盖源极传输部，因为源极传输部需要输出信号，需要与其他信号线连接，因此在第一绝缘层上可以设置通孔，以暴露出源极传输部的部分区域，从而将源极传输部通过通孔与其他信号线连接。可选地，也可以使第一绝缘层仅设置于源极和阻挡层上，并使第一绝缘层完全覆盖源极和阻挡层。
可选地，阻挡层覆盖处于阻挡层和沟道结构的交叠区域中的沟道结构的顶部，这样可以实现对鳍状沟道结构的顶部进行保护。或者，阻挡层覆盖处于阻挡层和沟道结构的交叠区域中的沟道结构的顶部和侧壁，这样可以使阻挡层包裹着相应区域中的鳍状沟道结构，实现对鳍状沟道结构的顶部和侧壁均进行保护。
可选地，源极覆盖处于源极和沟道结构的交叠区域中的沟道结构的顶部。这样可以使源极与鳍状沟道结构的顶部进行电性接触。或者，源极覆盖处于源极和沟道结构的交叠区域中的沟道结构的顶部和侧壁，这样可以使源极包裹着相应区域中的鳍状沟道结构，以使源极与鳍状沟道结构的顶部和侧壁均进行电性接触，提高源极与沟道结构的接触性能。
可选地，第一绝缘层包裹着覆盖于沟道结构相应区域中的源极和阻挡层。栅极覆盖于第一绝缘层上，并包裹着相应区域中的沟道结构的顶部和侧壁。控制电极中的一部分设置于第一绝缘层上，另一部分设置于第二绝缘层上并包裹着相应区域中的栅极。
在本申请一个可能的实现方式中，Fin FET也可以包括：沟道结构、阻挡层、漏极、源极、第一绝缘层、栅极以及源极传输部。即相当于上述Fin FET中未设置第二绝缘层与控制电极时的结构。为了实现控制电极的功能，将衬底中的半导体材料层(如SOI衬底的下层硅层)复用为控制电极。
可选地，在Fin FET中，鳍状沟道结构中除离子注入区之外的其他区域可以作为沟道区。在实际工作时，在垂直于衬底所在平面的方向上，鳍状沟道结构中被栅极所覆盖的区域可以作为晶体管工作时的沟道区。
在本申请一个可能的实现方式中，衬底上设置的晶体管还可以为GAAFET。该GAAFET可以包括一个、两个、三个、四个或多个沟道结构。在一些示例中，GAAFET可以包括：沟道结构、阻挡层、漏极、源极、第一绝缘层、栅极、源极传输部、第二绝缘层以及控制电极。可选地，衬底包括但不限于硅、锗、金刚石、绝缘体上硅等衬底。示例性地，在衬底为SOI衬底时，可以对上层硅层进行刻蚀，以及对埋入式绝缘层进行选择性刻蚀，刻蚀出悬浮的沟道结构。之后，对沟道结构的漏端硅区域进行相应的离子注入，通过快速退火工艺激活相应的离子，形成离子注入区。
示例性地，栅极环绕沟道结构设置，为了将栅极与沟道结构绝缘，第一绝缘层也环绕沟道结构设置。并且，在垂直于衬底所在平面的方向上，与沟道结构交叠的控制电极的部分也环绕沟道结构设置，为了使控制电极与栅极电性绝缘，则需要在控制电极与栅极之间的交叠处设置第二绝缘层。可选地，阻挡层覆盖在沟道结构的顶部(即沟道结构背离下层硅层的一侧)。源极也覆盖在沟道结构的顶部，以使阻挡层和源极共同覆盖在沟道结构的顶部。可选地，阻挡层环绕处于阻挡层和沟道结构的交叠区域中的沟道结构。源极的部分覆盖在沟道结构的顶部(即沟道结构背离下层硅层一侧)。
在本申请一个可能的实现方式中，也可以不采用膜层制备工艺形成控制电极，而是将衬底中的半导体材料层复用为控制电极。在一些示例中，衬底包括：第三绝缘层和半导体材料层。其中，第三绝缘层设置于半导体材料层与沟道结构之间。示例性地，将半导体材料层复用为控制电极。可选地，SOI衬底可以具有层叠设置的下层硅层、埋入式绝缘层以及上层硅层。在衬底为SOI衬底时，可以将第三绝缘层设置为埋入式绝缘层，将半导体材料层设置为下层硅层，以采用下层硅层复用为控制电极。在实际应用中，为了提高下层硅层的导电性可以对下层硅层进行离子掺杂。示例性地，可以采用整面的下层硅层控制衬底上设置的采用狄拉克材料的源极。也可以对下层硅层进行刻蚀，得到相互间隔设置的控制电极，以针对每一个狄拉克材料的源极设置一个刻蚀形成的控制电极。
在本申请一个可能的实现方式中，GAAFET也可以包括：沟道结构、阻挡层、漏极、源极、第一绝缘层、栅极以及源极传输部。即相当于上述GAAFET中未设置第二绝缘层与控制电极时的结构。为了实现控制电极的功能，将衬底中的半导体材料层(如SOI衬底的下层硅层)复用为控制电极。
可选地，在GAAFET中，沟道结构中除离子注入区之外的其他区域可以作为沟道区。在实际工作时，在垂直于衬底所在平面的方向上，鳍状沟道结构中被栅极所覆盖的区域可以作为晶体管工作时的沟道区。
第二方面，本申请实施例还提供了一种芯片的制备方法，包括：在衬底上形成沟道结构，并使沟道结构包括沟道区和离子注入区。在衬底上形成漏极，并使漏极覆盖离子注入区的至少部分区域，以及使漏极分别与源极以及栅极电性绝缘。在沟道结构上形成阻挡层，并使阻挡层至少覆盖沟道区的部分区域，暴露出沟道区中背离离子注入区一侧的部分区域。在形成有阻挡层的衬底上，采用狄拉克材料形成源极，并使源极和阻挡层共同覆盖沟道结构的沟道区。在衬底上形成栅极，并在垂直于衬底所在平面的方向上，使栅极与沟道区交叠，以及使栅极分别与沟道结构、源极以及漏极电性绝缘。本申请实施例通过设置阻挡层，采用阻挡层保护沟道区的大部分区域的界面，尤其是采用阻挡层保护沟道区中不需要被源极覆盖的部分，在刻蚀形成源极时，由于阻挡层的保护，该部分沟道区并不会受到影响。从而改善由于刻蚀形成源极时对沟道结构界面的影响，提高晶体管的性能。并且，这样还可以采用COMS制备工艺，来制备上述采用狄拉克材料作为源极的晶体管，从而将制备采用狄拉克材料作为源极的晶体管的工艺与COMS制备工艺相兼容。
在本申请一个可能的实现方式中，在衬底上形成沟道结构，包括：首先，当衬底为SOI衬底时，可以采用光刻工艺和刻蚀工艺，对SOI衬底的上层硅层进行刻蚀，刻蚀出包括沟道区以及用于形成离子注入区的漏端硅区域A的初始沟道结构。下层硅层和埋入式绝缘层作为一个整体，形成衬底。之后，对漏端硅区域进行相应的离子注入，通过快速退火工艺激活相应的离子，形成离子注入区，以形成沟道结构。
在本申请一个可能的实现方式中，在衬底上形成漏极时，还形成源极传输部，包括：在一些示例中，在形成有沟道结构的衬底上设置漏极用掩膜，通过漏极用掩膜将不需要设置漏极和源极传输部的区域遮盖上，而将需要设置漏极和源极传输部的区域暴露出来。可选地，漏极用掩膜可以是采用光刻胶形成的掩膜或者硬掩膜板。其中，使用光刻胶作为漏极用掩膜时，可以使用光刻工艺，通过曝光、显影等工艺将光刻胶膜层图案化。使用硬掩膜板作为漏极用掩膜时，可以将包含漏极图案和源极传输部图案的硬掩膜板紧紧贴在衬底上。之后，从物理气相沉积、化学气相沉积、电子束蒸发镀膜工艺以及磁控溅射工艺中选取合适的沉积工艺，在衬底上先沉积金属粘附材料之后沉积金属电极材料，形成漏极和源极传输部。之后，去除漏极用掩膜。
在本申请一个可能的实现方式中，在沟道结构上形成阻挡层，包括：首先，采用光刻工艺，在衬底上形成光刻胶掩膜。之后，采用沉积工艺，在形成有光刻胶掩膜的衬底上沉积形成阻挡层。示例性地，首先，采用光刻工艺，通过曝光、显影等工艺将光刻胶膜层图案化，在衬底具有沟道结构的一侧上形成具有阻挡层图案的光刻胶掩膜，作为阻挡层用掩膜，通过阻挡层用掩膜将不需要设置阻挡层的区域遮盖上，而将需要设置阻挡层的区域暴露出来。之后，从物理气相沉积、化学气相沉积、电子束蒸发镀膜工艺以及磁控溅射工艺中选取合适的沉积工艺，在形成有阻挡层用掩膜的衬底上沉积阻挡层的材料，形成阻挡层。之后，去除阻挡层用掩膜。
在本申请一个可能的实现方式中，在沟道结构上形成阻挡层，包括：首先，将具有阻挡层图案的硬掩膜板贴敷于衬底具有沟道结构的一侧。之后，采用沉积工艺，在贴敷有硬掩膜板的衬底上沉积形成阻挡层。示例性地，首先，采用具有阻挡层图案的硬掩膜板作为阻挡层用掩膜，将阻挡层用掩膜紧紧贴敷于衬底具有沟道结构的一侧，通过阻挡层用掩膜将不需要设置阻挡层的区域遮盖上，而将需要设置阻挡层的区域暴露出来。之后，从物理气相沉积、化学气相沉积、电子束蒸发镀膜工艺以及磁控溅射工艺中选取合适的沉积工艺，在衬底上沉积阻挡层的材料，形成阻挡层。之后，去除阻挡层用掩膜。
在本申请一个可能的实现方式中，在沟道结构上形成阻挡层之后，且在采用狄拉克材料形成源极之前，还包括：首先，采用光刻工艺，将光刻胶图案化，以在阻挡层上形成采用光刻胶的保护层，并使保护层覆盖且包裹阻挡层，以保护阻挡层。之后，采用腐蚀性溶液(例如4％的氢氟酸溶液)，去除位于暴露出的沟道区表面的氧化层，以提升即将形成的狄拉克材料(例如石墨烯)与沟道区(即硅沟道结构)的接触性能。若不设置保护层，在采用腐蚀性溶液去除氧化层时，会对阻挡层材料的结构造成破坏。本申请在采用腐蚀性溶液去除氧化层之前在阻挡层上设置保护层，可以通过保护层对阻挡层进行保护，避免阻挡层受腐蚀性溶液的作用，而造成破坏。之后，去除保护层。
在本申请一个可能的实现方式中，在形成有阻挡层的衬底上，采用狄拉克材料形成源极，包括：采用原位生长方法或者小面积转移方法(即狄拉克材料不会完全覆盖在沟道区(即硅沟道结构)上面)，在沟道区中且沟道区背离离子注入区的一侧上设置单层的狄拉克材料，形成源极，并使形成的源极的一部分覆盖在阻挡层的部分区域上，使源极和阻挡层共同覆盖沟道结构的沟道区。或者，首先，从物理气相沉积、化学气相沉积、电子束蒸发镀膜工艺以及磁控溅射工艺中选取合适的沉积工艺，在衬底上覆盖一整层狄拉克材料膜层。之后，采用光刻工艺和刻蚀工艺，对狄拉克材料膜层进行图案化，保留与沟道区中且沟道区背离离子注入区的一侧接触的狄拉克材料膜层，去除其余区域的狄拉克材料膜层，形成源极，并使形成的源极的一部分覆盖在阻挡层的部分区域上，以使源极和阻挡层共同覆盖沟道结构的沟道区。或者，首先，采用大规模转移方法，将已生长好的狄拉克材料晶圆，从其金属基底或绝缘体基底上剥离并转移至设置沟道区一侧的衬底上，从而在衬底上覆盖一整层狄拉克材料膜层。之后，采用光刻工艺和刻蚀工艺，对狄拉克材料膜层进行图案化，保留与沟道区背离离子注入区的一侧接触的狄拉克材料膜层，去除其余区域的狄拉克材料膜层，形成源极，并使形成的源极的一部分覆盖在阻挡层的部分区域上，以使源极和阻挡层共同覆盖沟道结构的沟道区。
在本申请一个可能的实现方式中，在衬底上形成栅极，包括：首先，在衬底上设置栅极用掩膜，通过栅极用掩膜将不需要设置栅极的区域遮盖上，而将需要设置栅极的区域暴露出来。示例性地，该栅极用掩膜可以是采用光刻胶形成的掩膜或者硬掩膜板。其中，使用光刻胶作为栅极用掩膜时，可以使用光刻工艺，通过曝光、显影等工艺将光刻胶膜层图案化。使用硬掩膜板作为栅极用掩膜时，将包含栅极图案的硬掩膜板紧紧贴在衬底上。之后，从物理气相沉积、化学气相沉积、电子束蒸发镀膜工艺以及磁控溅射工艺中选取合适的沉积工艺，在衬底上先沉积金属粘附材料之后沉积金属电极材料，形成栅极。之后，去除栅极用掩膜。
在本申请一个可能的实现方式中，在衬底上形成栅极之后，还包括：形成控制电极，并使控制电极分别与沟道结构、源极、栅极以及漏极电性绝缘；其中，控制电极被配置为在施加控制电压时，调控源极的载流子的态密度。在一些示例中，首先，在衬底上形成控制电极用掩膜，通过控制电极用掩膜将不需要设置控制电极的区域遮盖上，而将需要设置控制电极的区域暴露出来。示例性地，控制电极用掩膜可以是采用光刻胶形成的掩膜或者硬掩膜板。其中，使用光刻胶作为控制电极用掩膜时，可以使用光刻工艺，通过曝光、显影等工艺将光刻胶膜层图案化。使用硬掩膜板作为控制电极用掩膜时，将包含控制电极图案的硬掩膜板紧紧贴在衬底上。之后，从物理气相沉积、化学气相沉积、电子束蒸发镀膜工艺以及磁控溅射工艺中选取合适的沉积工艺，在衬底上先沉积金属粘附材料之后沉积金属电极材料，形成控制电极。之后，去除控制电极用掩膜。
在本申请一个可能的实现方式中，在衬底上形成栅极时，形成控制电极。并使栅极分别与沟道结构、源极以及漏极电性绝缘，以及使控制电极分别与沟道结构、源极、栅极以及漏极电性绝缘。在一些示例中，首先，在形成有第一高介电常数材料膜层的衬底上设置栅极用掩膜，通过栅极用掩膜将不需要设置栅极和控制电极的区域遮盖上，而将需要设置栅极和控制电极的区域暴露出来。示例性地，该栅极用掩膜可以是采用光刻胶形成的掩膜或者硬掩膜板。其中，使用光刻胶作为栅极用掩膜时，可以使用光刻工艺，通过曝光、显影等工艺将光刻胶膜层图案化。使用硬掩膜板作为栅极用掩膜时，将包含栅极图案和控制电极图案的硬掩膜板紧紧贴在衬底具有沟道结构的一侧上。之后，从物理气相沉积、化学气相沉积、电子束蒸发镀膜工艺以及磁控溅射工艺中选取合适的沉积工艺，在衬底上先沉积金属粘附材料之后沉积金属电极材料，形成栅极和控制电极。之后，去除栅极用掩膜。
第三方面，本申请实施例还提供了一种电子设备，该电子设备可以为智能手机、智能电视、笔记本电脑等设备。该电子设备可以包括：电路板和芯片，并且该芯片与电路板连接。其中，该芯片可以为如第一方面或第一方面的各种可能设计中的芯片，或者如采用第二方面或第二方面的各种可能设计中制备的芯片。由于上述芯片中的晶体管可以降低亚阈值摆幅，提升器件的开态电流，从而使得上述芯片的性能较好，因而，包括上述芯片的电子设备的性能也较好。以及，该电子设备解决问题的原理与前述芯片可以解决问题的原理相似，因此该电子设备的技术效果可以参照前述芯片的技术效果，重复之处不再赘述。
附图说明
图1为本申请实施例提供的芯片的一些结构示意图；
图2为本申请实施例提供的芯片的制作方法的一些流程图；
图3a至图3j分别为本申请实施例中芯片的制作方法中各步骤对应的一些结构示意图；
图4为本申请实施例提供的芯片的另一些结构示意图；
图5为本申请实施例提供的芯片的制作方法的另一些流程图；
图6为本申请实施例中芯片的制作方法中对应的另一些结构示意图；
图7为本申请实施例提供的芯片的又一些结构示意图；
图8为本申请实施例提供的芯片的制作方法的又一些流程图；
图9a与图9b分别为本申请实施例中芯片的制作方法中对应的又一些结构示意图；
图10为本申请实施例提供的芯片的又一些结构示意图；
图11a与图11b分别为本申请实施例中芯片的制作方法中对应的又一些结构示意图；
图12为本申请实施例提供的芯片的又一些结构示意图；
图13a为本申请实施例提供的图12中虚线AA’处的一些截面示意图；
图13b为本申请实施例提供的图12中虚线AA’处的另一些截面示意图；
图14a至图14e分别为本申请实施例中芯片的制作方法中对应的又一些结构示意图；
图15为本申请实施例提供的芯片的又一些结构示意图；
图16a为本申请实施例提供的图15中虚线AA’处的一些截面示意图；
图16b为本申请实施例提供的图15中虚线AA’处的另一些截面示意图；
图17为本申请实施例中芯片的制作方法中对应的又一些结构示意图；
图18为本申请实施例提供的芯片的又一些结构示意图；
图19a为本申请实施例提供的芯片的又一些结构示意图；
图19b为本申请实施例提供的图19a中虚线AA’处的一些截面示意图；
图20a为本申请实施例提供的芯片的又一些结构示意图；
图20b为本申请实施例提供的图20a中虚线AA’处的一些截面示意图。
附图标记：
11-基轴；12-侧墙；101-衬底；101’-硅衬底；102-沟道结构；102’、102”’-初始沟道结构；102”-鳍状沟道结构；1001-下层硅层；1002-埋入式绝缘层；1003A-上层硅层；1003-沟道区；1004-离子注入区；1004A-漏端硅区域；1004’-源极定义区；1005-漏极；1006-阻挡层；1007-源极；1008-第一绝缘层；1009-栅极；1010-第二绝缘层；1011-控制电极；1012-源极传输部；1007A-石墨烯膜层；1008A-第一高介电常数材料膜层；1010A-第二高介电常数材料膜层；1013-第四绝缘层；1014-半导体材料层；1015-第三绝缘层。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本申请更全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述。本申请中所描述的表达位置与方向的词，均是以附图为例进行的说明，但根据需要也可以做出改变，所做改变均包含在本申请保护范围内。本申请的附图仅用于示意相对位置关系不代表真实比例。
需要说明的是，在以下描述中阐述了具体细节以便于充分理解本申请。但是本申请能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广。因此本申请不受下面公开的具体实施方式的限制。说明书后续描述为实施本申请的较佳实施方式，然描述乃以说明本申请的一般原则为目的，并非用以限定本申请的范围。
为了方便理解本申请实施例提供的芯片、制备方法及电子设备，下面首先介绍一下其应用场景。
本申请实施例提供的晶体管，由于可以降低亚阈值摆幅，提升器件的开态电流，在该晶体管应用于芯片中时，可以提高芯片的性能。并且，本申请实施例提供的芯片可以被广泛应用在各种电子设备中，例如应用于具有逻辑器件或存储器件等的电子设备中。示例性地，该电子设备可以为智能手机、智能电视、笔记本电脑、掌上电脑(Personal DigitalAssistant，PDA)、具备无线通讯功能的可穿戴设备(如智能手表、智能眼镜、智能手环)或车载设备等。应注意的是，本申请实施例提出的芯片旨在包括但不限于应用在这些和任意其它适合类型的电子设备中。
本申请提出一种可以降低亚阈值摆幅，提升器件的开态电流的芯片及其制备方法，下文将详细阐述本申请的各个实施例。其中，本申请中的芯片可以具有一个、两个、三个、四个或多个晶体管，该晶体管可以具有一个、两个、三个、四个或多个沟道结构，下面仅是以一个晶体管具有一个沟道结构为例进行示意。
在本申请提供的一些实施例中，芯片可以包括衬底以及设置于衬底上的晶体管。示例性地，在衬底上设置的晶体管可以但不限于为：平面场效应晶体管(Planar Field-Effect Transistor，Planar FET)、鳍式场效应晶体管(Fin Field-Effect Transistor，Fin FET)、环绕栅极场效应晶体管(Gate All Around Field-Effect Transistor，GAAFET)以及绝缘体上硅场效应晶体管(Silicon-On-Insulator Field Effec Transistor，SOIFET)。
参照图1，图1示出了本申请实施例提供的芯片的一些结构示意图。
参照图1，在本申请提供的一些实施例中，衬底101上设置的晶体管可以为SOIFET。示例性地，SOIFET可以包括：沟道结构102、阻挡层1006、漏极1005、源极1007、第一绝缘层1008、栅极1009、源极传输部1012、第二绝缘层1010以及控制电极1011。其中，栅极1009分别与沟道结构102、源极1007以及漏极1005电性绝缘，控制电极1011分别与沟道结构102、源极1007、栅极1009以及漏极1005电性绝缘。示例性地，沟道结构102包括沟道区1003和离子注入区1004。阻挡层1006设置于沟道结构102背离衬底101的一侧且阻挡层1006覆盖沟道结构102的部分区域，保护沟道结构102。栅极1009设置于阻挡层1006背离沟道结构102的一侧，以使栅极1009与沟道结构102电性绝缘。且在垂直于衬底101(包括1001和1002)所在平面的方向上，栅极1009与沟道区1003交叠，以使栅极1009覆盖沟道区1003的部分区域。源极1007设置于沟道结构102背离衬底101的一侧且源极1007覆盖沟道区1003的部分区域，以使源极1007与沟道结构102电性接触。栅极1009与源极1007之间设置有第一绝缘层1008，以通过第一绝缘层1008将栅极1009与源极1007电性绝缘。漏极1005设置于沟道结构102背离衬底101的一侧且漏极1005覆盖离子注入区1004的至少部分区域，以使漏极1005与沟道结构102的离子注入区1004电性接触。控制电极1011设置于源极1007背离衬底101的一侧，且在控制电极1011与栅极1009之间设置有第二绝缘层1010，以使控制电极1011与栅极1009电性绝缘。源极传输部1012设置于衬底101和源极1007之间，且源极1007远离沟道结构102的一侧覆盖源极传输部1012的部分区域，以使源极1007远离沟道结构102的一侧与源极传输部1012电性接触，从而通过源极传输部1012向源极1007传输信号。
参照图1，在本申请提供的一些实施例中，绝缘体上硅(Silicon-On-Insulator，SOI)衬底可以具有层叠设置的下层硅层、埋入式绝缘层以及上层硅层，可以通过对SOI衬底的上层硅层进行刻蚀，形成沟道结构102。并且可通过例如离子注入技术对定义出的沟道结构102中的部分区域进行离子掺杂，形成离子注入区1004。沟道结构102中除离子注入区1004之外的其他区域未进行离子掺杂，形成沟道区1003。并且，下层硅层和埋入式绝缘层作为一个整体，形成SOIFET的衬底101。需要说明的是，1001代表SOI衬底的下层硅层，1002代表埋入式绝缘层。
在本申请提供的一些实施例中，源极的材料设置为狄拉克材料，本申请中所说的狄拉克材料是指该材料的低能电子被激发后能够像狄拉克粒子一样运动，也即该狄拉克材料的低能电子激发能够用狄拉克方程描述。狄拉克材料的电子态密度为能量的减函数，以及电子密度随着能量的增大而超指数地(super-exponentially)减小。示例性地，狄拉克材料可包括：石墨烯、硅烯、锗烯、NbTe2和TaTe2中的至少一种。本领域普通技术人员应理解，本申请中仅给出了狄拉克材料的部分示例，而并未穷举出可作为狄拉克材料的所有材料，并且本公开并不限于此。
本申请实施例中，通过将源极的材料设置为狄拉克材料，与采用传统的二维或三维半导体材料并进行热电子注入作为源极相比，采用狄拉克材料形成的源极具有更局域的电子密度分布和更短的热尾。这样将狄拉克材料与传统的硅材料结合，通过电压调节源极的狄拉克材料的载流子的态密度，即可降低器件的SS数值，提升器件的开态电流。
参照图1，在本申请提供的一些实施例中，源极1007设置于沟道区1003背离离子注入区1004的一侧，且源极1007和阻挡层1006共同覆盖沟道结构102的沟道区1003。通过将采用狄拉克材料的源极1007覆盖着沟道区1003的一部分，使源极1007与沟道区1003能够电性接触。以及，将采用狄拉克材料的源极1007还覆盖着埋入式绝缘层1002的一部分，使源极1007与埋入式绝缘层1002直接接触。以及，通过将阻挡层1006也覆盖着沟道区1003的一部分，使阻挡层1006与沟道区1003直接接触，从而对该部分沟道区1003进行保护。可选地，阻挡层1006的材料包括但不限于氧化硅和氧化铝中的至少一种。
需要说明的是，申请人发现，目前报道出来的采用狄拉克材料作为源极的FET，都是使用碳纳米管或者MoS2等作为沟道结构材料的，这些沟道结构材料与CMOS制备工艺不兼容。若采用CMOS制备工艺，采用硅作为沟道结构材料，狄拉克材料作为源极，制备得到的晶体管器件稳定性差，电性的Variation也很大。具体地，在工艺制备过程中，在形成晶体管时，通常是先刻蚀形成沟道结构，之后再大规模转移狄拉克材料到衬底上，形成狄拉克材料膜层，再对狄拉克材料膜层进行刻蚀，形成源极。在对狄拉克材料膜层进行刻蚀时，会损坏沟道结构，导致沟道结构的界面差，尤其是沟道区的界面差，降低晶体管的性能。本申请实施例在刻蚀形成沟道结构之后，先形成阻挡层，以在沟道区中的大部分区域中覆盖上阻挡层。之后，再大规模转移狄拉克材料到衬底上，形成狄拉克材料膜层，再对狄拉克材料膜层进行刻蚀，形成源极，并使刻蚀形成的源极也覆盖沟道区的一部分，以实现源极与沟道区电性接触。这样采用阻挡层保护沟道区的大部分区域的界面，尤其是采用阻挡层保护沟道区中不需要被源极覆盖的部分，在刻蚀形成源极时，由于阻挡层的保护，该部分沟道区并不会受到影响。从而改善由于刻蚀形成源极时对沟道结构界面的影响，提高晶体管的性能。并且，这样还可以采用COMS制备工艺，来制备上述采用狄拉克材料作为源极的晶体管，从而将制备采用狄拉克材料作为源极的晶体管的工艺与COMS制备工艺相兼容。
参照图1，在本申请提供的一些实施例中，控制电极1011设置于第一绝缘层1008背离源极1007的一侧，以使控制电极1011与源极1007之间设置有第一绝缘层1008，从而通过第一绝缘层1008将控制电极1011与源极1007电性绝缘。并且，控制电极1011被配置为在施加控制电压时，调控源极1007的载流子的态密度，以降低亚阈值摆幅，提升器件的开态电流。例如，在形成源极的材料为p型狄拉克材料(例如p型石墨烯)时，通过向控制电极施加负电压的控制电压，将源极中部分区域的p型狄拉克材料调制成n型掺杂，以使其电子(即载流子)的态密度降低，从而使源极实现隧穿机制，进而降低亚阈值摆幅，提升器件的开态电流。在形成源极的材料为n型狄拉克材料时，通过向控制电极施加正电压的控制电压，将源极中部分区域的n型狄拉克材料调制成p型掺杂，以使其空穴(即载流子)的态密度降低，从而使源极实现隧穿机制，进而降低亚阈值摆幅，提升器件的开态电流。
参照图1，在本申请提供的一些实施例中，源极传输部1012设置于衬底101(如埋入式绝缘层1002)和源极1007之间，即源极传输部1012与埋入式绝缘层1002直接接触。源极1007设置于沟道区1003与述源极传输部1012之间，即源极传输部1012与沟道区1003并未直接接触，而是源极1007远离沟道结构102的一侧覆盖源极传输部1012的部分区域，使源极1007与源极传输部1012电性接触，且源极1007靠近沟道结构102的一侧覆盖沟道区1003的部分区域，从而使源极传输部1012通过源极1007与沟道区1003连接，从而通过源极传输部1012传输信号。或者，也可以使源极传输部设置于源极与第一绝缘层之间，且源极传输部覆盖于源极远离沟道结构的一侧的部分区域上，以使源极与源极传输部电性接触，从而通过源极传输部传输信号。可选地，可以采用同一膜层形成源极传输部1012与漏极1005。并且，在垂直于衬底101所在平面的方向F1上，源极传输部1012与漏极1005之间具有间隔距离。这样通过使源极传输部1012与漏极1005由同一膜层形成，不需要增加额外的制备源极传输部1012的工艺，只需要通过一次构图工艺即可形成源极传输部1012与漏极1005的图案，能够简化制备工艺，节省生产成本，提高生产效率。
参照图1，在本申请提供的一些实施例中，在垂直于衬底101所在平面(如下层硅层的下表面所在的平面)的方向F1上，第一绝缘层1008可以设置于源极1007、阻挡层1006、漏极1005以及源极传输部1012上。其中，第一绝缘层1008可以完全覆盖源极1007和阻挡层1006，第一绝缘层1008不完全覆盖漏极1005，因为漏极1005需要输出信号，需要与其他信号线连接，因此在第一绝缘层1008上设置通孔KK2，暴露出漏极1005的部分区域，从而将漏极1005通过通孔KK2与其他信号线连接。以及，第一绝缘层1008不完全覆盖源极传输部1012，因为源极传输部1012也需要输出信号，需要与其他信号线连接，因此在第一绝缘层1008上设置通孔KK3，暴露出源极传输部1012的部分区域，从而将源极传输部1012通过通孔KK3与其他信号线连接。可选地，也可以使第一绝缘层1008仅设置于源极1007和阻挡层1006上，以使第一绝缘层1008可以完全覆盖源极1007和阻挡层1006。或者，也可以使第一绝缘层1008仅设置于源极1007上，以使第一绝缘层1008可以完全覆盖源极1007。
示例性地，在SOIFET为p型晶体管时，在与栅极1009连接的信号线上加载负电位的电压，该负电位的电压输入栅极1009，控制SOIFET导通，此时若在与源极传输部1012连接的信号线上输入信号，该信号会流经源极传输部1012、源极1007、沟道区1003、离子注入区1004、漏极1005，传输到与漏极1005连接的信号线上。在SOIFET为n型晶体管时，在与栅极1009连接的信号线上加载正电位的电压，该正电位的电压输入栅极1009，控制SOIFET导通，此时若在与源极传输部1012连接的信号线上输入信号，该信号会流经源极传输部1012、源极1007、沟道区1003、离子注入区1004、漏极1005，传输到与漏极1005连接的信号线上。
参照图1，在本申请提供的一些实施例中，在垂直于衬底101所在平面的方向F1上，阻挡层1006设置于沟道结构102内。也就是说，阻挡层1006覆盖于沟道结构102所在的区域内。可选地，参照图1，在垂直于衬底101所在平面的方向F1上，阻挡层1006与源极1007存在交叠区域，且处于交叠区域中的阻挡层1006设置于源极1007与沟道结构102之间。这样使源极1007的一部分覆盖在阻挡层1006上，以使源极1007与阻挡层1006之间接触的更牢固，从而使阻挡层1006和源极1007共同覆盖沟道区。当然，在垂直于衬底所在平面的方向上，也可以将阻挡层与源极毗邻设置。即，阻挡层与源极接触设置，并在垂直于衬底所在平面的方向上，阻挡层与源极不交叠。这样使阻挡层直接与沟道区接触，且源极直接与沟道区接触，从而使阻挡层和源极共同覆盖沟道区。
参照图1，在本申请提供的一些实施例中，在垂直于衬底101所在平面的方向F1上，阻挡层1006与漏极1005毗邻设置。即阻挡层1006与漏极1005接触设置，且在垂直于衬底101所在平面的方向F1上，阻挡层1006与漏极1005不交叠。可选地，在垂直于衬底101所在平面的方向F1上，阻挡层1006还覆盖离子注入区1004的部分区域，即阻挡层1006还覆盖离子注入区1004靠近沟道区1003的边缘。这样可以使阻挡层1006不仅覆盖源极1007和阻挡层1006，还覆盖离子注入区1004的部分区域，漏极1005覆盖离子注入区1004的其他区域，进一步提高阻挡层1006对沟道区1003的保护。
参照图1，在本申请提供的一些实施例中，栅极1009与阻挡层1006之间也设置有第一绝缘层1008，使阻挡层1006和第一绝缘层1008进行结合，将栅极1009和沟道结构102电性绝缘，从而使源极1007与栅极1009可以更好的电性绝缘。示例性地，由于栅极1009与阻挡层1006之间设置有第一绝缘层1008，在垂直于衬底101所在平面的方向F1上，可以使栅极1009与源极1007具有部分交叠区域，以使栅极1009与沟道区1003在方向F1上交叠的区域尽可能增加。可选地，栅极与阻挡层之间也可以不设置第一绝缘层，而是使栅极与阻挡层直接接触设置，且在垂直于衬底所在平面的方向上，栅极所在的区域设置于阻挡层所在区域内。这样可以使栅极设置在阻挡层上，通过阻挡层将栅极和沟道结构电性绝缘。并且，为了使栅极与源极之间更好的电性绝缘，在垂直于衬底所在平面的方向上，栅极与源极之间设置有间隔距离。
参照图1，在本申请提供的一些实施例中，在垂直于衬底101所在平面的方向F1上，控制电极1011与栅极1009之间交叠，即控制电极1011的部分区域与栅极1009的部分区域交叠。为了使控制电极1011与栅极1009电性绝缘，在控制电极1011与栅极1009之间设置有第二绝缘层1010。可选地，可以将第二绝缘层1010仅设置于控制电极1011与栅极1009的交叠之处。或者，也可以将第二绝缘层1010不仅设置于控制电极1011与栅极1009的交叠之处，还将第二绝缘层1010向背离栅极1009的方向延伸，设置在控制电极1011与第一绝缘层1008之间，将第二绝缘层1010和第一绝缘层1008进行结合，以将控制电极1011与源极1007更好的电性绝缘。可选地，第二绝缘层1010还覆盖栅极1009的部分区域、漏极1005的部分区域以及源极传输部1012的部分区域。因为栅极1009需要接收信号，需要与其他信号线连接，因此在第二绝缘层1010上可以设置通孔KK1，暴露出栅极1009的部分区域，从而将栅极1009通过通孔KK1与其他信号线连接。同理，通孔KK2不仅贯穿第一绝缘层1008，还贯穿第二绝缘层1010，以将漏极1005通过通孔KK2与其他信号线连接。以及，通孔KK3不仅贯穿第一绝缘层1008，还贯穿第二绝缘层1010，以将源极传输部1012通过通孔KK3与其他信号线连接。
可选地，如图1所示，在SOIFET中，沟道结构中除离子注入区之外的其他区域可以作为沟道区。示例性地，在垂直于衬底所在平面的方向上，栅极1009覆盖了沟道区1003的部分区域，在实际工作时，也可以将被栅极1009覆盖的沟道区1003的区域作为晶体管工作时的沟道区。
参照图2，图2为本申请实施例提供的芯片的制备方法的一些流程图。以制备图1所示的结构为例，在该制备方法中，可以包括以下步骤：
S10、在衬底上形成沟道结构，并使沟道结构包括沟道区和离子注入区。
示例性地，步骤S10，包括：
首先，参照图3a，当衬底为SOI衬底时，可以采用光刻工艺和刻蚀工艺，对SOI衬底的上层硅层进行刻蚀，刻蚀出包括沟道区1003以及用于形成离子注入区的漏端硅区域1004A的初始沟道结构102’，从而形成如图3a所示的结构示意图。下层硅层1001和埋入式绝缘层1002作为一个整体，形成SOIFET的衬底101。
之后，参照图3b，对漏端硅区域进行相应的离子注入，通过快速退火工艺激活相应的离子，形成离子注入区1004，以形成沟道结构102，从而形成如图3b所示的结构示意图。可选地，退火温度包括但不限于500℃～1100℃。例如，退火温度设置为500℃、600℃、700℃、800℃、900℃、1000℃或1100℃，在此不作限定。
S20、在衬底上形成漏极，并使漏极覆盖离子注入区的至少部分区域，以及使漏极分别与源极以及栅极电性绝缘。可选地，在形成漏极时，还形成源极传输部。
在一些示例中，步骤S20包括：在形成有沟道结构的衬底上设置漏极用掩膜，通过漏极用掩膜将不需要设置漏极和源极传输部的区域遮盖上，而将需要设置漏极和源极传输部的区域暴露出来。可选地，漏极用掩膜可以是采用光刻胶形成的掩膜或者硬掩膜板。其中，使用光刻胶作为漏极用掩膜时，可以使用光刻工艺，通过曝光、显影等工艺将光刻胶膜层图案化。使用硬掩膜板作为漏极用掩膜时，可以将包含漏极图案和源极传输部图案的硬掩膜板紧紧贴在衬底上。之后，从物理气相沉积、化学气相沉积、电子束蒸发镀膜工艺以及磁控溅射工艺中选取合适的沉积工艺，在衬底上先沉积金属粘附材料之后沉积金属电极材料，形成漏极和源极传输部。之后，去除漏极用掩膜。
可选地，金属粘附材料包括但不限于钛、镍、铬以及铪中的一种或多种。
可选地，金属电极材料包括但不限于金、银、铝以及铂中的一种或多种。
作为具体实施的一个示例，参照图3c，采用紫外光刻工艺，使用光刻胶作为漏极用掩膜，通过紫外光曝光和显影等工艺，在衬底101上形成具有漏极图案和源极传输部图案的光刻胶掩膜。之后，采用电子束蒸发镀膜工艺，先沉积钛膜层(例如厚度可以为20nm)，再沉积金膜层(例如厚度可以为80nm)，形成漏极1005和源极传输部1012。即形成的漏极1005和源极传输部1012分别包括层叠设置的钛膜层和金膜层。之后，去除漏极用掩膜，从而形成如图3c所示的结构示意图。进一步，在去除漏极用掩膜之后，还可以通过快速退火工艺，对衬底101进行处理，增强漏极1005和源极传输部1012与衬底101(如埋入式绝缘层)的接触性能，降低接触电阻。可选地，退火温度包括但不限于100℃～600℃。例如，退火温度设置为100℃、200℃、300℃、400℃、500℃或500℃，在此不作限定。
S30、在沟道结构上形成阻挡层，并使阻挡层至少覆盖沟道区的部分区域，暴露出沟道区中背离离子注入区一侧的部分区域。
在一些示例中，步骤S30可以包括：首先，采用光刻工艺，通过曝光、显影等工艺将光刻胶膜层图案化，在衬底具有沟道结构的一侧上形成具有阻挡层图案的光刻胶掩膜，作为阻挡层用掩膜，通过阻挡层用掩膜将不需要设置阻挡层的区域遮盖上，而将需要设置阻挡层的区域暴露出来。之后，从物理气相沉积、化学气相沉积、电子束蒸发镀膜工艺以及磁控溅射工艺中选取合适的沉积工艺，在形成有阻挡层用掩膜的衬底上沉积阻挡层的材料，形成阻挡层。之后，去除阻挡层用掩膜。
在另一些示例中，步骤S30也可以包括：首先，采用具有阻挡层图案的硬掩膜板作为阻挡层用掩膜，将阻挡层用掩膜紧紧贴敷于衬底具有沟道结构的一侧，通过阻挡层用掩膜将不需要设置阻挡层的区域遮盖上，而将需要设置阻挡层的区域暴露出来。之后，从物理气相沉积、化学气相沉积、电子束蒸发镀膜工艺以及磁控溅射工艺中选取合适的沉积工艺，在衬底上沉积阻挡层的材料，形成阻挡层。之后，去除阻挡层用掩膜。
可选地，阻挡层的材料包括但不限于氧化硅和氧化铝中的一种或多种。
作为具体实施的一个示例，参照图3d，采用紫外光刻工艺，通过紫外光曝光和显影等工艺，在衬底101上形成具有阻挡层图案的光刻胶掩膜，作为阻挡层用掩膜。之后，采用电子束蒸发镀膜工艺，沉积氧化铝，形成10～20nm厚的阻挡层，从而形成如图3d所示的结构示意图。可选地，形成的阻挡层的厚度为10nm、12nm、15nm、18nm或20nm，在此不作限定。
进一步地，在步骤S30之后，且在步骤S40之前，还包括：首先，采用光刻工艺，将光刻胶图案化，以在阻挡层上形成采用光刻胶的保护层，并使保护层覆盖且包裹阻挡层，以保护阻挡层。之后，采用腐蚀性溶液(例如4％的氢氟酸溶液)，去除位于暴露出的沟道区表面的氧化层，以提升即将形成的狄拉克材料(例如石墨烯)与沟道区(即硅沟道结构)的接触性能。若不设置保护层，在采用腐蚀性溶液去除氧化层时，会对阻挡层材料的结构造成破坏。本申请在采用腐蚀性溶液去除氧化层之前在阻挡层上设置保护层，可以通过保护层对阻挡层进行保护，避免阻挡层受腐蚀性溶液的作用，而造成破坏。之后，去除保护层。
S40、在形成有阻挡层的衬底上，采用狄拉克材料形成源极，并使源极和阻挡层共同覆盖沟道结构的沟道区。
在一些示例中，步骤S40可以包括：采用原位生长方法或者小面积转移方法(即狄拉克材料不会完全覆盖在沟道区(即硅沟道结构)上面)，在沟道区中且沟道区背离离子注入区的一侧上设置单层的狄拉克材料，形成源极，并使形成的源极的一部分覆盖在阻挡层的部分区域上，使源极和阻挡层共同覆盖沟道结构的沟道区。
在另一些示例中，步骤S40也可以包括：首先，从物理气相沉积、化学气相沉积、电子束蒸发镀膜工艺以及磁控溅射工艺中选取合适的沉积工艺，在衬底上覆盖一整层狄拉克材料膜层。之后，采用光刻工艺和刻蚀工艺，对狄拉克材料膜层进行图案化，保留与沟道区中且沟道区背离离子注入区的一侧接触的狄拉克材料膜层，去除其余区域的狄拉克材料膜层，形成源极，并使形成的源极的一部分覆盖在阻挡层的部分区域上，以使源极和阻挡层共同覆盖沟道结构的沟道区。
在又一些示例中，步骤S40也可以包括：首先，采用大规模转移方法，将已生长好的狄拉克材料晶圆，从其金属基底或绝缘体基底上剥离并转移至设置沟道区一侧的衬底上，从而在衬底上覆盖一整层狄拉克材料膜层。之后，采用光刻工艺和刻蚀工艺，对狄拉克材料膜层进行图案化，保留与沟道区中且沟道区背离离子注入区的一侧接触的狄拉克材料膜层，去除其余区域的狄拉克材料膜层，形成源极，并使形成的源极的一部分覆盖在阻挡层的部分区域上，以使源极和阻挡层共同覆盖沟道结构的沟道区。
可选地，狄拉克材料包括但不限于：石墨烯、硅烯、锗烯、NbTe2和TaTe2中的一种或多种。
作为具体实施的一个示例，以狄拉克材料为石墨烯为例，首先，参照图3e，采用化学气相沉积工艺在铜基底上生长石墨烯膜层，将铜基底生长有石墨烯膜层的一侧与衬底101设置沟道区1003的一侧接触，通过刻蚀液刻蚀掉铜基底，将石墨烯膜层1007A转移到衬底101上，从而形成如图3e所示的结构示意图。之后，参照图3f，采用紫外光刻工艺，通过紫外光曝光和显影等工艺，使用光刻胶作为掩膜，在衬底101上定义出需要刻蚀的石墨烯图案，即通过该光刻胶掩膜将需要设置石墨烯的区域遮盖上，而将不需要设置石墨烯的区域暴露出来。从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，例如选取了反应离子刻蚀工艺，刻蚀掉未被光刻胶掩膜遮盖保护的石墨烯区域，从而形成如图3f所示的结构示意图。在此示例中，石墨烯图案的长宽设置在6微米～100微米之间。
进一步地，在步骤S40之后，且在步骤S60之前，还包括：
步骤S50、形成第一高介电常数材料膜层。示例性地，从物理气相沉积、化学气相沉积、原子层沉积、电子束蒸发镀膜工艺以及磁控溅射工艺中选取合适的沉积工艺，采用高介电常数材料，在衬底101上覆盖一整层第一高介电常数材料膜层。
可选地，第一高介电常数材料膜层的材料包括但不限于：二氧化铪、氧化镧、氧化铝、氧化钛、氧化钇和氧化锆中的一种或多种。
作为具体实施的一个示例，参照图3g，采用原子层沉积工艺沉积二氧化铪，形成厚度为16纳米的第一高介电常数材料膜层1008A，从而形成如图3g所示的结构示意图。
S60、在衬底上形成栅极，并使栅极分别与沟道结构、源极以及漏极电性绝缘。以及，在垂直于衬底101(包括1001和1002)所在平面的方向上，使栅极1009与沟道区1003交叠。
在一些示例中，步骤S60包括：首先，在形成有第一高介电常数材料膜层的衬底上设置栅极用掩膜，通过栅极用掩膜将不需要设置栅极的区域遮盖上，而将需要设置栅极的区域暴露出来。示例性地，该栅极用掩膜可以是采用光刻胶形成的掩膜或者硬掩膜板。其中，使用光刻胶作为栅极用掩膜时，可以使用光刻工艺，通过曝光、显影等工艺将光刻胶膜层图案化。使用硬掩膜板作为栅极用掩膜时，将包含栅极图案的硬掩膜板紧紧贴在衬底上。之后，从物理气相沉积、化学气相沉积、电子束蒸发镀膜工艺以及磁控溅射工艺中选取合适的沉积工艺，在衬底上先沉积金属粘附材料之后沉积金属电极材料，形成栅极。之后，去除栅极用掩膜。
可选地，金属粘附材料包括但不限于钛、镍、铬以及铪中的一种或多种。
可选地，金属电极材料包括但不限于金、银、铝以及铂中的一种或多种。
作为具体实施的一个示例，参照图3h，采用紫外光刻工艺，使用光刻胶作为栅极用掩膜，通过紫外光曝光和显影等工艺，在衬底101上形成具有栅极图案的光刻胶掩膜。之后，采用电子束蒸发镀膜工艺，先沉积钛膜层(例如厚度可以为20nm)，再沉积金膜层(例如厚度可以为80nm)，形成栅极1009。即形成的栅极1009包括层叠设置的钛膜层和金膜层。之后，去除栅极用掩膜。
S70、形成第二高介电常数材料膜层。
在一些示例中，步骤S70包括：从物理气相沉积、化学气相沉积、电子束蒸发镀膜工艺以及磁控溅射工艺中选取合适的沉积工艺，采用高介电常数材料，在衬底上覆盖一整层第二高介电常数材料膜层。
可选地，第二高介电常数材料膜层的材料包括但不限于：二氧化铪、氧化镧、氧化铝、氧化钛、氧化钇和氧化锆中的一种或多种。
作为具体实施的一个示例，参照图3i，采用原子层沉积工艺沉积二氧化铪，形成厚度为16纳米的第二高介电常数材料膜层1010A，从而形成如图3i所示的结构示意图。
S80、形成控制电极，并使控制电极分别与沟道结构、源极、栅极以及漏极电性绝缘。其中，控制电极被配置为在施加控制电压时，调控源极的载流子的态密度。
在一些示例中，步骤S80包括：首先，在形成有第二高介电常数材料膜层的衬底上，形成控制电极用掩膜，通过控制电极用掩膜将不需要设置控制电极的区域遮盖上，而将需要设置控制电极的区域暴露出来。示例性地，控制电极用掩膜可以是采用光刻胶形成的掩膜或者硬掩膜板。其中，使用光刻胶作为控制电极用掩膜时，可以使用光刻工艺，通过曝光、显影等工艺将光刻胶膜层图案化。使用硬掩膜板作为控制电极用掩膜时，将包含控制电极图案的硬掩膜板紧紧贴在衬底上。之后，从物理气相沉积、化学气相沉积、电子束蒸发镀膜工艺以及磁控溅射工艺中选取合适的沉积工艺，在衬底上先沉积金属粘附材料之后沉积金属电极材料，形成控制电极。之后，去除控制电极用掩膜。
可选地，金属粘附材料包括但不限于钛、镍、铬以及铪中的一种或多种。
可选地，金属电极材料包括但不限于金、银、铝以及铂中的一种或多种。
作为具体实施的一个示例，参照图3j，采用紫外光刻工艺，使用光刻胶作为控制电极用掩膜，通过紫外光曝光和显影等工艺，在衬底101上形成具有控制电极图案的光刻胶掩膜，作为控制电极用掩膜。之后，采用电子束蒸发镀膜工艺，先沉积钛膜层(例如厚度可以为20nm)，再沉积金膜层(例如厚度可以为80nm)，形成控制电极1011。即形成的控制电极1011包括层叠设置的钛膜层和金膜层。之后，去除控制电极用掩膜，从而形成如图3j所示的结构示意图。
需要说明的是，由于第一高介电常数材料膜层1008A和第二高介电常数材料膜层1010A是整面铺设在衬底101上的，因此，为了使源极传输部1012、漏极1005以及栅极1009能够与相应的信号线连接，在步骤S80之后，还包括：通过光刻工艺和刻蚀工艺，在覆盖于源极传输部1012与漏极1005上的第一高介电常数材料膜层1008A和第二高介电常数材料膜层1010A中制备通孔KK3和KK2，以及在覆盖于栅极1009上的第一高介电常数材料膜层1008A中制备通孔KK1。作为具体实施的一个示例，采用紫外光刻工艺，通过紫外光曝光和显影等工艺，使用光刻胶作为掩膜，在衬底101上定义出需要刻蚀的通孔KK1～KK3的图案，以通过该光刻胶掩膜将不需要设置通孔KK1～KK3的区域遮盖上，而将需要设置通孔KK1～KK3的区域暴露出来。之后，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，例如选取了反应离子刻蚀工艺，刻蚀掉未被光刻胶掩膜遮盖保护的第一高介电常数材料膜层1008A和第二高介电常数材料膜层1010A所在的区域，形成通孔KK1～KK3，刻蚀后的第一高介电常数材料膜层1008A形成第一绝缘层1008，刻蚀后的第二高介电常数材料膜层1010A形成第二绝缘层1010，从而形成如图1所示的结构示意图。
参照图4，图4示出了本申请实施例提供的芯片的另一些结构示意图。在本申请提供的另一些实施例中，衬底上设置的晶体管可以为SOIFET。该SOIFET也可以包括：沟道结构102、阻挡层1006、漏极1005、源极1007、第一绝缘层1008、栅极1009、源极传输部1012以及控制电极1011。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
参照图4，在本实施例中，SOIFET中未设置第二绝缘层，而是将控制电极1011与第一绝缘层1008直接接触，即将控制电极1011直接设置于第一绝缘层1008上，以通过第一绝缘层1008将控制电极1011与源极1007电性绝缘。这样可以减少一个膜层的制作工艺，简化制备工艺，节省生产成本，提高生产效率。
参照图4，示例性地，在垂直于衬底101所在平面的方向F1上，控制电极1011所在的区域设置于源极1007所在的区域内，这样在控制电极1011施加控制电压时，实现调控源极1007的载流子的态密度的效果。并且，在垂直于衬底101所在平面的方向F1上，第一绝缘层1008可以设置于源极1007、阻挡层1006、漏极1005以及源极传输部1012上。其中，第一绝缘层1008可以完全覆盖源极1007和阻挡层1006，第一绝缘层1008不完全覆盖漏极1005，因为漏极1005需要输出信号，需要与其他信号线连接，因此在第一绝缘层1008上设置通孔KK2，暴露出漏极1005的部分区域，从而将漏极1005通过通孔KK2与其他信号线连接。以及，第一绝缘层1008不完全覆盖源极传输部1012，因为源极传输部1012也需要输出信号，需要与其他信号线连接，因此在第一绝缘层1008上设置通孔KK3，暴露出源极传输部1012的部分区域，从而将源极传输部1012通过通孔KK3与其他信号线连接。
参照图4，可选地，可以采用同一膜层形成控制电极1011与栅极1009，以使控制电极1011与栅极1009同层同材质设置。并且，在垂直于衬底101所在平面的方向F1上，控制电极1011与栅极1009之间具有间隔距离(该间隔距离的具体数值可以根据实际应用的需求确定，在此不作限定)，以使控制电极1011与栅极1009电性绝缘。这样通过使控制电极1011与栅极1009由同一膜层形成，不需要增加额外的制备控制电极1011的工艺，只需要通过一次构图工艺即可形成栅极1009和控制电极1011的图案，能够简化制备工艺，节省生产成本，提高生产效率。
参照图5，图5为本申请实施例提供的芯片的制备方法的另一些流程图。以制备图4所示的结构为例，在该制备方法中，可以包括步骤：S10～S60。其中，步骤S10～S50可以参照上述制备图1所示结构的制备方法的描述。
在本实施例中，步骤S60为：在衬底上形成栅极时，形成控制电极。并使栅极分别与沟道结构、源极以及漏极电性绝缘，以及使控制电极分别与沟道结构、源极、栅极以及漏极电性绝缘。
在一些示例中，步骤S60包括：首先，在形成有第一高介电常数材料膜层的衬底上设置栅极用掩膜，通过栅极用掩膜将不需要设置栅极和控制电极的区域遮盖上，而将需要设置栅极和控制电极的区域暴露出来。示例性地，该栅极用掩膜可以是采用光刻胶形成的掩膜或者硬掩膜板。其中，使用光刻胶作为栅极用掩膜时，可以使用光刻工艺，通过曝光、显影等工艺将光刻胶膜层图案化。使用硬掩膜板作为栅极用掩膜时，将包含栅极图案和控制电极图案的硬掩膜板紧紧贴在衬底具有沟道结构的一侧上。之后，从物理气相沉积、化学气相沉积、电子束蒸发镀膜工艺以及磁控溅射工艺中选取合适的沉积工艺，在衬底上先沉积金属粘附材料之后沉积金属电极材料，形成栅极和控制电极。之后，去除栅极用掩膜。
可选地，金属粘附材料包括但不限于钛、镍、铬以及铪中的一种或多种。
可选地，金属电极材料包括但不限于金、银、铝以及铂中的一种或多种。
作为具体实施的一个示例，参照图6，采用紫外光刻工艺，使用光刻胶作为栅极用掩膜，通过紫外光曝光和显影等工艺，在衬底101上形成具有栅极图案和控制电极图案的光刻胶掩膜。之后，采用电子束蒸发镀膜工艺，先沉积钛膜层(例如厚度可以为20nm)，再沉积金膜层(例如厚度可以为80nm)，形成栅极1009和控制电极1011。即形成的栅极1009和控制电极1011分别包括钛膜层和金膜层。之后，去除栅极用掩膜，从而形成如图6所示的结构示意图。
需要说明的是，由于第一高介电常数材料膜层1008A是整面铺设在衬底101上的，因此，为了使源极传输部1012与漏极1005能够与其他信号线连接，在步骤S60之后，还包括：通过光刻工艺和刻蚀工艺，在覆盖于源极传输部1012与漏极1005上的第一高介电常数材料膜层1008A中制备通孔KK2～KK3。作为具体实施的一个示例，采用紫外光刻工艺，通过紫外光曝光和显影等工艺，使用光刻胶作为掩膜，在衬底101上定义出需要刻蚀的通孔KK2～KK3的图案，以通过该光刻胶掩膜将不需要设置通孔KK2～KK3的区域遮盖上，而将需要设置通孔KK2～KK3的区域暴露出来。之后，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，例如选取了反应离子刻蚀工艺，刻蚀掉未被光刻胶掩膜遮盖保护的第一高介电常数材料膜层1008A所在的区域，刻蚀后的第一高介电常数材料膜层1008A形成第一绝缘层1008，从而形成如图4所示的结构示意图。
参照图7，图7示出了本申请实施例提供的芯片的又一些结构示意图。在本申请提供的又一些实施例中，衬底上设置的晶体管可以为SOIFET。该SOIFET也可以包括：沟道结构102、阻挡层1006、漏极1005、源极1007、第一绝缘层1008、栅极1009、第四绝缘层1013、源极传输部1012以及控制电极1011。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
参照图7，在本实施例中，将控制电极1011设置于源极1007与衬底101(如埋入式绝缘层1002)之间，且控制电极1011与源极1007之间设置有第四绝缘层1013，以通过第四绝缘层1013将控制电极1011与源极1007电性绝缘。
可选地，可以采用同一膜层形成漏极1005、控制电极1011以及源极传输部1012。例如，在形成漏极1005时，形成控制电极1011和源极传输部1012。这样通过使漏极1005、控制电极1011以及源极传输部1012由同一膜层形成，不需要增加额外制备控制电极1011和源极传输部1012的工艺，只需要通过一次构图工艺即可形成控制电极1011、源极传输部1012与漏极1005的图案，能够简化制备工艺，节省生产成本，提高生产效率。
可选地，可以采用同一膜层形成阻挡层1006和第四绝缘层1013。例如，在形成阻挡层1006时，形成第四绝缘层1013。这样通过使阻挡层1006和第四绝缘层1013由同一膜层形成，不需要增加额外制备第四绝缘层1013的工艺，只需要通过一次构图工艺即可形成阻挡层1006和第四绝缘层1013的图案，能够简化制备工艺，节省生产成本，提高生产效率。
参照图8，图8为本申请实施例提供的芯片的制备方法的又一些流程图。以制备图7所示的结构为例，在该制备方法中，可以包括步骤：S10～S60。其中，步骤S10、S40～S60可以参照上述制备图1所示结构的制备方法的描述。
在本实施例中，步骤S20为：在衬底上形成漏极时，形成控制电极和源极传输部。并控制电极分别与沟道结构、源极传输部、源极、栅极以及漏极电性绝缘。
在一些示例中，步骤S20包括：在形成有沟道结构的衬底上设置漏极用掩膜，通过漏极用掩膜将不需要设置漏极、源极传输部以及控制电极的区域遮盖上，而将需要设置漏极、源极传输部以及控制电极的区域暴露出来。可选地，漏极用掩膜可以是采用光刻胶形成的掩膜或者硬掩膜板。其中，使用光刻胶作为漏极用掩膜时，可以使用光刻工艺，通过曝光、显影等工艺将光刻胶膜层图案化。使用硬掩膜板作为漏极用掩膜时，可以将包含漏极图案、源极传输部图案以及控制电极图案的硬掩膜板紧紧贴在衬底上。之后，从物理气相沉积、化学气相沉积、电子束蒸发镀膜工艺以及磁控溅射工艺中选取合适的沉积工艺，在衬底上先沉积金属粘附材料之后沉积金属电极材料，形成漏极、源极传输部以及控制电极，并且在垂直于衬底所在平面的方向上，源极传输部与控制电极具有间隔距离(该间隔距离的具体数值可以根据实际应用确定，在此不作限定)。之后，去除漏极用掩膜。
可选地，金属粘附材料包括但不限于钛、镍、铬以及铪中的一种或多种。
可选地，金属电极材料包括但不限于金、银、铝以及铂中的一种或多种。
作为具体实施的一个示例，参照图9a，采用紫外光刻工艺，使用光刻胶作为漏极用掩膜，通过紫外光曝光和显影等工艺，在衬底101上形成具有漏极图案、源极传输部图案以及控制电极图案的光刻胶掩膜。之后，采用电子束蒸发镀膜工艺，先沉积钛膜层(例如厚度可以为20nm)，再沉积金膜层(例如厚度可以为80nm)，形成漏极1005、源极传输部1012以及控制电极1011。即形成的漏极1005、源极传输部1012以及控制电极1011分别包括钛膜层和金膜层。之后，去除漏极用掩膜，从而形成如图9a所示的结构示意图。进一步地，在去除漏极用掩膜之后，还可以通过快速退火工艺，对衬底101进行处理，增强漏极1005、源极传输部1012以及控制电极1011与衬底101(如埋入式绝缘层)的接触性能，降低接触电阻。可选地，退火温度包括但不限于100℃～600℃。例如，退火温度设置为100℃、200℃、300℃、400℃、500℃或500℃，在此不作限定。
在本实施例中，S30为在沟道结构上形成阻挡层时，形成第四绝缘层。并使阻挡层至少覆盖沟道区的部分区域，暴露出沟道区中背离离子注入区一侧的部分区域。以及使第四绝缘层1013覆盖控制电极1011。
在一些示例中，步骤S30可以包括：首先，采用光刻工艺，通过曝光、显影等工艺将光刻胶膜层图案化，在衬底具有沟道结构的一侧上形成具有阻挡层图案和第四绝缘层图案的光刻胶掩膜，作为阻挡层用掩膜，通过该阻挡层用掩膜将不需要设置阻挡层和第四绝缘层的区域遮盖上，而将需要设置阻挡层和第四绝缘层的区域暴露出来。之后，从物理气相沉积、化学气相沉积、电子束蒸发镀膜工艺以及磁控溅射工艺中选取合适的沉积工艺，在形成有阻挡层用掩膜的衬底上沉积阻挡层的材料，形成阻挡层和第四绝缘层。之后，去除阻挡层用掩膜。
在另一些示例中，步骤S30也可以包括：首先，采用具有阻挡层图案和第四绝缘层图案的硬掩膜板作为阻挡层用掩膜，将该阻挡层用掩膜紧紧贴敷于衬底具有沟道结构的一侧，以通过该阻挡层用掩膜将不需要设置阻挡层和第四绝缘层的区域遮盖上，而将需要设置阻挡层和第四绝缘层的区域暴露出来。之后，从物理气相沉积、化学气相沉积、电子束蒸发镀膜工艺以及磁控溅射工艺中选取合适的沉积工艺，在衬底上沉积阻挡层的材料，形成阻挡层和第四绝缘层。之后，去除阻挡层用掩膜。
可选地，阻挡层的材料包括但不限于氧化硅和氧化铝中的一种或多种。
作为具体实施的一个示例，参照图9b，采用紫外光刻工艺，通过紫外光曝光和显影等工艺，在衬底101上形成具有阻挡层图案和第四绝缘层图案的光刻胶掩膜，作为阻挡层用掩膜。之后，采用电子束蒸发镀膜工艺，沉积氧化铝，形成10～20nm厚的阻挡层1006和第四绝缘层1013，从而形成如图9b所示的结构示意图。可选地，形成的阻挡层和第四绝缘层1013的厚度为10nm、12nm、15nm、18nm或20nm，在此不作限定。
参照图10，图10示出了本申请实施例提供的芯片的又一些结构示意图。在本申请提供的一些实施例中，衬底101上设置的晶体管还可以为Planar FET。该Planar FET可以包括：沟道结构102、阻挡层1006、漏极1005、源极1007、第一绝缘层1008、栅极1009、源极传输部1012、第二绝缘层1010以及控制电极1011。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
参照图10，在本申请提供的一些实施例中，衬底101具有浅沟槽隔离(ShallowTrench Isolation，STI)结构，以定义出沟道结构102在衬底101中占据的区域，并通过STI结构隔离不同晶体管的沟道结构102。沟道结构102包括沟道区1003、离子注入区1004以及源极定义区1004’，沟道区1003位于离子注入区1004与源极定义区1004’之间。源极1007和源极传输部1012共同覆盖源极定义区1004’，即源极1007和源极传输部1012直接与沟道结构102接触。
可选地，参照图10在Planar FET中，沟道结构中除离子注入区和源极定义区之外的其他区域可以作为沟道区。示例性地，在垂直于衬底所在平面的方向上，栅极与沟道结构中的沟道区重叠。在实际工作时，可以将被栅极1009覆盖的沟道区1003的区域作为晶体管工作时的沟道区。
可选地，衬底101包括但不限于硅、锗、金刚石、绝缘体上硅等衬底。以硅衬底为例，采用光刻工艺和刻蚀工艺，对硅衬底进行刻蚀，形成浅沟槽，并使将要形成沟道结构的衬底区域保留下来，形成初始沟道结构。之后，对初始沟道结构中的漏端硅区域进行相应的离子注入，通过快速退火工艺激活相应的离子，形成离子注入区。之后，在浅沟槽中填充氧化硅或氮化硅，形成STI结构。也可以说，沟道结构可以是硅衬底的一部分，且沟道结构中除离子注入区和源极定义区之外的其他区域可以作为沟道区，或者也可以说，在硅衬底上形成栅极后，在垂直于衬底所在平面的方向上，硅衬底被栅极覆盖的区域作为Planar FET中的沟道区。
示例性地，在Planar FET为p型晶体管时，在与栅极1009连接的信号线上加载负电位的电压，该负电位的电压输入栅极1009，控制Planar FET导通，此时若在与源极传输部1012连接的信号线上输入信号，该信号会流经源极传输部1012、源极1007、沟道区1003、离子注入区1004、漏极1005，传输到与漏极1005连接的信号线上。在Planar FET为n型晶体管时，在与栅极1009连接的信号线上加载正电位的电压，该正电位的电压输入栅极1009，控制Planar FET导通，此时若在与源极传输部1012连接的信号线上输入信号，该信号会流经源极传输部1012、源极1007、沟道区1003、离子注入区1004、漏极1005，传输到与漏极1005连接的信号线上。
以制备图10所示的结构为例，对应的制备方法的流程图可以参照图2。其中，步骤S20～S80可以参照上述的制备方法的描述。
在本实施例中，步骤S10为：在衬底上形成沟道结构，并使沟道结构包括沟道区和离子注入区。
示例性地，步骤S10包括：
首先，参照图11a，以硅衬底101’为例，采用光刻工艺和刻蚀工艺，对硅衬底101’进行刻蚀，形成浅沟槽，并使将要形成沟道结构102的硅衬底101’区域保留下来，形成初始沟道结构102’。并定义出沟道区1003、漏端硅区域1004A以及源极定义区1004’。
之后，参照图11b，对初始沟道结构102’中的漏端硅区域1004A进行相应的离子注入，通过快速退火工艺激活相应的离子，形成离子注入区1004。之后，在浅沟槽中填充氧化硅或氮化硅，形成STI结构，从而形成如图11b所示的结构示意图。可选地，退火温度包括但不限于500℃～1100℃。例如，退火温度设置为500℃、600℃、700℃、800℃、900℃、1000℃或1100℃，在此不作限定。
可选地，在衬底上设置的晶体管为Planar FET时，也可以不设置第二绝缘层，并采用同一膜层形成控制电极与栅极。该实施方式可以参照上述图4所示的实施例的描述，在此不作赘述。
可选地，在衬底上设置的晶体管为Planar FET时，也可以将控制电极设置于衬底与源极之间，并且控制电极与源极之间设置有第四绝缘层。该实施方式可以参照上述图7所示的实施例的描述，在此不作赘述。
参照图12至图13b，图12示出了本申请实施例提供的芯片的又一些结构示意图，图13a示出了本申请的图12中虚线AA’处的一些截面示意图，图13b示出了本申请的图12中虚线AA’处的另一些截面示意图。在本申请提供的又一些实施例中，衬底101上设置的晶体管还可以为Fin FET。该Fin FET可以包括一个、两个、三个、四个或多个鳍状沟道结构。图12至图13b中仅是以一个晶体管具有一个鳍状沟道结构为例进行示意。
参照图12至图13b，在本申请提供的一些实施例中，Fin FET可以包括：沟道结构102(作为鳍状沟道结构)、阻挡层1006、漏极1005、源极1007、第一绝缘层1008、栅极1009、源极传输部1012、第二绝缘层1010以及控制电极1011。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
可选地，参照图12至图13b，在Fin FET中，鳍状沟道结构中除离子注入区之外的其他区域可以作为沟道区1003。示例性地在垂直于衬底所在平面的方向上，栅极1009覆盖了沟道区1003的部分区域。在实际工作时，在垂直于衬底所在平面的方向上，鳍状沟道结构中被栅极所覆盖的区域可以作为晶体管工作时的沟道区。
参照图12至图13b，在本申请提供的一些实施例中，将第二绝缘层1010仅设置于控制电极1011与栅极1009交叠之处。这样可以使处于控制电极1011与栅极1009交叠区域之外控制电极1011与源极1007之间设置第一绝缘层1008，以通过第一绝缘层1008将控制电极1011与源极1007电性绝缘。以及，在垂直于衬底101所在平面的方向F1上，第一绝缘层1008可以设置于源极1007、阻挡层1006、漏极1005以及源极传输部1012上。并且，第一绝缘层1008可以完全覆盖源极1007和阻挡层1006，第一绝缘层1008不完全覆盖漏极1005，因为漏极1005需要输出信号，需要与其他信号线连接，因此在第一绝缘层1008上可以设置通孔KK2，以暴露出漏极1005的部分区域，从而将漏极1005通过通孔KK2与其他信号线连接。以及，第一绝缘层1008不完全覆盖源极传输部1012，因为源极传输部1012需要输出信号，需要与其他信号线连接，因此在第一绝缘层1008上可以设置通孔KK3，以暴露出源极传输部1012的部分区域，从而将源极传输部1012通过通孔KK3与其他信号线连接。可选地，也可以使第一绝缘层1008仅设置于源极1007和阻挡层1006上，并使第一绝缘层1008完全覆盖源极1007和阻挡层1006。
可选地，参照图13a，阻挡层1006覆盖处于阻挡层1006和沟道结构102的交叠区域中的沟道结构102的顶部，这样可以实现对鳍状沟道结构的顶部进行保护。或者，参照图13b，阻挡层1006覆盖处于阻挡层1006和沟道结构102的交叠区域中的沟道结构102的顶部和侧壁，这样可以使阻挡层1006包裹着相应区域中的鳍状沟道结构，实现对鳍状沟道结构的顶部和侧壁均进行保护。
可选地，参照图13a，源极1007覆盖处于源极1007和沟道结构102的交叠区域中的沟道结构102的顶部。这样可以使源极1007与鳍状沟道结构的顶部进行电性接触。或者，参照图13b，源极1007覆盖处于源极1007和沟道结构102的交叠区域中的沟道结构102的顶部和侧壁，这样可以使源极1007包裹着相应区域中的鳍状沟道结构，以使源极1007与鳍状沟道结构的顶部和侧壁均进行电性接触，提高源极1007与沟道结构102的接触性能。
参照图13a与图13b，在本申请提供的一些实施例中，第一绝缘层1008包裹着覆盖于沟道结构102相应区域中的源极1007和阻挡层1006。栅极1009覆盖于第一绝缘层1008上，并包裹着相应区域中的沟道结构102的顶部和侧壁。控制电极1011中的一部分设置于第一绝缘层1008上，另一部分设置于第二绝缘层1010上并包裹着相应区域中的栅极1009。
示例性地，在Fin FET为p型晶体管时，在与栅极1009连接的信号线上加载负电位的电压，该负电位的电压输入栅极1009，控制Fin FET导通，此时若在与源极传输部1012连接的信号线上输入信号，该信号会流经源极传输部1012、源极1007、沟道区1003、离子注入区1004、漏极1005，传输到与漏极1005连接的信号线上。在Fin FET为n型晶体管时，在与栅极1009连接的信号线上加载正电位的电压，该正电位的电压输入栅极1009，控制Fin FET导通，此时若在与源极传输部1012连接的信号线上输入信号，该信号会流经源极传输部1012、源极1007、沟道区1003、离子注入区1004、漏极1005，传输到与漏极1005连接的信号线上。
以制备图12所示的结构为例，对应的制备方法的流程图可以参照图2。其中，步骤S20～S60以及S80可以参照上述的制备方法的描述。
在本实施例中，步骤S10为在衬底上形成沟道结构，并使沟道结构包括沟道区和离子注入区。
示例性地，步骤S10包括：
首先，参照图14a，在衬底101为SOI衬底时，在衬底101的上层硅层1003A上形成多个基轴11，基轴11的延伸方向与将要形成的鳍状沟道结构的延伸方向相同。可选地，可以采用多晶硅材料制作基轴11，当然，也可以采用其他材料制作基轴11，此处不做限定。在实际工艺过程中，可以在上层硅层1003A之上形成整面的基轴膜层，然后通过刻蚀工艺得到位于上层硅层1003A之上的多个基轴11。
之后，参照图14b，可以采用氮化硅在基轴11之上整面形成侧墙膜层。当然，也可以采用其他材料制作侧墙，此处不做限定。之后，对侧墙膜层进行刻蚀，形成位于基轴11侧壁处的侧墙12。在实际工艺过程中，可以对侧墙进行整面刻蚀，由于基轴11侧壁的几何效应，基轴11侧壁处的材料不会被刻蚀掉，从而在基轴11的侧壁处形成侧墙12。
之后，参照图14c，采用刻蚀工艺去除基轴11。
之后，参照图14d，以多个侧墙12为掩膜，对上层硅层1003A进行刻蚀，得到多个鳍状沟道结构102”的图形。
之后，参照图14e，去除侧墙，得到多个鳍状沟道结构102”。
之后，参照图12，对鳍状沟道结构(即沟道结构102)中的漏端硅区域进行相应的离子注入，通过快速退火工艺激活相应的离子，形成离子注入区1004。可选地，退火温度包括但不限于500℃～1100℃。例如，退火温度设置为500℃、600℃、700℃、800℃、900℃、1000℃或1100℃，在此不作限定。
需要说明的是，本申请实施例中，以图14a至图14e所示的制作流程为例，对鳍状沟道结构102”的制作过程进行举例说明，在实际工艺过程中，也可以采用其他方式制作鳍状沟道结构102”，此处不做限定。
在本实施例中，S70为形成第二高介电常数材料膜层。
示例性地，步骤S70包括：在形成有栅极的衬底上设置第四绝缘层用掩膜，通过第四绝缘层用掩膜将不需要设置第四绝缘层的区域遮盖上，而将需要设置第四绝缘层的区域暴露出来。示例性地，该第四绝缘层用掩膜可以是采用光刻胶形成的掩膜或者硬掩膜板。其中，使用光刻胶作为第四绝缘层用掩膜时，可以使用光刻工艺，通过曝光、显影等工艺将光刻胶膜层图案化。使用硬掩膜板作为第四绝缘层用掩膜时，将包含第四绝缘层图案的硬掩膜板紧紧贴在衬底上。之后，从物理气相沉积、化学气相沉积、电子束蒸发镀膜工艺以及磁控溅射工艺中选取合适的沉积工艺，在衬底上沉积高介电常数材料，形成第四绝缘层。之后，去除第四绝缘层用掩膜。
作为具体实施的一个示例，采用紫外光刻工艺，使用光刻胶作为第四绝缘层用掩膜，通过紫外光曝光和显影等工艺，在衬底上形成具有第四绝缘层图案的光刻胶掩膜。之后，采用原子层沉积工艺沉积二氧化铪，形成厚度为16纳米的第四绝缘层。之后，去除第四绝缘层用掩膜，从而形成如图12所示的结构示意图。
可选地，第四绝缘层也可以参照图1所示的结构进行设置，在此不作限定。
可选地，在衬底上设置的晶体管为Fin FET时，也可以不设置第二绝缘层，并采用同一膜层形成控制电极与栅极。该实施方式可以参照上述图4所示的实施例的描述，在此不作赘述。
可选地，在衬底上设置的晶体管为Fin FET时，也可以将控制电极设置于衬底与源极之间，并且控制电极与源极之间设置有第四绝缘层。该实施方式可以参照上述图7所示的实施例的描述，在此不作赘述。
参照图15至图16b，图15示出了本申请实施例提供的芯片的又一些结构示意图，图16a示出了本申请的图15中虚线AA’处的一些截面示意图，图16b示出了本申请的图15中虚线AA’处的另一些截面示意图。在本申请提供的又一些实施例中，衬底上设置的晶体管还可以为GAAFET。该GAAFET可以包括一个、两个、三个、四个或多个沟道结构。图15至图16b中仅是以一个晶体管具有一个沟道结构为例进行示意。
参照图15至图16b，在本申请提供的一些实施例中，GAAFET可以包括：沟道结构102、阻挡层1006、漏极1005、源极1007、第一绝缘层1008、栅极1009、源极传输部1012、第二绝缘层1010以及控制电极1011。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
可选地，衬底包括但不限于硅、锗、金刚石、绝缘体上硅等衬底。示例性地，在衬底为SOI衬底时，可以对上层硅层进行刻蚀，以及对埋入式绝缘层进行选择性刻蚀，刻蚀出悬浮的沟道结构。之后，对沟道结构的漏端硅区域进行相应的离子注入，通过快速退火工艺激活相应的离子，形成离子注入区。
可选地，在GAAFET中，沟道结构中除离子注入区之外的其他区域可以作为沟道区。在实际工作时，在垂直于衬底所在平面的方向上，沟道结构中被栅极所覆盖的区域可以作为晶体管工作时的沟道区。
示例性地，参照图15至图16b，栅极1009环绕沟道结构102设置，为了将栅极1009与沟道结构102绝缘，第一绝缘层1008也环绕沟道结构102设置。并且，在垂直于衬底101所在平面的方向F1上，与沟道结构102交叠的控制电极1011的部分也环绕沟道结构102设置，为了使控制电极1011与栅极1009电性绝缘，则需要在控制电极1011与栅极1009之间的交叠处设置第二绝缘层1010。可选地，参照图16a，阻挡层1006覆盖在沟道结构102的顶部(即沟道结构102背离下层硅层1001的一侧)。源极1007也覆盖在沟道结构102的顶部，以使阻挡层1006和源极1007共同覆盖在沟道结构102的顶部。可选地，参照图16b，阻挡层1006环绕处于阻挡层1006和沟道结构102的交叠区域中的沟道结构102。源极1007的部分覆盖在沟道结构102的顶部(即沟道结构102背离下层硅层一侧)。
示例性地，在GAAFET为p型晶体管时，在与栅极1009连接的信号线上加载负电位的电压，该负电位的电压输入栅极1009，控制GAAFET导通，此时若在与源极传输部1012连接的信号线上输入信号，该信号会流经源极传输部1012、源极1007、沟道区1003、离子注入区1004、漏极1005，传输到与漏极1005连接的信号线上。在GAAFET为n型晶体管时，在与栅极1009连接的信号线上加载正电位的电压，该正电位的电压输入栅极1009，控制GAAFET导通，此时若在与源极传输部1012连接的信号线上输入信号，该信号会流经源极传输部1012、源极1007、沟道区1003、离子注入区1004、漏极1005，传输到与漏极1005连接的信号线上。
以制备图15所示的结构为例，对应的制备方法的流程图可以参照图2。其中，步骤S20～S60以及S80可以参照上述的制备方法的描述。
在本实施例中，步骤S10为在衬底上形成沟道结构，并使沟道结构包括沟道区和离子注入区。
示例性地，步骤S10包括：首先，参照图17，以SOI衬底为例，采用光刻工艺和刻蚀工艺，对上层硅层进行刻蚀，刻蚀出包括沟道区1003以及用于形成离子注入区的漏端硅区域1004A的初始沟道结构102”’。之后，对初始沟道结构102”’中的漏端硅区域1004A进行相应的离子注入，通过快速退火工艺激活相应的离子，形成离子注入区1004，从而形成如图15所示的结构示意图。可选地，退火温度包括但不限于500℃～1100℃。例如，退火温度设置为500℃、600℃、700℃、800℃、900℃、1000℃或1100℃，在此不作限定。
在本实施例中，步骤S70为形成第二高介电常数材料膜层。
示例性地，步骤S70包括：在形成有栅极的衬底上设置第四绝缘层用掩膜，通过第四绝缘层用掩膜将不需要设置第四绝缘层的区域遮盖上，而将需要设置第四绝缘层的区域暴露出来。示例性地，该第四绝缘层用掩膜可以是采用光刻胶形成的掩膜或者硬掩膜板。其中，使用光刻胶作为第四绝缘层用掩膜时，可以使用光刻工艺，通过曝光、显影等工艺将光刻胶膜层图案化。使用硬掩膜板作为第四绝缘层用掩膜时，将包含第四绝缘层图案的硬掩膜板紧紧贴在衬底上。之后，从物理气相沉积、化学气相沉积、电子束蒸发镀膜工艺以及磁控溅射工艺中选取合适的沉积工艺，在衬底上沉积高介电常数材料，形成第四绝缘层。之后，去除第四绝缘层用掩膜。
作为具体实施的一个示例，采用紫外光刻工艺，使用光刻胶作为第四绝缘层用掩膜，通过紫外光曝光和显影等工艺，在衬底上形成具有第四绝缘层图案的光刻胶掩膜。之后，采用原子层沉积工艺沉积二氧化铪，形成厚度为16纳米的第四绝缘层。之后，去除第四绝缘层用掩膜，从而形成如图15所示的结构示意图。
可选地，第四绝缘层也可以使参照图1所示的结构进行设置，在此不作限定。
可选地，在衬底上设置的晶体管包括GAAFET时，也可以不设置第二绝缘层，并采用同一膜层形成控制电极与栅极。该实施方式可以参照上述图4所示的实施例的描述，在此不作赘述。
可选地，在衬底上设置的晶体管包括GAAFET时，也可以将控制电极设置于衬底与源极之间，并且控制电极与源极之间设置有第四绝缘层。该实施方式可以参照上述图7所示的实施例的描述，在此不作赘述。
以上均是对晶体管中采用膜层制备工艺形成控制电极的实施例进行的描述。下面对晶体管中并未采用膜层制备工艺形成控制电极，而是将衬底中的半导体材料层复用为控制电极的实施例进行的描述。并且，下面仅说明下述实施例与上述实施例的区别之处，其相同之处在此不作赘述。
参照图18，图18示出了本申请实施例提供的芯片的又一些结构示意图。在本申请提供的一些实施例中，衬底101上设置的晶体管可以为SOIFET。SOIFET也可以包括：沟道结构102、阻挡层1006、漏极1005、源极1007、第一绝缘层1008、栅极1009以及源极传输部1012。即相当于图1中未设置第二绝缘层1010与控制电极1011时的结构。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
参照图18，在本申请提供的一些实施例中，衬底101包括：第三绝缘层1015和半导体材料层1014。其中，第三绝缘层1015设置于半导体材料层1014与沟道结构102之间。示例性地，将半导体材料层1014复用为控制电极。可选地，在衬底101为SOI衬底时，可以将第三绝缘层1015设置为埋入式绝缘层，将半导体材料层1014设置为下层硅层，以采用下层硅层复用为控制电极。在实际应用中，为了提高下层硅层的导电性可以对下层硅层进行离子掺杂。示例性地，可以采用整面的下层硅层控制衬底上设置的采用狄拉克材料的源极。也可以对下层硅层进行刻蚀，得到相互间隔设置的控制电极，以针对每一个狄拉克材料的源极设置一个刻蚀形成的控制电极。
需要说明的是，制备图18所示的结构对应的制备方法可以参照制备图1所示结构的步骤S10～S60的描述，在此不作赘述。
参照图19a与图19b，图19a示出了本申请实施例提供的芯片的又一些结构示意图，图19b示出了本申请的图19a中虚线AA’处的一些截面示意图。在本申请提供的一些实施例中，衬底101上设置的晶体管还可以为Fin FET。Fin FET可以包括：沟道结构102、阻挡层1006、漏极1005、源极1007、第一绝缘层1008、栅极1009以及源极传输部1012。即相当于图12中未设置第二绝缘层1010与控制电极1011时的结构。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
参照图19a与图19b，在本申请提供的一些实施例中，衬底101包括：第三绝缘层1015和半导体材料层1014。其中，第三绝缘层1015设置于半导体材料层1014与沟道结构102之间。示例性地，将半导体材料层1014复用为控制电极。可选地，在衬底101为SOI衬底时，可以将第三绝缘层1015设置为埋入式绝缘层，将半导体材料层1014设置为下层硅层，以采用下层硅层复用为控制电极。在实际应用中，为了提高下层硅层的导电性可以对下层硅层进行离子掺杂。示例性地，可以采用整面的下层硅层控制衬底上设置的采用狄拉克材料的源极。也可以对下层硅层进行刻蚀，得到相互间隔设置的控制电极，以针对每一个狄拉克材料的源极设置一个刻蚀形成的控制电极。
需要说明的是，制备图19a所示的结构对应的制备方法可以参照制备图12所示结构的步骤S10～S60的描述，在此不作赘述。
参照图20a与图20b，图20a示出了本申请实施例提供的芯片的又一些结构示意图，图20b示出了本申请的图20a中虚线AA’处的一些截面示意图。在本申请提供的一些实施例中，衬底101上设置的晶体管还可以为GAAFET。GAAFET可以包括：沟道结构102、阻挡层1006、漏极1005、源极1007、第一绝缘层1008、栅极1009以及源极传输部1012。即相当于图12中未设置第二绝缘层1010与控制电极1011时的结构。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
参照图20a与图20b，在本申请提供的一些实施例中，衬底101包括：第三绝缘层1015和半导体材料层1014。其中，第三绝缘层1015设置于半导体材料层1014与沟道结构102之间。示例性地，将半导体材料层1014复用为控制电极。可选地，在衬底101为SOI衬底时，可以将第三绝缘层1015设置为埋入式绝缘层，将半导体材料层1014设置为下层硅层，以采用下层硅层复用为控制电极。在实际应用中，为了提高下层硅层的导电性可以对下层硅层进行离子掺杂。示例性地，可以采用整面的下层硅层控制衬底上设置的采用狄拉克材料的源极。也可以对下层硅层进行刻蚀，得到相互间隔设置的控制电极，以针对每一个狄拉克材料的源极设置一个刻蚀形成的控制电极。
需要说明的是，制备图20a所示的结构对应的制备方法可以参照制备图15所示结构的步骤S10～S60的描述，在此不作赘述。
本申请实施例还提供了电子设备，该电子设置包括电路板(如印刷电路板)和本申请上述实施例提供的任一种芯片，该芯片与电路板连接。由于上述芯片中的晶体管可以降低亚阈值摆幅，提升器件的开态电流，从而使得上述芯片的性能较好，因而，包括上述芯片的电子设备的性能也较好。以及，该电子设备解决问题的原理与前述芯片可以解决问题的原理相似，因此该电子设备的技术效果可以参照前述芯片的技术效果，重复之处不再赘述。
尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。
显然，本领域的技术人员可以对本申请实施例进行各种改动和变型而不脱离本申请实施例的精神和范围。这样，倘若本申请实施例的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (19)

1.一种芯片，其特征在于，包括：
衬底，
晶体管，设置于所述衬底上；其中，所述晶体管包括：
沟道结构，包括沟道区和离子注入区；
阻挡层，设置于所述沟道结构上；
栅极，设置于所述阻挡层背离所述衬底的一侧；其中，在垂直于所述衬底所在平面的方向上，所述栅极与所述沟道区交叠；
源极，设置于所述衬底上，所述源极的材料为狄拉克材料，且所述源极设置于所述沟道区背离所述离子注入区的一侧；且所述源极和所述阻挡层共同覆盖所述沟道结构的沟道区；
漏极，设置于所述衬底上，所述漏极覆盖所述离子注入区的至少部分区域；且所述栅极分别与所述沟道结构、所述源极以及所述漏极电性绝缘。
2.如权利要求1所述的芯片，其特征在于，在垂直于所述衬底所在平面的方向上，所述阻挡层与所述源极交叠，且处于交叠区域中的所述阻挡层设置于所述源极与所述沟道结构之间；
或者，在垂直于所述衬底所在平面的方向上，所述阻挡层与所述源极不交叠，并且所述阻挡层与所述源极接触设置。
3.如权利要求2所述的芯片，其特征在于，在垂直于所述衬底所在平面的方向上，所述阻挡层与所述漏极不交叠，并且所述阻挡层与所述漏极接触设置。
4.如权利要求3所述的芯片，其特征在于，在垂直于所述衬底所在平面的方向上，所述阻挡层还覆盖所述离子注入区的部分区域。
5.如权利要求1-4任一项所述的芯片，其特征在于，所述晶体管为下述晶体管中的至少一个：
平面场效应晶体管、鳍式场效应晶体管、环绕栅极场效应晶体管以及绝缘体上硅场效应晶体管。
6.如权利要求1-4任一项所述的芯片，其特征在于，所述晶体管为鳍式场效应晶体管，所述阻挡层覆盖处于所述阻挡层和所述沟道结构的交叠区域中的沟道结构的顶部和侧壁，或者，所述阻挡层覆盖处于所述阻挡层和所述沟道结构的交叠区域中的沟道结构的顶部。
7.如权利要求1-4任一项所述的芯片，其特征在于，所述晶体管为环绕栅极场效应晶体管，所述阻挡层环绕处于所述阻挡层和所述沟道结构的交叠区域中的沟道结构，或者，所述阻挡层覆盖处于所述阻挡层和所述沟道结构的交叠区域中的沟道结构的顶部。
8.如权利要求1-4任一项所述的芯片，其特征在于，所述晶体管还包括：第一绝缘层；其中，所述第一绝缘层位于所述栅极与所述源极之间；
在垂直于所述衬底所在平面的方向上，所述第一绝缘层至少覆盖所述源极。
9.如权利要求8所述的芯片，其特征在于，在垂直于所述衬底所在平面的方向上，所述第一绝缘层还覆盖所述阻挡层；
或者，在垂直于所述衬底所在平面的方向上，所述第一绝缘层还覆盖所述阻挡层，以及所述第一绝缘层还覆盖所述漏极的部分区域。
10.如权利要求8或9所述的芯片，其特征在于，所述晶体管还包括：控制电极，其中，所述控制电极被配置为在施加控制电压时，调控所述源极的载流子的态密度；并且，所述控制电极分别与所述沟道结构、所述源极、栅极以及所述漏极电性绝缘；
所述控制电极设置于所述第一绝缘层背离所述源极的一侧；或者，所述控制电极设置于所述源极与所述衬底之间。
11.如权利要求10所述的芯片，其特征在于，在垂直于所述衬底所在平面的方向上，所述控制电极与所述栅极之间交叠，且所述控制电极与所述栅极之间设置有第二绝缘层。
12.如权利要求8或9所述的芯片，其特征在于，所述衬底包括：第三绝缘层1002和半导体材料层；其中，所述第三绝缘层设置于所述半导体材料层与所述沟道结构之间；
所述半导体材料层复用为控制电极。
13.如权利要求1-12任一项所述的芯片，其特征在于，所述晶体管还包括源极传输部，所述源极传输部被配置为与所述源极电性连接，并进行信号传输；
所述源极传输部设置于所述衬底和所述源极之间，且所述源极远离所述沟道结构的一侧覆盖所述源极传输部的部分区域。
14.如权利要求1-12任一项所述的芯片，其特征在于，所述晶体管还包括源极传输部，所述源极传输部被配置为与所述源极电性连接，并进行信号传输；
所述源极传输部设置于所述源极与所述第一绝缘层之间，且所述源极传输部覆盖于所述源极远离所述沟道结构的一侧的部分区域上。
15.一种芯片的制备方法，其特征在于，包括：
在衬底上形成沟道结构，并使所述沟道结构包括沟道区和离子注入区；
在所述衬底上形成漏极，并使所述漏极覆盖所述离子注入区的至少部分区域，以及使所述漏极分别与所述源极以及所述栅极电性绝缘；
在所述沟道结构上形成阻挡层，并使所述阻挡层至少覆盖所述沟道区的部分区域，暴露出所述沟道区中背离所述离子注入区一侧的部分区域；
在形成有所述阻挡层的衬底上，采用狄拉克材料形成源极，并使所述源极和所述阻挡层共同覆盖所述沟道结构的沟道区；
在所述衬底上形成栅极，并使所述栅极分别与所述沟道结构、所述源极以及所述漏极电性绝缘；其中，在垂直于所述衬底所在平面的方向上，所述栅极与所述沟道区交叠。
16.如权利要求15所述的芯片的制备方法，其特征在于，所述在所述沟道结构上形成阻挡层，包括：
采用光刻工艺，在所述衬底上形成光刻胶掩膜；
采用沉积工艺，在形成有所述光刻胶掩膜的所述衬底上沉积形成所述阻挡层；
或者，所述在所述沟道结构上形成阻挡层，包括：
将具有所述阻挡层图案的硬掩膜板贴敷于所述衬底具有所述沟道结构的一侧；
采用沉积工艺，在贴敷有所述硬掩膜板的所述衬底上沉积形成所述阻挡层。
17.如权利要求15所述的芯片的制备方法，其特征在于，在所述沟道结构上形成阻挡层之后，且在形成有所述阻挡层的衬底上，采用狄拉克材料形成源极之前，还包括：
在阻挡层上形成保护层，并使保护层覆盖于所述阻挡层上；
采用腐蚀性溶液，去除位于暴露出的所述沟道区中沟道结构表面的氧化层；
去除所述保护层。
18.如权利要求15-17任一项所述的芯片的制备方法，其特征在于，在所述衬底上形成栅极之后，还包括：形成控制电极，并使所述控制电极分别与所述沟道结构、所述源极、栅极以及所述漏极电性绝缘；其中，所述控制电极被配置为在施加控制电压时，调控所述源极的载流子的态密度；
或者，在所述衬底上形成栅极时，还包括：形成控制电极，并使所述控制电极分别与所述沟道结构、所述源极、栅极以及所述漏极电性绝缘；其中，所述控制电极被配置为在施加控制电压时，调控所述源极的载流子的态密度。
19.一种电子设备，其特征在于，包括电路板和芯片，所述芯片与所述电路板连接；
所述芯片为如权利要求1-14任一项所述的芯片，或者所述芯片采用如权利要求15-18任一项所述的制备方法形成。
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