KR100327434B1 - 반도체 소자의 구조 - Google Patents

반도체 소자의 구조 Download PDF

Info

Publication number
KR100327434B1
KR100327434B1 KR1020000023275A KR20000023275A KR100327434B1 KR 100327434 B1 KR100327434 B1 KR 100327434B1 KR 1020000023275 A KR1020000023275 A KR 1020000023275A KR 20000023275 A KR20000023275 A KR 20000023275A KR 100327434 B1 KR100327434 B1 KR 100327434B1
Authority
KR
South Korea
Prior art keywords
impurity region
insulating film
region
semiconductor device
gate
Prior art date
Application number
KR1020000023275A
Other languages
English (en)
Other versions
KR20010100356A (ko
Inventor
이희덕
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000023275A priority Critical patent/KR100327434B1/ko
Priority to US09/723,222 priority patent/US6548870B1/en
Priority to JP2001112525A priority patent/JP2001358335A/ja
Publication of KR20010100356A publication Critical patent/KR20010100356A/ko
Application granted granted Critical
Publication of KR100327434B1 publication Critical patent/KR100327434B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 두 개의 게이트 사이에 존재하는 불순물 영역을 제거하여 소자가 차지하는 면적을 최소화시킴과 동시에 채널길이의 단축으로 인해 동작속도를 개선시킬 수 있는 반도체 소자의 구조를 제공하기 위한 것으로, 두 개 이상의 PMOS 또는 NMOS가 시리얼하게 연결된 소자를 포함하는 반도체 장치에 있어서, 상기 소자는 반도체 기판의 표면내에 일정 간격을 두고 형성된 제 1 불순물 영역과 제 2 불순물 영역과, 상기 제 1 불순물 영역과 제 2 불순물 영역 사이의 기판상에 형성된 게이트 절연막과, 상기 게이트 절연막상에서 서로 절연되어 형성되는 두 개 이상의 게이트 전극들을 포함하여 구성되는 것을 특징으로 한다.

Description

반도체 소자의 구조{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 고성능 집적회로에 적당한 반도체 소자의 구조에 관한 것이다.
현재, 반도체 집적회로는 고성능, 고집적화 추세에 있으며 이를 위해 고속동작이 가능하면서도 칩 사이즈를 최소화하는 기술들이 제안되고 있다.
이와 같이 고속동작이 가능하면서 칩 사이즈를 최소화하기 위해 채널의길이나 소오스 및 드레인 불순물 영역이 차지하는 면적을 작게하는 측면에서 많은 연구들이 진행되고 있다.
특히, NAND회로의 NMOS나 NOR회로의 PMOS 등과 같이 두 개의 동일소자들이 시리얼(serial)하게 연결되는 경우, 두 소자가 하나의 불순물 영역을 공유하도록하여 전체 면적을 감소시키는 기술은 제시된 바 있다.
참고적으로 도 1a는 일반적인 NAND회로로써, 'A' 부분은 두 개의 NMOS소자들이 시리얼하게 연결되어 있는 구조이고, 도 1b는 일반적인 NOR회로로써, 'B'부분은 두 개의 PMOS소자들이 시리얼하게 연결되어 있음을 볼 수 있다.
그리고 도 1c는 NMOS 또는 PMOS소자가 시리얼하게 연결되는 패스 트랜지스터(path trasistor)의 구조를 보여준다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자의 구조를 설명하기로 한다.
도 2는 종래 기술에 따른 반도체 소자의 구조단면도로써, 도 1a의 'A' 부분을 나타낸 것이다.
도 2에 도시한 바와 같이, 반도체 기판(21), 상기 반도체 기판(21)상에 서로 일정 간격을 두고 형성된 제 1, 제 2 게이트 전극(23,24)들, 상기 각 게이트 전극의 양측면에 형성된 절연측벽(25)들, 상기 제 1 게이트 전극(23)과 상기 제 2 게이트 전극(24) 사이의 기판내에 형성되는 LDD구조의 공통 불순물 영역(26), 그리고 상기 공통 불순물 영역에 대향하여 상기 각 게이트 전극(23,24)의 일측에 형성되는 LDD구조의 제 1, 제 2 불순물 영역(27,28)으로구성된다.
여기서, 각 게이트 전극(23,24)들은 반도체 기판(21)과의 사이에 게이트 절연막(29)을 갖는다.
여기서, 제 1 불순물 영역(27)은 소오스 영역(또는 드레인)으로 사용되고, 제 2 불순물 영역(28)은 드레인 영역(또는 소오스)으로 사용되며, 상기 공통 불순물 영역(26)은 드레인 및 소오스 영역으로 사용된다.
이와 같은 구조의 반도체 소자에 있어서, 제 1, 제 2 게이트 전극(23,24)에 하이(high) 신호를 인가하면, 제 1 불순물 영역(27)에서 공통 불순물 영역(26)으로 신호전하가 전달되고, 다시 공통 불순물 영역(26)에서 제 2 불순물 영역(28)으로 신호전하가 전달된다.
한편, 도 2에 도시된 단면이 도 1b에 도시된 NOR회로의 'B'부분에 해당할 경우에는 상기 제 1, 제 2 게이트 전극(23,24)에 로우(low)신호를 인가하면, 제 1 불순물 영역(27)에서 공통 불순물 영역(26)으로 신호전하가 전달되고, 다시 공통 불순물 영역(26)에서 제 2 불순물 영역(28)으로 신호전하가 전달된다.
그러나 상기와 같은 종래 반도체 소자의 구조는 다음과 같은 문제점이 있었다.
두 개의 게이트 사이에 공통 불순물 영역이 존재하여 소자의 면적이 증가할 뿐만 아니라, 소오스와 드레인 그리고 LDD 저항에 의해 전압강하가 발생하여 구동전류가 줄어들어 동작속도가 느려지게 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 두 개의 게이트 사이에 존재하는 불순물 영역을 제거하여 소자가 차지하는 면적을 최소화시킴과 동시에 채널길이의 단축으로 인해 동작속도를 개선시킬 수 있는 반도체 소자의 구조를 제공하는데 그 목적이 있다.
도 1은 일반적인 NAND회로의 구성도
도 2는 종래 기술에 따른 반도체 소자의 구조단면도
도 3은 본 발명에 따른 반도체 소자의 구조단면도
도 4는 본 발명의 다른 실시예에 따른 구조단면도
도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : 게이트 절연막
34,35: 제 1, 제 2 게이트 전극 36,37 : 제 1, 제 2 불순물 영역
38 : 절연측벽 39 : 절연층
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 구조는 두 개 이상의 PMOS 또는 NMOS가 시리얼하게 연결된 소자를 포함하는 반도체 장치에 있어서, 상기 소자는 반도체 기판의 표면내에 일정 간격을 두고 형성된 제 1 불순물 영역과 제 2 불순물 영역과, 상기 제 1 불순물 영역과 제 2 불순물 영역 사이의 기판상에 형성된 게이트 절연막과, 상기 게이트 절연막상에서 서로 절연되어 형성되는 두 개 이상의 게이트 전극들을 포함하여 구성되는 것을 특징으로 한다.
먼저, 본 발명의 반도체 소자를 NMOS로 구성할 경우에는 상기 소자는 NAND회로에 사용되고, PMOS로 구성할 경우에는 NOR회로에 사용된다.
또한, NMOS 및 PMOS소자들이 시리얼하게 연결되는 구조는 상기 NAND회로 및 NOR회로 이외에도 스위칭 역할을 수행하는 패스(path) 트랜지스터에도 적용할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 구조를 설명하기로 한다.
도 3은 본 발명에 따른 반도체 소자의 구조단면도로써, 반도체 기판(31), 상기 반도체 기판(31)상의 소정영역에 형성된 게이트 절연층(32), 상기 게이트 절연층(32)상에서 서로 절연되어 형성된 제 1 게이트 전극(34)과 제 2 게이트 전극(35), 상기 제 1, 제 2 게이트 전극(34,35) 하부의 채널영역을 제외한 그 양측의 기판내에 형성된 제 1 불순물 영역(36)과 제 2 불순물 영역(37)과, 상기 제 1 불순물 영역(36)과 접하는 제 1 게이트 전극(34)의 측면과 상기 제 2 불순물 영역(37)과 접하는 제 2 게이트 전극(35)의 측면에 형성된 절연측벽(38)들을 포함하여 구성된다.
여기서, 상기 제 1 불순물 영역(36)은 소오스 영역(또는 드레인)으로 사용되고 상기 제 2 불순물 영역(37)은 드레인 영역(또는 소오스)으로 사용된다.
이와 같은 본 발명의 반도체 소자는 두 개의 소자가 하나의 소오스 영역과 하나의 드레인 영역만을 갖는다.
즉, 종래에는 두 개의 소자가 시리얼하게 연결될 경우, 하나의 소오스 영역과 하나의 드레인 영역, 그리고 소오스와 드레인이 공통으로 사용되는 공통 불순물 영역을 갖는 반면에, 본 발명은 공통 불순물 영역을 제거하여 소자의 면적을 최소화하였다.
그리고, 제 1 게이트 전극(34)과 제 2 게이트 전극(35) 사이에는 절연막(39)을 형성하여 두 게이트 전극(34,35)을 서로 절연되도록 하였다.
여기서, 상기 절연막(39)의 폭은 상기 제 1 게이트 전극(34)과 제 2 게이트 전극(35)을 절연시킬 수 있는 최소한의 폭을 갖도록 한다.
이와 같은 본 발명 반도체 소자는 상기 시리얼하게 연결된 소자가 NMOS일 경우에는 두 개의 게이트에 각각 하이(high)신호를 인가할 때만 채널이 형성되어 제1 불순물 영역(36)에서 제 2 불순물 영역(37)으로 신호전하들이 이동하게 되고, 두 개의 게이트 전극중 어느 하나라도 로우(low)신호가 인가되면, 제 1 불순물 영역(36)과 제 2 불순물 영역(37) 사이에는 채널이 형성되지 않는다.
따라서, 도 1a에서 입력 1과 입력 2가 모두 하이(high)신호일 때에만 도 3과 같이 제 1 불순물 영역(36)에서 제 2 불순물 영역(37)으로 접지신호가 전달되어 최종 출력으로 나타난다.
한편, 본 발명 반도체 소자가 PMOS일 경우에는 두 개의 게이트에 각각 로우(low)신호를 인가할 때만 채널이 형성되어 제 1 불순물 영역(36)에서, 제 2 불순물 영역(37)으로 신호전하들이 이동하게 된다.
참고적으로 도 4는 세 개의 소자가 서로 시리얼하게 연결된 반도체 소자의 구조를 도시한 것이다.
도 4에서와 같이, 각각의 게이트 전극(44,45,46)들 사이에는 절연막(50)을 두고 서로 절연시키고, 가장 바깥쪽에 위치한 게이트 전극(44,45,46)의 측면에 절연측벽(49)을 형성하고, 절연측벽(49) 양측의 기판내에는 LDD구조의 소오스 불순물 영역(또는 드레인 불순물 영역)(47)과 드레인 불순물 영역(또는 소오스 불순물 영역)(48)을 형성한다.
여기서, 중앙에 위치한 소자는 소오스와 드레인을 갖지 않으며, 최외각에 위치한 두 개의 소자는 각각 소오스 또는 드레인을 하나씩만 갖는다.
이상 상술한 바와 같이, 본 발명 반도체 소자 구조는 다음과 같은 효과가 있다.
소자의 크기를 매우 작게 할 수 있어 칩(Chip) 사이즈를 최소화하여 고집적화를 만족시킬 수 있고, 인접한 소자간의 사이에 소오스 또는 드레인으로 사용되는 공통 불순물 영역을 형성하지 않으므로 그에 따른 저항감소로 인해 고속 동작이 가능하다.

Claims (7)

  1. 두 개 이상의 PMOS 또는 NMOS가 시리얼하게 연결된 소자를 포함하는 반도체 장치에 있어서,
    상기 소자는,
    반도체 기판의 표면내에 일정 간격을 두고 형성된 제 1 불순물 영역과 제 2 불순물 영역;
    상기 제 1 불순물 영역과 제 2 불순물 영역 사이의 기판상에 형성된 게이트 절연막;
    상기 게이트절연막상에서 서로 절연되어 형성되는 두 개 이상의 게이트 전극들을 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 구조.
  2. 제 1 항에 있어서, 상기 제 1 불순물 영역과 제 2 불순물 영역은 각각 소오스 영역과 드레인 영역으로 사용하거나 또는 드레인 영역과 소오스 영역으로 사용하는 것을 특징으로 하는 반도체 소자의 구조.
  3. 제 1 항에 있어서, 상기 각 게이트 전극들은 절연을 위한 최소한의 폭을 갖는 절연막에 의해 전기적으로 분리되는 것을 특징으로 하는 반도체 소자의 구조.
  4. 두 개의 NMOS들이 시리얼하게 연결된 소자를 포함하는 NAND회로에 있어서,
    상기 소자는,
    반도체 기판의 표면내에 일정 간격을 두고 형성된 제 1 불순물 영역과 제 2 불순물 영역;
    상기 제 1 불순물 영역과 제 2 불순물 영역 사이의 기판상에 형성된 게이트 절연막;
    상기 게이트 절연막상에서 서로 절연되어 형성되는 제 1, 제 2 게이트 전극들을 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 구조.
  5. 제 4 항에 있어서, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극은 절연을 위한 최소한의 폭을 갖는 절연막에 의해 전기적으로 분리되는 것을 특징으로 하는 반도체 소자의 구조.
  6. 두 개의 PMOS들이 시리얼하게 연결된 소자를 포함하는 NOR회로에 있어서,
    상기 소자는,
    반도체 기판의 표면내에 일정 간격을 두고 형성된 제 1 불순물 영역과 제 2 불순물 영역;
    상기 제 1 불순물 영역과 제 2 불순물 영역 사이의 기판상에 형성된 게이트 절연막;
    상기 게이트 절연막상에서 서로 절연되어 형성되는 제 1, 제 2 게이트 전극들을 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 구조.
  7. 제 6 항에 있어서, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극은 절연을 위한 최소한의 폭을 갖는 절연막에 의해 전기적으로 분리되는 것을 특징으로 하는 반도체 소자의 구조.
KR1020000023275A 2000-05-01 2000-05-01 반도체 소자의 구조 KR100327434B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020000023275A KR100327434B1 (ko) 2000-05-01 2000-05-01 반도체 소자의 구조
US09/723,222 US6548870B1 (en) 2000-05-01 2000-11-28 Semiconductor device
JP2001112525A JP2001358335A (ja) 2000-05-01 2001-04-11 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000023275A KR100327434B1 (ko) 2000-05-01 2000-05-01 반도체 소자의 구조

Publications (2)

Publication Number Publication Date
KR20010100356A KR20010100356A (ko) 2001-11-14
KR100327434B1 true KR100327434B1 (ko) 2002-03-13

Family

ID=19667819

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000023275A KR100327434B1 (ko) 2000-05-01 2000-05-01 반도체 소자의 구조

Country Status (3)

Country Link
US (1) US6548870B1 (ko)
JP (1) JP2001358335A (ko)
KR (1) KR100327434B1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6716684B1 (en) * 2000-11-13 2004-04-06 Advanced Micro Devices, Inc. Method of making a self-aligned triple gate silicon-on-insulator device
US7064034B2 (en) * 2002-07-02 2006-06-20 Sandisk Corporation Technique for fabricating logic elements using multiple gate layers
CN101017848B (zh) * 2006-02-06 2010-08-11 中芯国际集成电路制造(上海)有限公司 分离的双栅场效应晶体管
CN101017783B (zh) * 2006-02-06 2013-06-19 中芯国际集成电路制造(上海)有限公司 制造分离的双栅场效应晶体管的方法
US8008144B2 (en) 2006-05-11 2011-08-30 Micron Technology, Inc. Dual work function recessed access device and methods of forming
US20070262395A1 (en) 2006-05-11 2007-11-15 Gibbons Jasper S Memory cell access devices and methods of making the same
US8860174B2 (en) * 2006-05-11 2014-10-14 Micron Technology, Inc. Recessed antifuse structures and methods of making the same
US7824986B2 (en) 2008-11-05 2010-11-02 Micron Technology, Inc. Methods of forming a plurality of transistor gates, and methods of forming a plurality of transistor gates having at least two different work functions
US9093421B2 (en) * 2012-06-26 2015-07-28 International Business Machines Corporation Implementing gate within a gate utilizing replacement metal gate process
US20150129967A1 (en) 2013-11-12 2015-05-14 Stmicroelectronics International N.V. Dual gate fd-soi transistor
US9178517B2 (en) * 2013-11-12 2015-11-03 Stmicroelectronics International N.V. Wide range core supply compatible level shifter circuit
CN104882411B (zh) * 2014-02-28 2018-08-17 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法
US9800204B2 (en) 2014-03-19 2017-10-24 Stmicroelectronics International N.V. Integrated circuit capacitor including dual gate silicon-on-insulator transistor

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4380863A (en) * 1979-12-10 1983-04-26 Texas Instruments Incorporated Method of making double level polysilicon series transistor devices
US4472821A (en) * 1982-05-03 1984-09-18 General Electric Company Dynamic shift register utilizing CMOS dual gate transistors
US5047816A (en) * 1990-08-21 1991-09-10 Vlsi Technology, Inc. Self-aligned dual-gate transistor
US5600168A (en) * 1994-04-20 1997-02-04 Lg Semicon Co., Ltd. Semiconductor element and method for fabricating the same
US5616945A (en) * 1995-10-13 1997-04-01 Siliconix Incorporated Multiple gated MOSFET for use in DC-DC converter
KR100230799B1 (ko) 1996-09-13 1999-11-15 김영환 절연막 터널링 트랜지스터의 제조방법
US6259142B1 (en) * 1998-04-07 2001-07-10 Advanced Micro Devices, Inc. Multiple split gate semiconductor device and fabrication method

Also Published As

Publication number Publication date
JP2001358335A (ja) 2001-12-26
US6548870B1 (en) 2003-04-15
KR20010100356A (ko) 2001-11-14

Similar Documents

Publication Publication Date Title
KR100327434B1 (ko) 반도체 소자의 구조
KR100260329B1 (ko) 반도체 장치
JPH10242470A (ja) 半導体装置及びその製造方法
US20080277739A1 (en) Finfet Transistors
US20140346601A1 (en) Semiconductor device
US20120153396A1 (en) Semiconductor device
US7893483B2 (en) Neuron device
JP2009004519A (ja) 半導体装置
US20190287860A1 (en) Transistor structure
KR100308546B1 (ko) 반도체집적회로장치
US9455251B1 (en) Decoupling capacitor using finFET topology
US9035716B2 (en) High frequency switch
US9691666B2 (en) Layout architecture for performance improvement
JP4731849B2 (ja) 半導体集積回路の製造方法
KR20230043602A (ko) 산화물 반도체를 포함하는 cmos 로직 소자
KR100343147B1 (ko) 에스오아이 모스 트랜지스터를 구비한 반도체 소자 및신호 처리 장치
US8217466B2 (en) High-speed semiconductor device and method for manufacturing the same
KR100643681B1 (ko) 단일 기판에 형성된 실리콘-온-인슐레이터 전계효과 트랜지스터와 벌크 전계효과 트랜지스터 및 그 제조 방법
US6084436A (en) Multi-input semiconductor logic device with mask pattern for reduced parasitic capacitance
KR100344736B1 (ko) 전계 효과 트랜지스터 구조체 및 제조 방법
KR100702033B1 (ko) 모트 패턴을 갖는 모스 전계효과 트랜지스터
KR100419100B1 (ko) 반도체 장치
KR100401495B1 (ko) 반도체 소자의 트랜지스터 제조방법
KR100628379B1 (ko) 변동 문턱전압 소자 및 그 제조 방법
KR940022796A (ko) 트랜지스터 격리방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100126

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee