KR20220001692A - 집적 회로 칩 및 이를 포함한 반도체 패키지 - Google Patents

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KR20220001692A
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KR
South Korea
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line
power
power bumps
integrated circuit
bumps
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KR1020200079970A
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이운기
김영준
정종선
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삼성전자주식회사
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

스탠다드 셀이 배치되는 기판을 포함하는 집적 회로(Integrated Circuit) 칩 및 이를 포함한 반도체 패키지가 제공된다. 상기 집적 회로 칩은 집적 회로 칩의 일면의 중심 영역 상에서 엇갈림식 배열(staggered arrangement)로 배치되고, 스탠다드 셀에 전력을 제공하는 복수의 제1 전력 범프 및 복수의 제2 전력 범프, 복수의 제1 전력 범프의 하부에 배치되고, 복수의 제1 전력 범프와 전기적으로 연결되는 제1 금속 배선으로, 제1 금속 배선의 적어도 일부는 복수의 제1 전력 범프와 평면적 관점에서 중첩되는 제1 금속 배선 및 제1 금속 배선과 분리되고, 복수의 제2 전력 범프의 하부에 배치되고, 복수의 제2 전력 범프와 전기적으로 연결되는 제2 금속 배선으로, 제2 금속 배선의 적어도 일부는 복수의 제2 전력 범프와 평면적 관점에서 중첩되는 제2 금속 배선을 포함하고, 복수의 제1 전력 범프는 집적 회로 칩의 제1 대각선 방향과 평행한 제1 방향으로 연장되는 제1 라인 및 제1 대각선 방향과 다른 집적 회로 칩의 제2 대각선 방향과 평행한 제2 방향으로 연장되는 제2 라인을 따라 배치되고, 복수의 제2 전력 범프는 제1 라인과 이격되고 제1 방향으로 연장되는 제3 라인 및 제2 라인과 이격되고 제2 방향으로 연장되는 제4 라인을 따라 배치된다.

Description

집적 회로 칩 및 이를 포함한 반도체 패키지{A INTEGRATED CHIP AND A SEMICONDUCTOR PACKAGE INCLUDING THE SAME}
본 발명은 집적 회로 칩 및 이를 포함한 반도체 패키지에 관한 것이다.
일반적으로, 집적 회로 칩의 구동을 위해서는, 전력의 공급과 분배가 적절하게 이루어질 필요가 있고, 집적 회로 칩의 전력원 역할을 하는 전력 범프의 수는 집적 회로 칩의 사이즈와 신호 범프의 개수에 따라 결정이 된다.
칩 사이즈에 비해 신호 범프의 개수가 많지 않은 경우, 전력 공급과 분배에 큰 문제가 발생하지 않지만, 신호 범프의 개수가 늘어나는 추세에 따라 동일 칩 사이즈 내 배치될 수 있는 전력 범프의 개수가 줄어들고 있다. 줄어든 전력 범프의 개수에 따라 IR-drop violation 등 전력 무결성의 열화로 이어질 수 있다. 따라서, 전력 무결성에 최적화된 범프 배치와 재배선(RDL) 라우팅이 필요하다.
본 발명이 해결하고자 하는 기술적 과제는, 피쉬본(fishbone) 형태의 전력 범프 배치를 통해 전력 무결성을 향상시킨 집적 회로 칩을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 피쉬본(fishbone) 형태의 전력 범프 배치를 통해 전력 무결성을 향상시킨 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 스탠다드 셀이 배치되는 기판을 포함하는 집적 회로(Integrated Circuit) 칩은 집적 회로 칩의 일면의 중심 영역 상에서 엇갈림식 배열(staggered arrangement)로 배치되고, 스탠다드 셀에 전력을 제공하는 복수의 제1 전력 범프 및 복수의 제2 전력 범프, 복수의 제1 전력 범프의 하부에 배치되고, 복수의 제1 전력 범프와 전기적으로 연결되는 제1 금속 배선으로, 제1 금속 배선의 적어도 일부는 복수의 제1 전력 범프와 평면적 관점에서 중첩되는 제1 금속 배선 및 제1 금속 배선과 분리되고, 복수의 제2 전력 범프의 하부에 배치되고, 복수의 제2 전력 범프와 전기적으로 연결되는 제2 금속 배선으로, 제2 금속 배선의 적어도 일부는 복수의 제2 전력 범프와 평면적 관점에서 중첩되는 제2 금속 배선을 포함하되, 복수의 제1 전력 범프는 집적 회로 칩의 제1 대각선 방향과 평행한 제1 방향으로 연장되는 제1 라인 및 제1 대각선 방향과 다른 집적 회로 칩의 제2 대각선 방향과 평행한 제2 방향으로 연장되는 제2 라인을 따라 배치되고, 복수의 제2 전력 범프는 제1 라인과 이격되고 제1 방향으로 연장되는 제3 라인 및 제2 라인과 이격되고 제2 방향으로 연장되는 제4 라인을 따라 배치된다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 스탠다드 셀이 배치되는 기판을 포함하는 집적 회로(Integrated Circuit) 칩은 집적 회로 칩의 일면의 중심 영역에서 엇갈림식 배열(staggered arrangement)로 배치되고, 스탠다드 셀에 전력을 제공하는 복수의 제1 전력 범프 및 복수의 제2 전력 범프, 복수의 제1 전력 범프는 집적 회로 칩의 제1 대각선 방향과 평행한 제1 방향으로 연장되는 제1 라인 및 제1 대각선 방향과 다른 집적 회로 칩의 제2 대각선 방향과 평행한 제2 방향으로 연장되는 제2 라인을 따라 배치되고, 복수의 제2 전력 범프는 제1 라인과 이격되고 제1 방향으로 연장되는 제3 라인 및 제2 라인과 이격되고 제2 방향으로 연장되는 제4 라인을 따라 배치되고, 복수의 제1 전력 범프는 제1 전압이 동일하게 인가되고, 복수의 제2 전력 범프는 제1 전압과 상이한 제2 전압이 인가된다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 패키지는 복수의 외부 연결 단자가 접촉하는 제1면 및 제1면과 대향하는 제2면을 포함하는 패키지 기판 및 제2면과 대향하는 접속면을 포함하고, 접속면 상에 엇갈림식 배열(staggered arrangement)로 배치되는 복수의 제1 전력 범프 및 복수의 제2 전력 범프를 포함하는 집적 회로 칩을 포함하되, 복수의 제1 전력 범프는 집적 회로 칩의 제1 대각선 방향과 평행한 제1 방향으로 연장되는 제1 라인 및 제1 대각선 방향과 다른 집적 회로 칩의 제2 대각선 방향과 평행한 제2 방향으로 연장되는 제2 라인을 따라 배치되고, 복수의 제2 전력 범프는 제1 라인과 상이하고 제1 방향으로 연장되는 제3 라인 및 제2 라인과 상이하고 제2 방향으로 연장되는 제4 라인을 따라 배치되고, 복수의 외부 연결 단자 중 적어도 하나는 평면적 관점에서 복수의 제1 전력 범프와 중첩되고, 제2 전력 범프와 비중첩된다.
도 1은 본 발명의 몇몇 실시예들에 따른 집적 회로 칩을 설명하기 위한 평면도이다.
도 2는 도 1의 A-A'를 절단한 단면도이다.
도 3은 본 발명의 또 다른 몇몇 실시예들에 따른 집적 회로 칩을 설명하기 위한 평면도이다.
도 4는 도 3의 집적 회로 칩을 포함하는 반도체 패키지를 설명하기 위한 평면도이다.
도 5는 도 4의 B-B'를 절단한 단면도이다.
도 6은 도 4의 R 영역을 확대한 확대도이다.
도 7은 본 발명의 또 다른 몇몇 실시예들에 따른 집적 회로 칩을 설명하기 위한 평면도이다.
도 8은 본 발명의 또 다른 몇몇 실시예들에 따른 집적 회로 칩을 설명하기 위한 평면도이다.
도 9는 본 발명의 또 다른 몇몇 실시예들에 따른 집적 회로 칩을 설명하기 위한 평면도이다.
도 10은 본 발명의 또 다른 몇몇 실시예들에 따른 집적 회로 칩을 설명하기 위한 평면도이다.
도 11은 본 발명의 또 다른 몇몇 실시예들에 따른 집적 회로 칩을 설명하기 위한 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다. 도 1 내지 도 11의 설명에서 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호 사용하며, 해당 구성요소에 대한 중복된 설명은 생략하기로 한다. 또한 본 발명의 여러 도면에 걸쳐서, 유사한 구성요소에 대해서는 유사한 참조부호가 사용된다.
도 1은 본 발명의 몇몇 실시예들에 따른 집적 회로 칩을 설명하기 위한 평면도이다. 도 2는 도 1의 A-A'를 절단한 단면도이다. 도 1은 집적 회로 칩(100)의 일면에 배치되는 전력 범프/신호 범프 및 상기 범프들 하부에 배치되고 전기적으로 연결되는 최상위 금속 배선들을 도시한 도면이다.
도 1 및 도 2를 참조하면, 집적 회로 칩(100_1)은 서로 대향하는 전면(100a), 후면(100b)을 포함할 수 있으며, 기판(101), 스탠다드 셀(102), 제1 및 제2 VDD 전력 범프(111, 113), 제1 및 제2 VSS 전력 범프(112, 114), 신호 범프(115), 엣지 전력 범프(119), 제1 내지 제5 최상위 금속 배선(121 내지 125), 전력 라우팅 배선체(131), 신호 라우팅 배선체(132) 및 패시베이션층(150)을 포함할 수 있다.
집적 회로 칩(100_1)의 전면(100a)은 기판(101)의 일면을 포함할 수 있으며, 집적 회로 칩(100_1)의 노출되는 면일 수 있다. 전면(100a)과 대향하는 후면(100b)은 패시베이션층(150)의 일면을 포함할 수 있으며, 제1 및 제2 VDD 전력 범프(111, 113), 제1 및 제2 VSS 전력 범프(112, 114), 신호 범프(115) 및 엣지 전력 범프(119)들이 후면(100b) 상에 배치되며 패키지 형성시 집적 회로 칩(100_1)과 패키지 기판 사이를 전기적으로 연결시키는 접속면이 될 수 있다. 후면(100b)상의 영역에 대한 구체적인 설명은 제1 및 제2 VDD 전력 범프(111, 113), 제1 및 제2 VSS 전력 범프(112, 114), 신호 범프(115) 및 엣지 전력 범프(119)에 대한 배치의 설명에서 함께 후술한다.
기판(101)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(101)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
스탠다드 셀(102)은 기판(101) 상에 배치될 수 있다. 스탠다드 셀(102)은 예를 들어, 인버터(Inverter), 멀티플렉서(MUX), 버퍼(Buffer), 플립-플랍(Filp-Flop), 래치(Latch) 및 AND, OR, XOR, NAND 등의 논리 연산 블록일 수 있으나, 이에 제한되지 않는다.
스탠다드 셀(102)은 채널 길이(Channel length)가 10nm, 7nm 혹은 5nm이하인 트랜지스터(103)를 포함할 수 있다. 다만, 상기 채널 길이의 예시는 본원 발명의 기술적 사상을 제한하지 않는다. 트랜지스터(103)는 전력 라우팅 배선체(131) 및 신호 라우팅 배선체(132)로부터 각각 전력 및 신호를 제공받을 수 있다.
제1 및 제2 VDD 전력 범프(111, 113), 제1 및 제2 VSS 전력 범프(112, 114), 신호 범프(115) 및 엣지 전력 범프(119)는 모두 평면적인 관점에서 팔각형의 형태일 수 있으나, 이에 제한되지 않으며 오각형, 원형등의 형태를 해당할 수 있다.
제1 및 제2 VDD 전력 범프(111, 113), 제1 및 제2 VSS 전력 범프(112, 114), 신호 범프(115) 및 엣지 전력 범프(119)는 언더 범프 메탈(Under bump metal), 필라(Pillar), 솔더(solder)를 포함할 수 있고, 각각의 제1 및 제2 VDD 전력 범프(111, 113), 신호 범프(115) 및 엣지 전력 범프(119)는 동일하고 대응되는 구성을 포함하며, 이에 대한 설명은 제1 VDD 전력 범프(111)에 대한 설명으로 대체될 수 있다.
제1 VDD 전력 범프(111)는 제1 언더 범프 메탈(111_1), 제1 필라(111_2), 제1 솔더(111_3)를 포함할 수 있다. 제1 언더 범프 메탈(111_1)은 티타늄(Ti) 및 니켈(Ni) 등을 포함할 수 있으나 상기 물질의 예시에 제한되지 않고, 패시베이션층(150)에 둘러쌓인 연결 패드(151) 상에 배치되고, 집적 회로 칩(100_1)과 제1 필라(111_2) 사이의 연결을 매개한다.
제1 필라(111_2)는 제1 언더 범프 메탈(111_1)의 상부면에 배치될 수 있다. 따라서 집적 회로 칩(100_1)은 제1 필라(111_2)를 통해 패키지 기판의 패드, 인터포저층의 패드 또는 다른 칩의 패드에 전기적으로 연결될 수 있다.
제1 필라(111_2)는 주석(Sn), 주석 합금(Sn-Bi, Sn-Ag, Sn-Cu, Sn-Ag, Sn-Ag-Cu), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 VDD 전력 범프(111)는 제1 솔더(111_3)를 포함하기 때문에, 패키지 기판과 연결시 패키지 기판의 접촉면에 솔더를 형성하지 않아도, 제1 필라(111_2)를 패키지 기판의 접촉면에 접합시킬 수 있다.
몇몇 실시예들에 따른 제1 VDD 전력 범프(111)의 범프 직경(d_bump)은 44um 내지 96um 범위 내에 있고, 이는 제2 VDD 전력 범프(113), 제1 및 제2 VSS 전력 범프(112, 114), 신호 범프(115) 및 엣지 전력 범프(119) 또한 마찬가지이다.
제1 및 제2 VDD 전력 범프(111, 113) 및 제1 및 제2 VSS 전력 범프(112, 114)은 집적 회로 칩(100_1)의 후면(100b)의 중심 영역(CR) 상에 배치되고, 신호 범프(115) 및 엣지 전력 범프(119)는 집적 회로 칩(100_1)의 후면(100b)의 중심 영역(CR) 외의 엣지 영역(ER)에 배치될 수 있다. 엣지 전력 범프(119)는 엣지 영역(ER) 상에 신호 범프(115)보다 적은 개수로 배치될 수 있다.
중심 영역(CR) 상에, 몇몇 실시예들에 따른 제1 및 제2 VDD 전력 범프(111, 113)와 제1 및 제2 VSS 전력 범프(112, 114)은 함께 서로 엇갈림식 배열(staggered arrangement)로 배치될 수 있고, 서로 엇갈린 형태로 배치될 수 있다. 본 명세서에서, " 엇갈림식 배열"은 제1 및 제2 VDD 전력 범프(111, 113), 제1 및 제2 VSS 전력 범프(112, 114)를 포함하는 구성요소 중 서로 가장 인접한 어느 두 개의 구성요소들이 집적 회로 칩(100_1)의 일측벽이 연장되는 제1 방향(D1) 또는 집적 회로 칩(100_1)의 일측벽과 접촉하는 타측벽이 연장되는 제2 방향(D2)을 따라 일직선 상에 배치되지 않고, 하나의 구성요소가 다른 하나의 구성요소에 대하여 사선 방향으로 쉬프트된 것을 의미하도록 사용된다. 예를 들어, 서로 가장 인접한 제1 VDD 전력 범프(111)와 제2 VSS 전력 범프(112)는 제1 방향(D1)을 따라 일직선 상에 배치되지 않고, 제1 방향(D1) 및 제2 방향(D2)에 대한 사선 방향인 제1 대각선 방향(D4) 또는 제2 대각선 방향(D5)을 따라 배치될 수 있다. 몇몇 실시예들에 따른 제1 대각선 방향(D4) 또는 제2 대각선 방향(D5)의 각도는 제1 방향(D1)을 기준으로 각각 45 ° 또는 135 °일 수 있다.
몇몇 실시예들에 따른 서로 인접한 제1 및 제2 VDD 전력 범프(111, 113), 제1 및 제2 VSS 전력 범프(112, 114), 신호 범프(115) 및 엣지 전력 범프(119) 사이의 거리인 범프 피치(p_bump)는 90um 내지 180um 범위 내에 있을 수 있다.
제1 VDD 전력 범프(111)는 집적 회로 칩(100_1)의 제1 대각선 방향(D4)으로 연장되어 배치되는 제1 라인 그룹(L111_1), 집적 회로 칩(100_1)의 제2 대각선 방향(D5)으로 연장되어 배치되는 제2 라인 그룹(L111_2) 및 집적 회로 칩(100_1)의 제2 대각선 방향(D5)으로 연장되어 배치되는 제3 라인 그룹(L111_3)을 포함할 수 있다.
제2 라인 그룹(L111_2)과 제3 라인 그룹(L111_3)은 서로 평행하게 제2 대각선 방향(D5)으로 연장되고, 제2 라인 그룹(L111_2)과 제3 라인 그룹(L111_3) 사이에는 제1 라인 그룹(L111_1)에 포함되는 제1 VDD 전력 범프(111) 중 적어도 하나의 구성이 배치될 수 있다. 그에 따라 제1 VDD 전력 범프(111)의 적어도 일부는 제1 라인 그룹(L111_1) 내지 제3 라인 그룹(L111_3)을 포함하여 피쉬본(Fishbone) 형태로 배치되는 제1 VDD 피쉬본 그룹(FB_111)을 포함할 수 있다.
제1 VSS 전력 범프(112)는 집적 회로 칩(100_1)의 제1 대각선 방향(D4)으로 연장되어 배치되는 제4 라인 그룹(L112_1), 집적 회로 칩(100_1)의 제2 대각선 방향(D5)으로 연장되어 배치되는 제5 라인 그룹(L112_2) 및 집적 회로 칩(100_1)의 제2 대각선 방향(D5)으로 연장되어 배치되는 제6 라인 그룹(L112_3)을 포함할 수 있다.
제5 라인 그룹(L112_2)과 제6 라인 그룹(L112_6)은 서로 평행하게 제2 대각선 방향(D5)으로 연장되고, 제5 라인 그룹(L112_2)과 제6 라인 그룹(L112_3) 사이에는 제4 라인 그룹(L112_1)에 포함되는 제1 VSS 전력 범프(112) 중 적어도 하나의 구성이 배치될 수 있다. 그에 따라 제1 VSS 전력 범프(112)의 적어도 일부는 제4 라인 그룹(L112_1) 내지 제6 라인 그룹(L112_3)을 포함하여 피쉬본 형태로 배치되는 제1 VSS 피쉬본 그룹(FB_112)을 포함할 수 있다.
중심 영역(CR) 상에, 제2 VDD 전력 범프(113) 및 제2 VSS 전력 범프(114)가 배치될 수 있으며, 제1 VDD 전력 범프(111) 및 제1 VSS 전력 범프(112)와 마찬가지로 제2 VDD 전력 범프(113)의 적어도 일부 및 제2 VSS 전력 범프(114)의 적어도 일부 각각은 피쉬본 형태로 배치되는 제2 VDD 피쉬본 그룹 및 제2 VSS 피쉬본 그룹을 각각 포함할 수 있다.
제1 최상위 금속 배선(121)은 중심 영역(CR) 내에서 제1 VDD 전력 범프(111) 하부에 배치되고, 하나의 금속체 형태로 복수의 제1 VDD 전력 범프(111)와 전기적으로 연결될 수 있다
후술하겠지만, 제1 최상위 금속 배선(121)은 제5_1 금속 배선(125_1)과 제5_2 최상위 금속 배선(125_2)사이에 배치되고, 중심 영역(CR)에서 엣지 영역(ER)으로 연장될 수 있다. 그에 따라, 제1 최상위 금속 배선(121)은 엣지 전력 범프(119)의 하부에 배치되어, 엣지 전력 범프(119)와 전기적으로 연결될 수 있다.
제2 최상위 금속 배선(122)은 중심 영역(CR) 내에서 제1 VSS 전력 범프(112) 하부에 배치되고, 하나의 금속체 형태로 복수의 제1 VSS 전력 범프(112)와 전기적으로 연결될 수 있다.
후술하겠지만, 제2 최상위 금속 배선(122)은 제5_3 최상위 금속 배선(125_3)과 제5_4 최상위 금속 배선(125_4) 사이에 배치되고, 중심 영역(CR)에서 엣지 영역(ER)으로 연장될 수 있다. 도시되지 않았지만, 제2 최상위 금속 배선(122)은 엣지 영역(ER) 내 전력 범프의 하부에 배치되어, 전기적으로 연결될 수 있다.
제3 최상위 금속 배선(123)은 중심 영역(CR) 내에서 제2 VDD 전력 범프(113) 하부에 배치되고, 하나의 금속체 형태로 복수의 제2 VDD 전력 범프(113)와 전기적으로 연결될 수 있다. 제5 최상위 금속 배선(125) 사이에 배치되고 중심 영역(CR)과 멀어지도록 엣지 영역(ER)으로 연장될 수 있다.
제4 최상위 금속 배선(124)은 중심 영역(CR) 내에서 제2 VSS 전력 범프(114) 하부에 배치되고, 하나의 금속체 형태로 복수의 제2 VSS 전력 범프(114)와 전기적으로 연결될 수 있다. 제5 최상위 금속 배선(125) 사이에 배치되고 중심 영역(CR)과 멀어지도록 엣지 영역(ER)으로 연장될 수 있다.
제5 최상위 금속 배선(125)은 제5_1 내지 5_4 최상위 금속 배선(125_1 내지 125_4)를 포함하고, 신호 범프(115)에 포함되는 각각의 제1 내지 제4 신호 범프(115_1 내지 115_4)의 하부에 배치되어 신호 범프(115)와 전기적으로 연결되고, 신호 범프(115)에서 I/O(input/output) 단자(미도시) 쪽으로 연장될 수 있고, I/O 단자(미도시)의 형태는 집적 회로 칩(100_1)을 포함하는 패키지 형태(Fan-in, Fan-out)에 따라 달라지고, 상기 I/O 단자의 형태는 본원 발명의 기술적 사상을 제한하지 않는다.
몇몇 실시예에 따른 제1 내지 제5 최상위 금속 배선(121 내지 125)은 기판(101)을 기준으로 동일한 높이에 배치되고, 서로 분리될 수 있다.
전력 라우팅 배선체(131)는 복수의 전력 라우팅 배선층(131_L) 및 복수의 전력 라우팅 배선 비아(131_VIA)를 포함하며, 몇몇 실시예들에 따라 제3 방향(D3)으로 적층되는 전력 라우팅 배선층(131_L)의 층수는 달라질 수 있고, 상기 층수는 본원 발명의 기술적 사상을 제한하지 않는다.
전력 라우팅 배선체(131)는 제1 및 제2 VDD 전력 범프(111, 113) 및 제1 및 제2 VSS 전력 범프(112, 114)와 스탠다드 셀(102) 사이에 배치되어, 실시예에 따라 전력 라우팅 배선체(131)는 각각의 제1 및 제2 VDD 전력 범프(111, 113) 및 제1 및 제2 VSS 전력 범프(112, 114)와 스탠다드 셀(102)의 최단 경로를 따라 배치될 수 있다. 또한 전력 라우팅 배선체(131)는 신호 라우팅 배선체(132)의 신호 전달에 있어서 노이즈, 쇼트 등으로 방해되지 않도록 배치될 수 있다.
신호 라우팅 배선체(132)는 복수의 신호 라우팅 배선층(132_L) 및 복수의 신호 라우팅 배선 비아(132_VIA)를 포함하며, 몇몇 실시예들에 따라 제3 방향(D3)으로 적층되는 신호 라우팅 배선층(132_L)의 층수는 달라질 수 있고, 상기 층수는 본원 발명의 기술적 사상을 제한하지 않는다.
신호 라우팅 배선체(132)는 신호 범프(115)와 스탠다드 셀(102) 사이에 배치되어, 실시예에 따라 신호 라우팅 배선체(132)는 신호 범프(115)와 스탠다드 셀(102)의 최단 경로를 따라 배치될 수 있다.
패시베이션층(150)은 제1 내지 제5 최상위 금속 배선(121 내지 125)상에 배치되고, 패시베이션층(150)의 일면은 집적 회로 칩(100_1)의 후면(100b)에 포함될 수 있다.
패시베이션층(150)은 연결 패드(151)를 포함할 수 있고, 패시베이션층(150)은 예를 들어, 산화막 또는 질화막을 포함할 수 있으나, 이에 제한되는 것은 아니다.
패시베이션층(150) 내에 배치되는 연결 패드(151)를 통해 제1 내지 제5 최상위 금속 배선(121 내지 125)과 제1 및 제2 VDD 전력 범프(111, 113), 제1 및 제2 VSS 전력 범프(112, 114), 신호 범프(115) 및 엣지 전력 범프(119)를 포함하는 범프들이 전기적으로 연결될 수 있다.
제1 VDD 전력 범프(111)는 스탠다드 셀(102)의 트랜지스터(103)로 양의 작동 전압 VDD를 인가하는데 사용되고, 제1 VSS 전력 범프(112)는 그라운드(electrical ground)인 작동 전압 VSS를 인가하는데 사용되고, 이를 통해 제1 VDD 전력 범프(111) 및 제1 VSS 전력 범프(112)는 제1 및 제2 최상위 금속 배선(121, 122) 및 전력 라우팅 배선체(131)를 통해 스탠다드 셀(102)에 전력 공급을 할 수 있다.
뿐만 아니라, 엣지 전력 범프(119)는 제1 최상위 금속 배선(121) 상에 배치되고, 엣지 전력 범프(119)에도 제1 VDD 전력 범프(111)에 인가되는 양의 작동 전압 VDD가 인가될 수 있다. 제1 최상위 금속 배선(121) 상에 배치되는 전력 범프에는 동일한 양의 작동 전압 VDD가 인가될 수 있다. 제2 최상위 금속 배선(122) 상에 배치되는 전력 범프에는 동일한 그라운드 작동 전압 VSS가 인가될 수 있다.
따라서, 실시예에 따라 제1 VDD 전력 범프(111)와 제2 VDD 전력 범프(113)에는 서로 다른 양의 작동 전압 VDD가 인가될 수 있다. 마찬가지로 제1 VSS 전력 범프(112)와 제2 VSS 전력 범프(114)에는 서로 다른 그라운드 작동 전압 VSS가 인가될 수 있다.
도 3은 본 발명의 또 다른 몇몇 실시예들에 따른 집적 회로 칩을 설명하기 위한 평면도이다.
이하에서, 도 3를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 집적 회로 칩에 대해 설명한다. 도 1 내지 도 2에 도시된 집적 회로 칩(100_1)들과의 차이점을 중심으로 설명한다.
도 3을 참조하면, 중심 영역(CR) 상에, 몇몇 실시예들에 따른 제1 및 제2 VDD 전력 범프(116, 118)와 제1 VSS 전력 범프(117)는 함께 서로 엇갈림식 배열(staggered arrangement)로 배치될 수 있고, 서로 엇갈린 형태로 배치될 수 있다.
제1 VDD 전력 범프(116)는 집적 회로 칩(100_2)의 제1 대각선 방향(D4)으로 연장되어 배치되는 제1 라인 그룹(L116_1), 집적 회로 칩(100_1)의 제2 대각선 방향(D5)으로 연장되어 배치되는 제2 라인 그룹(L116_2) 및 집적 회로 칩(100_1)의 제2 대각선 방향(D5)으로 연장되어 배치되는 제3 라인 그룹(L116_3)을 포함할 수 있다.
제1 라인 그룹(L116_1)은 제1_a 라인 그룹(L116_1_a) 및 제1_b 라인 그룹(L116_1_b)을 포함하고, 제1_a 라인 그룹(L116_1_a) 및 제1_b 라인 그룹(L116_1_b)은 제1 대각선 방향(D4)으로 평행하게 연장되고, 서로 이격되어 있다.
제2 라인 그룹(L116_2)과 제3 라인 그룹(L116_3)은 서로 평행하게 제2 대각선 방향(D5)으로 연장되고, 제2 라인 그룹(L116_2)과 제3 라인 그룹(L116_3) 사이에는 제1 라인 그룹(L116_1)에 포함되는 제1 VDD 전력 범프(116) 중 적어도 하나의 구성이 배치될 수 있다. 그에 따라 제1 VDD 전력 범프(116)의 적어도 일부는 제1 라인 그룹(L116_1) 내지 제3 라인 그룹(L116_3)을 포함하여 피쉬본(Fishbone) 형태로 배치되는 제1 VDD 피쉬본 그룹(FB_116)을 포함할 수 있다.
제1 VSS 전력 범프(117)는 집적 회로 칩(100_2)의 제1 대각선 방향(D4)으로 연장되어 배치되는 제4 라인 그룹(L117_1), 집적 회로 칩(100_1)의 제2 대각선 방향(D5)으로 연장되어 배치되는 제5 라인 그룹(L117_2) 및 집적 회로 칩(100_1)의 제2 대각선 방향(D5)으로 연장되어 배치되는 제6 라인 그룹(L117_3)을 포함할 수 있다.
제4 라인 그룹(L117_1)은 제4_a 라인 그룹(L117_1a) 및 제4_b 라인 그룹(L117_1b)을 포함하고, 제4_a 라인 그룹(L117_1a) 및 제4_b 라인 그룹(L117_1b)은 제1 대각선 방향(D4)으로 평행하게 연장되고, 서로 이격되어 있다.
제5 라인 그룹(L117_2)과 제6 라인 그룹(L117_6)은 서로 평행하게 제2 대각선 방향(D5)으로 연장되고, 제5 라인 그룹(L117_2)과 제6 라인 그룹(L117_3) 사이에는 제4 라인 그룹(L117_1)에 포함되는 제1 VSS 전력 범프(117) 중 적어도 하나의 구성이 배치될 수 있다. 그에 따라 제1 VSS 전력 범프(117)의 적어도 일부는 제4 라인 그룹(L117_1) 내지 제6 라인 그룹(L117_3)을 포함하여 피쉬본 형태로 배치되는 제1 VSS 피쉬본 그룹(FB_117)을 포함할 수 있다.
도 4는 도 3의 집적 회로 칩을 포함하는 반도체 패키지를 설명하기 위한 평면도이다. 도 5는 도 4의 B-B'를 절단한 단면도이다. 도 6은 도 4의 R 영역을 확대한 확대도이다.
도 4는 집적 회로 칩(100_2)의 후면에 배치되는 전력 범프, 신호 범프 및 패키지 기판(201)의 제1면(201a)에 배치되는 VDD 외부 연결 단자(211), VSS 외부 연결 단자(221)를 평면적으로 도시한 평면도이다.
도 3 내지 도 6을 참조하면, 반도체 패키지(200)는 패키지 기판(201) 및 집적 회로 칩(100_2)을 포함할 수 있다.
패키지 기판(201)은 서로 대향하는 제1면(201a) 및 제2면(202b)을 포함하고, VDD 외부 연결 단자(211), VSS 외부 연결 단자(221) 및 재배선 구조체(202)를 포함할 수 있다.
몇몇 실시예에 따른 반도체 패키지(200)에서 VDD 외부 연결 단자(211), VSS 외부 연결 단자(221)는 외부 연결 패드 및 솔더 볼(Solder ball)을 포함할 수 있고, VDD 외부 연결 단자(211), VSS 외부 연결 단자(221)의 구성은 동일하거나 대응될 수 있어, VDD 외부 연결 단자(211)의 설명을 통해 VSS 외부 연결 단자(221)의 설명은 대체될 수 있다.
VDD 외부 연결 단자(211)는 VDD 솔더 볼(211_1) 및 VDD 외부 연결 패드(211_2)를 포함할 수 있고, VDD 외부 연결 패드(211_2)는 주석(Sn)-알루미늄(Al)-구리(Cu) 등의 물질을 포함할 수 있고, 도면에서 VDD 외부 연결 단자(211)가 VDD 솔더 볼(211_1) 및 VDD 외부 연결 패드(211_2)를 포함하는 두 개의 층으로 도시되었지만, 실시예에 따라 단일층 혹은 다중층일 수 있다.
VDD 외부 연결 단자(211), VSS 외부 연결 단자(221)는 반도체 패키지(200)를 전자기기의 메인보드와 같은 외부 장치에 물리적 및/또는 전기적으로 연결시키는 역할을 한다.
몇몇 실시예에 따른 반도체 패키지(200)에서, VDD 외부 연결 단자(211), VSS 외부 연결 단자(221)는 평면적으로 도 4와 같이 원형의 형태일 수 있고, 이에 제한되지 않고 다각형 등의 형태일 수 있다.
VDD 외부 연결 단자(211) 및 VSS 외부 연결 단자(221)의 볼 직경(d_ball)은 0.2mm 내지 0.6mm 범위 내에 있는 점과, 앞서 도 2에 대한 설명에서와 같이 범프 직경(d_bump)은 44um 내지 96um 범위 내에 있고, 범프 피치(p_bump)는 90um 내지 180um 범위 내에 있는 점을 고려하면, 반도체 패키지(200)에서 VDD 외부 연결 단자(211) 및 VSS 외부 연결 단자(221)는 평면적으로 3개 내지 5개 범위 내의 전력 범프와 중첩될 수 있다.
VDD 외부 연결 단자(211), VSS 외부 연결 단자(221)는 제1면(201a) 상에 배치되고, 몇몇 실시예에 따른 반도체 패키지(200)에서는 VDD 외부 연결 단자(211), VSS 외부 연결 단자(221)는 서로 엇갈림식 배열(staggered arrangement)로 배치될 수 있고, 서로 엇갈린 형태로 배치될 수 있다.
몇몇 실시예에 따른 반도체 패키지(200)에서, VDD 외부 연결 단자(211)는 제1 VDD 전력 범프(116)의 제1 라인 그룹(L116_1)을 따라 제1 대각선 방향(D4)으로 연장하여 배치되고, 제1 라인 그룹(L116_1)과 평면적으로 중첩될 수 있고, VSS 외부 연결 단자(221)는 VSS 전력 범프(117)의 제4 라인 그룹(L117_1)을 따라 제1 대각선 방향(D4)으로 연장되게 배치되고, 제4 라인 그룹(L117_1)과 평면적으로 중첩될 수 있다.
VDD 외부 연결 단자(211)는 제1 라인 그룹(L116_1)에 포함되는 3개 내지 5개의 제1 VDD 전력 범프(116)와 평면적으로 중첩될 수 있고, VSS 전력 범프(117)와는 비중첩된다. 실시예에 따라 하나의 VDD 외부 연결 단자(211)에 중첩되는 제1 VDD 전력 범프(116)들은 마름모 모양으로 배치될 수 있고, 즉 4개 배치될 수 있다.
VSS 외부 연결 단자(221)는 제4 라인 그룹(L117_1)에 포함되는 3개 내지 5개의 제1 VSS 전력 범프(117)와 평면적으로 중첩될 수 있고, VSS 전력 범프(117)와는 비중첩된다. 실시예에 따라 하나의 VSS 외부 연결 단자(221)에 중첩되는 제1 VSS 전력 범프(117)들은 마름모 모양으로 배치될 수 있고, 즉 4개 배치될 수 있다.
몇몇 실시예에 따른 반도체 패키지(200)에 따른 재배선 구조체(202)는 복수의 재배선층(202_L) 및 재배선 비아(202_VIA)를 포함하며, 몇몇 실시예들에 따라 제3 방향(D3)으로 적층되는 복수의 재배선층(202_L)의 층수는 달라질 수 있고, 상기 층수는 본원 발명의 기술적 사상을 제한하지 않는다.
재배선 구조체(202)는 VDD 외부 연결 단자(211) 및 VSS 외부 연결 단자(221)와 제1 VDD 전력 범프(116) 및 제1 VSS 전력 범프(117) 사이에 배치되어, 실시예에 따라 재배선 구조체(202)는 VDD 외부 연결 단자(211) 및 VSS 외부 연결 단자(221)와 제1 VDD 전력 범프(116) 및 제1 VSS 전력 범프(117) 사이의 최단 경로를 따라 배치될 수 있다.
따라서, 몇몇 실시예에 따른 반도체 패키지(200)에서 하나의 VDD 외부 연결 단자(211)에 중첩되는 제1 VDD 전력 범프(116)들은 마름모 모양으로 배치될 때, 하나의 VDD 외부 연결 단자(211)에 4개 이상의 재배선 구조체(202)가 중첩되어 연결될 수 있다.
도 7은 본 발명의 또 다른 몇몇 실시예들에 따른 집적 회로 칩을 설명하기 위한 평면도이다.
이하에서, 도 7를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 집적 회로 칩에 대해 설명한다. 도 1 내지 도 2에 도시된 집적 회로 칩(100_1)들과의 차이점을 중심으로 설명한다.
도 7은 집적 회로 칩(100_3)의 중심 영역(CR) 및 중심 영역(CR)에 인접한 영역에 대하여 전력 범프 및 전력 범프 하부에 배치되고 전기적으로 연결되는 최상위 금속 배선들을 도시한 평면도이다. 도 7을 참조하면, 집적 회로 칩(100_3)은 중심 영역(CR)의 끝 부분을 따라 배치되는 제1 링 금속 배선(141)을 포함한다.
몇몇 실시예에 따른 제1 링 금속 배선(141)은 제1 내지 제5 최상위 금속 배선(121 내지 125)은 기판(101)을 기준으로 동일한 높이에 배치될 수 있다.
제1 링 금속 배선(141)은 제1 및 제3 최상위 금속 배선(121, 123)과 제1 링 연결부(141_C)를 통하여 연결되고, 제2 및 제4 최상위 금속 배선(122, 124)와는 분리될 수 있다.
제1 및 제2 VDD 전력 범프(111, 113)는 제1 및 제3 최상위 금속 배선(121, 123) 및 제1 링 금속 배선(141)을 통해 전기적으로 연결될 수 있고, 실시예에 따라 제1 및 제2 VDD 전력 범프(111, 113)에는 동일한 양의 작동 전압 VDD가 인가될 수 있다.
도 8은 본 발명의 또 다른 몇몇 실시예들에 따른 집적 회로 칩을 설명하기 위한 평면도이다.
이하에서, 도 8을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 집적 회로 칩에 대해 설명한다. 도 1 내지 도 2에 도시된 집적 회로 칩(100_1)들과의 차이점을 중심으로 설명한다.
도 8은 집적 회로 칩(100_4)의 중심 영역(CR) 및 중심 영역(CR)에 인접한 영역에 대하여 전력 범프 및 전력 범프 하부에 배치되고 전기적으로 연결되는 최상위 금속 배선을 도시한 평면도이다. 도 8을 참조하면, 집적 회로 칩(100_4)은 중심 영역(CR)의 끝 부분을 따라 배치되는 제2 링 금속 배선(142)을 포함한다.
몇몇 실시예에 따른 제2 링 금속 배선(142)은 제1 내지 제5 최상위 금속 배선(121 내지 125)은 기판(101)을 기준으로 동일한 높이에 배치될 수 있다.
제2 링 금속 배선(142)은 제2 및 제4 최상위 금속 배선(122, 124)과 제2 링 연결부(142_C)를 통하여 연결되고, 제1 및 제3 최상위 금속 배선(121, 123)과는 분리될 수 있다.
제1 및 제2 VSS 전력 범프(112, 114)는 제2 및 제4 최상위 금속 배선(122, 124) 및 제2 링 금속 배선(142)을 통해 전기적으로 연결될 수 있고, 실시예에 따라 제1 및 제2 VSS 전력 범프(112, 114)에는 동일한 그라운드 작동 전압 VSS가 인가될 수 있다.
도 9는 본 발명의 또 다른 몇몇 실시예들에 따른 집적 회로 칩을 설명하기 위한 평면도이다.
이하에서, 도 9을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 집적 회로 칩에 대해 설명한다. 도 1 내지 도 2에 도시된 집적 회로 칩(100_1)들과의 차이점을 중심으로 설명한다.
도 9는 집적 회로 칩(100_5)의 중심 영역(CR) 및 중심 영역(CR)에 인접한 영역에 대하여 전력 범프 및 전력 범프 하부에 배치되고 전기적으로 연결되는 최상위 금속 배선을 도시한 평면도이다. 도 9을 참조하면, 집적 회로 칩(100_5)은 중심 영역(CR)의 끝 부분을 따라 배치되는 제3 링 금속 배선(143)을 포함한다.
몇몇 실시예에 따른 제3 링 금속 배선(143)은 제1 내지 제5 최상위 금속 배선(121 내지 125)은 기판(101)을 기준으로 동일한 높이에 배치될 수 있다.
제3 링 금속 배선(143)은 제3_1 링 금속 배선(143_1) 및 제3_2 링 금속 배선(143_2)을 포함할 수 있다.
제3_1 링 금속 배선(143_1)은 제1 및 제3 최상위 금속 배선(121, 123)과 제3_1 링 연결부(143_1C)를 통하여 연결되고, 제3_2 링 금속 배선(143_2)은 제2 및 제4 최상위 금속 배선(122, 124)과 제2 링 연결부(143_2C)를 통하여 연결될 수 있다.
제1 및 제2 VDD 전력 범프(111, 113)는 제1 및 제3 최상위 금속 배선(121, 123) 및 제3_1 링 금속 배선(143_1)을 통해 전기적으로 연결될 수 있고, 실시예에 따라 제1 및 제2 VDD 전력 범프(111, 113)에는 동일한 양의 작동 전압 VDD가 인가될 수 있다.
제1 및 제2 VSS 전력 범프(112, 114)는 제2 및 제4 최상위 금속 배선(122, 124) 및 제3_1 링 금속 배선(143_2)을 통해 전기적으로 연결될 수 있고, 실시예에 따라 제1 및 제2 VSS 전력 범프(112, 114)에는 동일한 그라운드 작동 전압 VSS가 인가될 수 있다.
도 10은 본 발명의 또 다른 몇몇 실시예들에 따른 집적 회로 칩을 설명하기 위한 평면도이다.
이하에서, 도 10을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 집적 회로 칩에 대해 설명한다. 도 7에 도시된 집적 회로 칩(100_3)들과의 차이점을 중심으로 설명한다.
도 10는 집적 회로 칩(100_6)의 중심 영역(CR) 및 중심 영역(CR)에 인접한 영역에 대하여 전력 범프 및 전력 범프 하부에 배치되고 전기적으로 연결되는 최상위 금속 배선을 도시한 평면도이다.
집적 회로 칩(100_6)의 중심 영역(CR) 상에, 제1 및 제2 VDD 전력 범프(161, 163)와 제1 및 제2 VSS 전력 범프(162, 164)는 함께 서로 엇갈림식 배열(staggered arrangement)로 배치될 수 있고, 서로 엇갈린 형태로 배치될 수 있다.
복수의 제1 VDD 전력 범프(161) 및 복수의 제2 VDD 전력 범프(163)는 제1 대각선 방향(D4)으로 평행하게 연장되면서 배치되는 부분들을 포함한다. 즉, 복수의 제1 VDD 전력 범프(161) 및 복수의 제2 VDD 전력 범프(163) 내에 복수개의 방향의 대각선이 아닌 일방향의 대각선으로 연장되어 배치되는 부분 만을 포함한다.
제1 VDD 전력 범프(161)와 제2 VDD 전력 범프(163) 사이에 제1 VSS 전력 범프(162)가 배치될 수 있다.
복수의 제1 VSS 전력 범프(162) 및 복수의 제2 VSS 전력 범프(164)는 제1 대각선 방향(D4)으로 평행하게 연장되면서 배치되는 부분들을 포함한다. 즉, 복수의 제1 VSS 전력 범프(162) 및 복수의 제2 VSS 전력 범프(164) 내에 복수개의 방향의 대각선이 아닌 일방향의 대각선으로 연장되어 배치되는 부분 만을 포함한다.
복수의 제1 VSS 전력 범프(162)와 복수의 제2 VSS 전력 범프(164) 사이에 제2 VDD 전력 범프(163)가 배치될 수 있다.
도 11은 본 발명의 또 다른 몇몇 실시예들에 따른 집적 회로 칩을 설명하기 위한 평면도이다.
이하에서, 도 11을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 집적 회로 칩에 대해 설명한다. 도 8에 도시된 집적 회로 칩(100_4)들과의 차이점을 중심으로 설명한다.
도 11은 집적 회로 칩(100_7)의 중심 영역(CR) 및 중심 영역(CR)에 인접한 영역에 대하여 전력 범프 및 전력 범프 하부에 배치되고 전기적으로 연결되는 최상위 금속 배선을 도시한 평면도이다.
집적 회로 칩(100_7)의 중심 영역(CR) 상에, 제1 및 제2 VDD 전력 범프(161, 163)와 제1 및 제2 VSS 전력 범프(162, 164)는 함께 서로 엇갈림식 배열(staggered arrangement)로 배치될 수 있고, 서로 엇갈린 형태로 배치될 수 있다.
복수의 제1 VDD 전력 범프(161) 및 복수의 제2 VDD 전력 범프(163)는 제1 대각선 방향(D4)으로 평행하게 연장되면서 배치되는 부분들을 포함한다. 즉, 복수의 제1 VDD 전력 범프(161) 및 복수의 제2 VDD 전력 범프(163) 내에 복수개의 방향의 대각선이 아닌 일방향의 대각선으로 연장되어 배치되는 부분 만을 포함한다.
제1 VDD 전력 범프(161)와 제2 VDD 전력 범프(163) 사이에 제1 VSS 전력 범프(162)가 배치될 수 있다.
복수의 제1 VSS 전력 범프(162) 및 복수의 제2 VSS 전력 범프(164)는 제1 대각선 방향(D4)으로 평행하게 연장되면서 배치되는 부분들을 포함한다. 즉, 복수의 제1 VSS 전력 범프(162) 및 복수의 제2 VSS 전력 범프(164) 내에 복수개의 방향의 대각선이 아닌 일방향의 대각선으로 연장되어 배치되는 부분 만을 포함한다.
복수의 제1 VSS 전력 범프(162)와 복수의 제2 VSS 전력 범프(164) 사이에 제2 VDD 전력 범프(163)가 배치될 수 있다.
몇몇 실시예들에 따른 집적 회로 칩(100_1 내지 100_5)은 피쉬본 형태의 전력 범프(111, 112) 배치를 통해, 전력 범프의 하부에 배치되는 최상위 금속 배선(121, 122)에 연결되는 전력 범프 수를 늘려 VDD 전력 범프(111)의 경우 VDD drop에 대해, VSS 전력 범프(112)의 경우 VSS bounce를 개선하여 전력 무결성을 개선할 수 있다.
몇몇 실시예들에 따른 집적 회로 칩(100_1 내지 100_5)은 피쉬본 형태의 전력 범프(111, 112) 배치를 통해, 전력 범프(111, 112)의 하부에 배치되는 하나의 최상위 금속 배선(121, 122)과 스탠다드 셀(102) 사이에 병렬로 배치되는 전력 라우팅 배선체(131)의 수를 늘려 IR-drop을 개선하여 전력 무결성을 개선할 수 있다.
몇몇 실시예들에 따른 집적 회로 칩(100_3 내지 100_7)은 집적 회로 칩의 하면 상의 중심 영역 끝 부분을 따라 링 금속 배선(141-143)을 배치시켜, 분리되어 있는 최상위 금속 배선(121 및 123, 122 및 124, 171 및 173, 172 및 174)을 연결하여 최상위 금속 배선(121-124 및 171-174)과 스탠다드 셀(102) 사이에 병렬로 배치되는 전력 라우팅 배선체(131)의 수를 늘려 IR-drop을 개선하여 전력 무결성을 개선할 수 있다.
몇몇 실시예들에 따른 집적 회로 칩(100_2)을 포함하는 반도체 패키지(200)는 피쉬본 형태의 전력 범프 배치를 통해, 패키지 기판에 배치되는 외부 연결 단자(211, 221)와 동일한 작동 전압을 인가되면서 중첩되는 전력 범프(116, 117)의 개수를 늘려 최상위 금속 배선(126, 127)과 외부 연결 단자(211, 221) 사이에 병렬로 연결되는 재배선 구조체(202)의 수를 늘려 IR-drop을 개선하여 전력 무결성을 개선할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100_1: 집적 회로 칩 101: 기판
102: 스탠다드 셀 103: 트랜지스터
111: 제1 VDD 전력 범프 112: 제1 VSS 전력 범프
113: 제2 VDD 전력 범프 114: 제2 VSS 전력 범프
115: 신호 범프 119: 엣지 전력 범프
121 내지 125: 제1 내지 제5 최상위 금속 배선
131: 전력 라우팅 배선체 132: 신호 라우팅 배선체
150: 패시베이션층 151: 연결 패드

Claims (10)

  1. 스탠다드 셀이 배치되는 기판을 포함하는 집적 회로(Integrated Circuit) 칩에 있어서,
    상기 집적 회로 칩의 일면의 중심 영역 상에서 엇갈림식 배열(staggered arrangement)로 배치되고, 상기 스탠다드 셀에 전력을 제공하는 복수의 제1 전력 범프 및 복수의 제2 전력 범프;
    상기 복수의 제1 전력 범프의 하부에 배치되고, 상기 복수의 제1 전력 범프와 전기적으로 연결되는 제1 금속 배선으로, 상기 제1 금속 배선의 적어도 일부는 상기 복수의 제1 전력 범프와 평면적 관점에서 중첩되는 제1 금속 배선 및
    상기 제1 금속 배선과 분리되고, 상기 복수의 제2 전력 범프의 하부에 배치되고, 상기 복수의 제2 전력 범프와 전기적으로 연결되는 제2 금속 배선으로, 상기 제2 금속 배선의 적어도 일부는 상기 복수의 제2 전력 범프와 평면적 관점에서 중첩되는 제2 금속 배선을 포함하되,
    상기 복수의 제1 전력 범프는 상기 집적 회로 칩의 제1 대각선 방향과 평행한 제1 방향으로 연장되는 제1 라인 및 상기 제1 대각선 방향과 다른 상기 집적 회로 칩의 제2 대각선 방향과 평행한 제2 방향으로 연장되는 제2 라인을 따라 배치되고,
    상기 복수의 제2 전력 범프는 상기 제1 라인과 이격되고 상기 제1 방향으로 연장되는 제3 라인 및 상기 제2 라인과 이격되고 상기 제2 방향으로 연장되는 제4 라인을 따라 배치되는 집적 회로 칩.
  2. 제1항에 있어서,
    상기 복수의 제1 전력 범프에 VDD 전압이 인가되고, 상기 복수의 제2 전력 범프에는 VSS 전압이 인가되는 집적 회로 칩.
  3. 제1항에 있어서,
    상기 복수의 제1 전력 범프는 상기 제1 라인을 따라 배열되는 제1 라인 그룹을 포함하는 집적 회로 칩.
  4. 제1항에 있어서,
    상기 복수의 제1 전력 범프는 상기 제2 라인을 따라 배열되는 제2 라인 그룹 및 상기 제2 라인과 상기 제1 방향으로 이격되고, 상기 제2 방향을 따라 연장되는 제5 라인을 따라 배열되는 제5 라인 그룹을 포함하고,
    상기 복수의 제2 전력 범프는 상기 제4 라인을 따라 배열되는 제4 라인 그룹 및 상기 제4 라인과 상기 제1 방향으로 이격되고, 상기 제2 방향을 따라 연장되는 제6 라인을 따라 배열되는 제6 라인 그룹을 포함하는 집적 회로 칩.
  5. 제1항에 있어서,
    상기 집적 회로 칩의 일면의 중심 영역의 끝 부분을 따라 형성되는 링 금속 배선;
    상기 집적 회로 칩의 일면의 중심 영역 내에서 상기 복수의 제1 전력 범프 및 상기 복수의 제2 전력 범프와 함께 상기 엇갈림식 배열로 배치되는 복수의 제3 전력 범프; 및
    상기 제2 금속 배선과 분리되고, 상기 복수의 제3 전력 범프와 평면적 관점에서 중첩하게 배치되고, 상기 복수의 제3 전력 범프와 전기적으로 연결되는 하는 제3 금속 배선을 더 포함하고,
    상기 링 금속 배선를 통하여 상기 제1 금속 배선과 상기 제3 금속 배선이 연결되어 상기 제1 전력 범프와 상기 제3 전력 범프가 서로 전기적으로 연결되는 집적 회로 칩.
  6. 제1항에 있어서,
    상기 집적 회로 칩의 일면 상에 상기 중심 영역 외의 엣지 영역에 배치되고, 상기 스탠다드 셀에 동작 신호를 제공하는 제1 신호 범프 및 제2 신호 범프; 및
    상기 제1 신호 범프 및 제2 신호 범프의 하부에 각각 배치되어 전기적으로 연결되고, 상기 집적 회로 칩의 상기 엣지 영역을 향해 각각 연장되는 제4 금속 배선 및 제5 금속 배선을 더 포함하고,
    상기 제1 금속 배선은 상기 제4 금속 배선 및 상기 제5 금속 배선 사이에서 상기 엣지 영역을 향해 연장되는 집적 회로 칩.
  7. 복수의 외부 연결 단자가 접촉하는 제1면 및 상기 제1면과 대향하는 제2면을 포함하는 패키지 기판; 및
    상기 제2면과 대향하는 접속면을 포함하고, 상기 접속면 상에 엇갈림식 배열(staggered arrangement)로 배치되는 복수의 제1 전력 범프 및 복수의 제2 전력 범프를 포함하는 집적 회로 칩을 포함하되,
    상기 복수의 제1 전력 범프는 상기 집적 회로 칩의 제1 대각선 방향과 평행한 제1 방향으로 연장되는 제1 라인 및 상기 제1 대각선 방향과 다른 상기 집적 회로 칩의 제2 대각선 방향과 평행한 제2 방향으로 연장되는 제2 라인을 따라 배치되고,
    상기 복수의 제2 전력 범프는 상기 제1 라인과 상이하고 상기 제1 방향으로 연장되는 제3 라인 및 상기 제2 라인과 상이하고 상기 제2 방향으로 연장되는 제4 라인을 따라 배치되고,
    상기 복수의 외부 연결 단자 중 적어도 하나는 평면적 관점에서 상기 복수의 제1 전력 범프와 중첩되고, 상기 제2 전력 범프와 비중첩되는 반도체 패키지.
  8. 제7항에 있어서,
    상기 복수의 제1 전력 범프는 상기 제1 라인을 따라 배열되는 제1 라인 그룹 및
    상기 제1 라인 그룹과 이격되고, 상기 제1 라인을 따라 배열된 제1 라인 추가 그룹을 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 복수의 외부 연결 단자와 중첩되는 상기 복수의 제1 전력 범프는 상기 제1 라인 내에서 마름모 모양으로 배치되는 반도체 패키지.
  10. 제8항에 있어서,
    상기 복수의 외부 연결 단자 중 적어도 하나는 3개 내지 5개 범위의 상기 복수의 제1 전력 범프와 상기 제1 라인 내에서 중첩되는 반도체 패키지.
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