KR20230026607A - 반도체 패키지 - Google Patents

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KR20230026607A
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KR
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chip
semiconductor
dam structures
semiconductor chip
disposed
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KR1020210108325A
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박세철
강운병
김희원
박종호
윤효진
최주일
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
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    • H01L2225/06503—Stacked arrangements of devices
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    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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Abstract

본 발명의 일 실시예는, 베이스 칩; 상기 베이스 칩 상에서 제1 방향으로 순차적으로 적층되고, 관통 실리콘 비아(Through Silicon Via, TSV)를 포함하며, 상기 관통 실리콘 비아를 통해 서로 전기적으로 연결된 제1 반도체 칩, 및 제2 반도체 칩들; 상기 베이스 칩 상에 배치되고, 상기 제1 반도체 칩의 주변을 둘러싸는 댐 구조물들; 상기 베이스 칩과 상기 제1 반도체 칩의 사이에 배치된 제1 접착 필름; 상기 제1 반도체 칩과 상기 제2 반도체 칩들의 사이에 배치된 제2 접착 필름들; 및 상기 베이스 칩 상에서 상기 댐 구조물들, 상기 제1 반도체 칩, 및 상기 제2 반도체 칩들 각각의 적어도 일부를 봉합하는 봉합재를 포함하고, 상기 제1 접착 필름의 적어도 일부는 상기 제1 반도체 칩과 상기 댐 구조물들의 사이를 채우고, 상기 제2 접착 필름들의 적어도 일부는 상기 제1 방향으로 상기 댐 구조물들과 중첩되는 반도체 패키지를 제공한다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
전자기기의 경량화 및 고성능화에 따라, 반도체 패키지 분야에서도 소형화 및 고성능화된 반도체 패키지의 개발이 요구되고 있다. 반도체 패키지의 소형화, 경량화, 고성능화, 및 고신뢰성을 구현하기 위하여, 반도체 칩을 다단으로 적층한 구조의 반도체 패키지에 대한 연구와 개발이 지속적으로 이루어지고 있다.
본 발명이 해결하고자 하는 과제 중 하나는, 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 베이스 칩; 상기 베이스 칩 상에서 제1 방향으로 순차적으로 적층되고, 관통 실리콘 비아(Through Silicon Via, TSV)를 포함하며, 상기 관통 실리콘 비아를 통해 서로 전기적으로 연결된 제1 반도체 칩, 및 제2 반도체 칩들; 상기 베이스 칩 상에 배치되고, 상기 제1 반도체 칩의 주변을 둘러싸는 댐 구조물들; 상기 베이스 칩과 상기 제1 반도체 칩의 사이에 배치된 제1 접착 필름; 상기 제1 반도체 칩과 상기 제2 반도체 칩들의 사이에 배치된 제2 접착 필름들; 및 상기 베이스 칩 상에서 상기 댐 구조물들, 상기 제1 반도체 칩, 및 상기 제2 반도체 칩들 각각의 적어도 일부를 봉합하는 봉합재를 포함하고, 상기 제1 접착 필름의 적어도 일부는 상기 제1 반도체 칩과 상기 댐 구조물들의 사이를 채우고, 상기 제2 접착 필름들의 적어도 일부는 상기 제1 방향으로 상기 댐 구조물들과 중첩되는 반도체 패키지를 제공한다.
또한, 베이스 칩; 상기 베이스 칩 상에 배치된 반도체 칩; 상기 베이스 칩 상에 배치되며, 상기 반도체 칩의 측면을 둘러싸는 댐 구조물들; 및 상기 베이스 칩과 상기 반도체 칩의 사이에 배치되고, 상기 반도체 칩의 상기 측면보다 돌출되어 상기 댐 구조물들의 내측면과 접하는 접착 필름을 포함하고, 상기 댐 구조물들의 상면은 상기 반도체 칩의 상면보다 낮은 레벨에 위치하는 반도체 패키지를 제공한다.
또한, 베이스 칩; 상기 베이스 칩 상에 순차적으로 적층된 제1 반도체 칩, 및 제2 반도체 칩들; 상기 제1 반도체 칩의 측면들에 각각 대응하여 상기 베이스 칩 상에 배치된 댐 구조물들; 상기 베이스 칩과 상기 제1 반도체 칩의 사이에 배치된 제1 접착 필름; 및 상기 제1 반도체 칩과 상기 제2 반도체 칩들 중 최하측의 제2 접착 필름의 사이 및 상기 제2 반도체 칩들의 사이에 배치된 제2 접착 필름들을 포함하고, 상기 제1 접착 필름, 또는 상기 최하측의 제2 접착 필름은 상기 댐 구조물들의 상면과 접하는 반도체 패키지를 제공한다.
본 발명의 실시예들에 따르면, 접착 필름의 확장 영역을 제어하는 댐 구조물을 도입함으로써, 신뢰성이 향상된 반도체 패키지를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이고, 도 1b는 도 1a의 'A' 영역을 도시하는 부분확대도이고, 도 1c는 도 1a의 반도체 패키지에 대한 평면 투시도이다.
도 2는 도 1a의 반도체 패키지의 예시적인 변형 예를 도시하는 부분확대도이다.
도 3은 도 1a의 반도체 패키지의 예시적인 변형 예를 도시하는 평면 투시도이다.
도 4a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이고, 도 4b는 도 4a의 'B' 영역을 도시하는 부분확대도이다.
도 5a 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이고, 도 5b는 도 5a의 I-I' 선에 따른 절단면을 도시한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 7a 내지 7i는 본 발명의 일 실시예에 따른 반도체 패키지의 제조과정을 설명하기 위해서 공정 순서에 따라 도시된 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지(1000A)를 도시하는 단면도이고, 도 1b는 도 1a의 'A' 영역을 도시하는 부분확대도이고, 도 1c는 도 1a의 반도체 패키지(1000A)에 대한 평면 투시도이다.
도 1a 내지 1c를 참조하면, 일 실시예의 반도체 패키지(1000A)는 베이스 칩(100), 반도체 칩(200), 접착 필름(300), 댐 구조물(500)을 포함할 수 있다. 또한, 반도체 패키지(1000A)는 반도체 칩(200)을 봉합하는 봉합재(400)를 더 포함할 수 있다. 베이스 칩(100) 상에 반도체 칩(200)의 고정시키는 열압착 본딩(thermal compression bonding)에서 반도체 칩(200)의 측면보다 돌출되게 형성된 접착 필름(300)의 확장 영역은 반도체 패키지의 외관 불량 및 신뢰성 저하의 원인이 될 수 있다. 본 발명은, 댐 구조물(500)을 이용하여 베이스 칩(100)과 반도체 칩(200) 사이의 접착 필름(300)의 확장 영역이 베이스 칩(100)의 외부로 돌출되지 않도록 제어함으로써, 반도체 패키지(1000A)의 신뢰성을 향상시킬 수 있다.
베이스 칩(100)은 실리콘(Si) 웨이퍼 등과 같은 반도체 물질을 포함할 수 있으나, 실시예에 따라, 반도체 물질을 포함하지 않은 PCB나 유리 기판 등일 수도 있다. 일 실시예에서, 베이스 칩(100)은 기판(101), 상부 보호층(103), 상부 패드(105) 및 하부 패드(104), 소자층(110), 외부 연결 단자(120), 및 관통 실리콘 비아(Through Silicon Via, TSV)를 포함할 수 있다. 다만, 베이스 칩(100)이 반도체 물질을 포함하지 않는 PCB나 유리 기판 등인 경우에, 베이스 칩(100)은 소자층 및 TSV를 포함하지 않을 수 있다.
베이스 칩(100)은, 예를 들어, 소자층(110)에 다수의 로직 소자들 및/또는 메모리 소자들을 포함하는 버퍼 칩일 수 있다. 따라서, 베이스 칩(100)은 상부에 적층된 반도체 칩(200)으로부터의 신호를 외부로 전달하고, 또한, 외부로부터의 신호 및 전원을 반도체 칩(200)으로 전달할 수 있다. 베이스 칩(100)은 로직 소자들과 메모리 소자들을 통해 로직 기능과 메모리 기능을 함께 수행할 수 있으나, 실시예에 따라, 베이스 칩(100)은 로직 소자들만을 포함하여 로직 기능만을 수행할 수도 있다.
기판(101)은 예를 들어, 실리콘이나 저마늄(Ge)과 같은 반도체 원소를 포함하거나, 실리콘카바이드(SiC), 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 또는 인듐포스파이드(InP)와 같은 화합물 반도체를 포함할 수 있다. 기판(101)은 SOI(Silicon On Insulator) 구조를 가질 수 있다. 기판(101)은 도전 영역, 예컨대, 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 기판(101)은 STI(Shallow Trench Isolation) 구조와 같은 다양한 소자분리 구조를 포함할 수 있다.
상부 보호층(103)은 기판(101)의 상면 상에 형성되고, 기판(101)을 보호할 수 있다. 상부 보호층(103)은 실리콘산화막, 실리콘질화막, 실리콘산질화막 등과 같은 절연층으로 형성될 수 있으나, 상부 보호층(103)의 재질이 상기 물질들에 한정되는 것은 아니다. 예를 들어, 상부 보호층(103)은 PI(Polyimide)와 같은 폴리머로 형성될 수도 있다. 도면에 도시되지는 않았으나, 소자층(110)의 하면 상에 하부 보호층이 더 형성될 수 있다.
상부 패드(105)는 상부 보호층(103) 상에 배치될 수 있다. 상부 패드(105)는, 예를 들어, 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au) 중 적어도 하나를 포함할 수 있다. 하부 패드(104)는 소자층(110)의 하부에 배치될 수 있고, 상부 패드(105)와 유사한 물질을 포함할 수 있다. 그러나 상부 패드(105) 및 하부 패드(104)의 재질이 상기 물질들에 한정되는 것은 아니다.
소자층(110)는 기판(101) 하면 상에 배치되고, 다양한 종류의 소자들을 포함할 수 있다. 예를 들어, 소자층(110)은, planar FET(Field Effect Transistor)이나 FinFET 등의 FET, 플래시(flash) 메모리, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), RRAM(Resistive Random Access Memory) 등의 메모리 소자, AND, OR, NOT 등의 로직 소자, 시스템 LSI(Large Scale Integration), CIS(CMOS Imaging Sensor), MEMS(Micro-Electro-Mechanical System)와 같은 다양한 능동 소자 및/또는 수동 소자를 포함할 수 있다.
소자층(110)은 상술한 소자들 상의 층간 절연층(111) 및 다층 배선층(112)을 포함할 수 있다. 층간 절연층(111)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 다층 배선층(112)은 다층 배선 및/또는 수직 콘택을 포함할 수 있다. 다층 배선층(112)은 소자층(110)의 소자들을 서로 연결하거나, 소자들을 기판(101)의 도전 영역에 연결하거나, 또는 소자들을 외부 연결 단자(120)에 연결할 수 있다.
외부 연결 단자(120)는, 하부 패드(104) 상에 배치되고, 소자층(110) 내부의 배선층(112)이나 TSV(130)에 연결될 수 있다. 외부 연결 단자(120)는 솔더 볼로 형성될 수 있다. 그러나 실시예에 따라, 외부 연결 단자(120)는 필라와 솔더를 포함하는 구조를 가질 수도 있다. 반도체 패키지(1000A)는 외부 연결 단자(120)를 통해 인터포저나 패키지 기판 등의 외부 기판 상에 실장될 수 있다.
관통 실리콘 비아(TSV)(130)는 기판(101)을 수직 방향(Z 방향)으로 관통하며, 상부 패드(105) 및 하부 패드들(104)을 연결하는 전기적 경로를 제공할 수 있다. TSV(130)는 도전성 플러그와 이를 둘러싸는 배리어 막을 포함할 수 있다. 도전성 플러그는 금속 물질, 예를 들어, 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 또는 구리(Cu)를 포함할 수 있다. 도전성 플러그는 도금 공정, PVD 공정, 또는 CVD 공정으로 형성될 수 있다. 배리어 막은 절연성 배리어 막 또는/및 도전성 배리어 막을 포함할 수 있다. 절연성 배리어 막은 산화막, 질화막, 탄화막, 폴리머 또는 이들의 조합으로 이루어질 수 있다. 도전성 배리어 막은 절연성 배리어 막과 도전성 플러그 사이에 배치될 수 있다. 도전성 배리어 막은 예를 들어, 텅스텐 질화물(WN), 티타늄 질화물(TiN), 또는 탄탈륨 질화물(TaN) 같은 금속 화합물을 포함할 수 있다. 배리어 막은 PVD 공정, 또는 CVD 공정으로 형성될 수 있다.
반도체 칩(200)은 베이스 칩(100) 상에 적층되며, 기판(201), 소자층(210), 및 범프(220)를 포함할 수 있다. 도면 상에서, 반도체 칩(200)은 1개로 도시되었으나, 본 발명의 실시예들에서 반도체 칩(200)의 개수가 이에 한정되는 것은 아니다. 예를 들어, 베이스 칩(100) 상에는 2개 이상의 반도체 칩들이 적층될 수 있다. 기판(201)은 베이스 칩(100)의 기판(101)에 대해 설명한 바와 유사한 특징을 가질 수 있다.
소자층(210)은 다수의 메모리 소자들을 포함할 수 있다. 예를 들어, 소자층(210)은 DRAM, SRAM과 같은 휘발성 메모리 소자들이나, PRAM, MRAM, FeRAM 또는 RRAM과 같은 비휘발성 메모리 소자들을 포함할 수 있다. 예를 들어, 본 실시예의 반도체 패키지(1000A)에서, 반도체 칩(200)은 소자층(210)에 DRAM 소자들을 포함할 수 있다. 그에 따라, 본 실시예의 반도체 패키지(1000A)는, HBM(High Bandwidth Memory) 제품이나, 또는 EDP(Electro Data Processing) 제품 등에 이용될 수 있다.
소자층(210)은 하부에 다층 배선층을 포함할 수 있다. 다층 배선층은 베이스 칩(100)에서 소자층(110)의 다층 배선층(112)에 대해 설명한 것과 유사한 특징을 가질 수 있다. 따라서, 소자층(210)의 소자들은 다층 배선층을 통해 범프(220)에 전기적으로 연결될 수 있다. 일 예에서, 베이스 칩(100)은 소자층(110)에 다수의 로직 소자들 및/또는 메모리 소자들을 포함하고, 그 기능에 따라, 버퍼 칩 또는 컨트롤 칩 등으로 언급되는 반면, 반도체 칩(200)은 소자층(210)에 다수의 메모리 소자들을 포함하고, 코어 칩으로 언급될 수 있다.
범프(220)는 소자층(210) 하면의 접속 패드(204) 상에 배치되고, 소자층(210)의 소자들에 다층 배선층의 배선을 통해 연결될 수 있다. 범프(220)는 반도체 칩(200)과 베이스 칩(100)을 전기적으로 연결할 수 있다. 범프(220)는, 예를 들어, 솔더를 포함할 수 있으나, 실시예에 따라서, 필라와 솔더를 함께 포함할 수 있다. 필라는 원기둥, 또는 사각기둥이나 팔각기둥 등의 다각형 기둥 형태를 가지며, 예를 들어, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au) 또는 이들의 조합을 포함할 수 있다. 솔더는 구형 또는 볼 형태를 가지며, 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다. 상기 합금은, 예를 들어, Sn-Pb, Sn-Ag, Sn-Au, Sn-Cu, Sn-Bi, Sn-Zn, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Ag-Zn, Sn-Cu-Bi, Sn-Cu-Zn, Sn-Bi-Zn 등을 포함할 수 있다.
접착 필름(300)은 베이스 칩(100)과 반도체 칩(200) 사이에 배치되어 범프(220)의 측면을 둘러싸고, 반도체 칩(200)을 베이스 칩(100) 상에 고정시킬 수 있다. 접착 필름(300)은, 도 1a 내지 1c에 도시된 것과 같이, 반도체 칩(200)의 측면(200S)에서 외곽 방향으로 돌출되고, 반도체 칩(200)의 측면(200S)의 적어도 일부를 덮을 수 있다. 접착 필름(300)은, NCF(Non Conductive Film)일 수 있으나, 이에 한정되는 것은 아니며, 예를 들어, 열압착 공정이 가능한 모든 종류의 폴리머 필름을 포함할 수 있다. 열압착 공정에 의해서, 접착 필름(300)의 적어도 일부는, 반도체 칩(200)의 외부를 향해서 유동하며 반도체 칩(200)의 측면(200S)보다 돌출되는 확장 영역을 형성할 수 있다. 본 발명은, 후술하는 댐 구조물(500)을 이용하여 접착 필름(300)의 유동 영역 또는 확장 영역을 제한할 수 있다. 따라서, 접착 필름(300)은 반도체 칩(200)의 측면(200S)보다 돌출되어, 댐 구조물들(500)의 내측면(500IS)과 접할 수 있다. 또한, 일례로, 접착 필름(300)은 댐 구조물들(500)의 상면(500US)과 접촉하지 않을 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라서, 접착 필름(300)은 댐 구조물들(500) 중 적어도 일부의 상면(500US)과 접할 수도 있다.
봉합재(400)는 베이스 칩(100) 상에 배치되며, 베이스 칩(100), 반도체 칩(200), 접착 필름(300), 및 댐 구조물(500)의 적어도 일부를 봉합할 수 있다. 도 1a에 도시된 바와 같이, 봉합재(400)는 소정의 두께를 가지고 반도체 칩(200)의 상면을 덮을 수 있다. 다만, 실시예에 따라, 봉합재(400)는 반도체 칩(200)의 상면을 덮지 않을 수도 있다(도 4a의 실시예 참조). 이 경우, 반도체 칩(200)의 상면은 봉합재(400)로부터 노출될 수도 있다. 봉합재(400)는, 예를 들어, EMC(Epoxy Mold Compound)을 포함할 수 있으나, 봉합재(400)의 물질이 특별히 한정되는 것은 아니다.
댐 구조물(500)은 베이스 칩(100) 상에 배치되며, 베이스 칩(100)의 상면(100US) 상에 배치된 시드층(501) 및 시드층(501) 상에 배치된 금속층(502)을 포함할 수 있다. 시드층(501)은 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C) 중 적어도 하나의 금속 또는 2 이상의 금속의 합금을 포함하는 단층 또는 다층 구조를 가질 수 있다. 금속층(502)은 시드층(501)을 이용한 전해도금 공정에 의해 형성된 도금층일 수 있다. 일례로, 댐 구조물들(500)은 반도체 칩(200)을 마주하는 내측면들(200IS), 내측면들(200IS)의 반대인 외측면들(200OS), 및 내측면들(200IS)과 외측면들(200OS)을 연결하는 상면들(200US)을 가지며, 내측면들(200IS)의 적어도 일부는 접착 필름(300)과 접하며, 상면들(500US)의 적어도 일부 및 외측면들(200OS)은 봉합재(400)와 접할 수 있다.
댐 구조물(500)은, 반도체 칩(200)의 열압착 공정에서 본딩 헤드(도 7e의 '20' 참조)와 접촉을 피하고 접착 필름(300)의 확장 영역을 효과적으로 제한하기 위해, 소정의 높이를 갖도록 형성될 수 있다. 일례로, 댐 구조물들(500)의 상면(500US)은 반도체 칩(200)의 상면(200US)보다 낮은 레벨에 위치할 수 있다. 예를 들어, 댐 구조물들(500)은 베이스 칩(100)의 상면(100US)으로부터 반도체 칩(200)의 상면(200US)까지의 높이보다 작은 높이(500H)를 가질 수 있다. 댐 구조물들(500)의 높이(500H)는 베이스 칩(100)의 상면(100US)으로부터 반도체 칩(200)의 상면(200US)까지의 높이의 약 100% 미만일 수 있다. 예를 들어, 댐 구조물들(500)의 높이(500H)는 베이스 칩(100)의 상면(100US)으로부터 반도체 칩(200)의 상면(200US)까지의 높이의 약 90% 이하 및 약 50% 이상, 약 90% 이하 및 약 60% 이상, 또는 약 90% 이하 및 약 70% 이상일 수 있다. 댐 구조물들(500)의 높이(500H)가 베이스 칩(100)의 상면(100US)으로부터 반도체 칩(200)의 상면(200US)까지의 높이의 약 50% 미만인 경우, 접착 필름(300)의 오버플로우(overflow)가 발생할 수 있고, 댐 구조물들(500)의 높이(500H)가 베이스 칩(100)의 상면(100US)으로부터 반도체 칩(200)의 상면(200US)까지의 높이의 약 90%를 초과한 경우, 열압착 본딩 과정에서 본딩 헤드(도 7e의 '20' 참조)가 댐 구조물들(500)에 접촉하여 반도체 칩(200)에 충분한 압력이 가해지지 않을 수 있다.
댐 구조물들(500)은 반도체 칩(200)의 측면(200S)을 둘러싸도록 형성될 수 있다. 예를 들어, 도 1c에 도시된 것과 같이, 평면(XY 평면) 상에서, 댐 구조물들(500)은 반도체 칩(200)의 측면들(200S1, 200S2, 200S3, 200S4) 각각에 대응하는 댐 구조물들(500-1, 500-2, 500-3, 500-4)을 포함할 수 있다. 댐 구조물들(500)은 반도체 칩(200)의 측면들(200S)과 베이스 칩(100)의 측면들(100S)의 사이에서 연속적으로(도 1c 참조) 또는 불연속적으로(도 3을 참조하여 후술함) 연장된 형상을 가질 수 있다. 댐 구조물들(500)은 봉합재(400)의 유동성을 확보하기 위해서, 베이스 칩(100)의 코너 부분(100CR)에서 서로 이격될 수 있으며, 서로 이격된 댐 구조물들(500)의 사이에는 봉합재(400)가 채워질 수 있다. 일례로, 댐 구조물들(500)은 각각 대응하는 베이스 칩(100)의 측면들(100S)의 길이의 약 90% 이하의 길이를 갖도록 연장될 수 있다. 예를 들어, 제1 댐 구조물(500-1)은 대응하는 베이스 칩(100)의 제1 측면(100S1)의 길이(100SL1)의 약 90% 이하의 제1 길이(500SL1)를 갖도록 연장될 수 있고, 제2 댐 구조물(500-2)은 대응하는 베이스 칩(100)의 제2 측면(100S2)의 길이(100SL2)의 약 90% 이하의 제2 길이(500SL2)를 갖도록 연장될 수 있다. 댐 구조물들(500)의 길이가 베이스 칩(100)의 측면들(100S)의 길이의 약 90%를 초과한 경우, 봉합재(400)의 유동성이 저하되어 댐 구조물들(500)과 반도체 칩(200)의 사이에서 봉합재(400)의 미충진이 발생할 수 있다. 도 1c에서, 반도체 칩(200)의 측면(200S)과 댐 구조물들(500)의 사이에는 접착 필름(300)이 댐 구조물들(500)의 내측면에 연속적으로 접하는 것으로 도시되었으나, 실시예에 따라서, 접착 필름(300)과 댐 구조물들(500)의 접촉면은 불연속적으로 형성될 수 있다.
댐 구조물들(500)은 접착 필름(300)의 확장 영역 또는 유동 영역을 확보하기 위해서, 반도체 칩(200)의 측면들(200S)과 제1 거리(d1)로 이격될 수 있다. 여기서, 제1 거리(d1)는 열압착 공정의 온도 및 압력 조건, 접착 필름(300)의 유동성 등을 고려하여 선택되며, 특별히 제한되는 것은 아니다. 한편, 댐 구조물들(500)은 베이스 칩(100)의 스크라이브 레인(도 7i의 'SL' 참조)과 중첩되지 않도록, 베이스 칩(100)의 측면들(100S)과 소정의 이격 거리를 가질 수 있다. 예를 들어, 도 1c에 도시된 것과 같이, 댐 구조물들(500-1, 500-2, 500-3, 500-4)은 각각 대응하는 베이스 칩(100)의 측면들(100S1, 100S2, 100S3, 100S4)과 제2 거리(d2)로 이격될 수 있다. 여기서, 제2 거리(d2)는 약 5㎛ 이상 또는 약 10㎛ 이상일 수 있다. 제2 거리(d2)가 약 5㎛ 미만인 경우, 베이스 칩(100)의 절단 공정에서 봉합재(400)의 외측으로 댐 구조물들(500)이 노출되어 외관 불량 및 신뢰성 저하의 원인이 될 수 있다. 즉, 제2 거리(d2)는 제1 거리(d1)에 반비례하여 조절될 수 있으나, 댐 구조물(500)의 노출을 방지하기 위해서 베이스 칩(100)의 측면들(100S)과 상술한 이격 거리로 확보될 수 있다.
도 2는 도 1a의 반도체 패키지의 예시적인 변형 예를 도시하는 부분확대도이다. 도 2는 변형 예에 따른 반도체 패키지(1000Aa)의 도 1b에 대응하는 영역을 도시한다.
도 2를 참조하면, 변형 예에서, 댐 구조물들(500)의 상면(500US)은 접착 필름(300)에 의해 덮일 수 있다. 일례로, 댐 구조물들(500)은 반도체 칩(200)을 마주하는 내측면들(200IS), 내측면들(200IS)의 반대인 외측면들(200OS), 및 내측면들(200IS)과 외측면들(200OS)을 연결하는 상면들(200US)을 가지며, 내측면들(200IS) 및 상면들(500US))의 적어도 일부는 접착 필름(300)과 접하며, 상면들(500US))의 나머지 일부 및 외측면들(200OS)은 봉합재(400)와 접할 수 있다. 이 경우에도, 댐 구조물들(500)의 상면들(500US)과 접착 필름(300)의 접촉면이 일정한 폭으로 형성되거나 댐 구조물들(500)의 길이 방향으로 일정하게 형성되는 것은 아닐 수 있다. 즉, 실시예에 따라서, 접착 필름(300)은 일부 영역에서 도 1b에 도시된 형태를 갖고, 다른 영역에서 도 2에 도시된 형태를 가질 수 있다.
도 3은 도 1a의 반도체 패키지의 예시적인 변형 예를 도시하는 평면 투시도이다. 도 3은 변형 예에 따른 반도체 패키지(1000Ab)의 도 1c에 대응하는 영역을 도시한다.
도 3을 참조하면, 변형 예에서, 댐 구조물들(500)은 각각 반도체 칩(200)의 측면들(200S)과 나란하게 배열되는 복수의 댐 유닛들(500U)을 포함할 수 있다. 도 1c 및 3에는 반도체 칩(200)의 측면들(200S)과 댐 구조물들(500)의 사이에서 접착 필름(300)이 댐 구조물들(500)의 내측면에 연속적으로 접하는 것으로 도시되었으나, 실시예에 따라서, 접착 필름(300)과 댐 구조물들(500)의 접촉면은 불연속적으로 형성될 수 있다. 예를 들어, 도 1c 및 3에 도시된 것과 달리, 접착 필름(300)은 반도체 칩(200)의 측면들(200S)에 수직한 방향으로 최대폭을 갖는 확장 영역에서 댐 구조물들(500)과 접할 수 있으며, 그 이하의 폭을 갖는 확장 영역에서는 댐 구조물들(500)과 이격될 수 있다. 즉, 접착 필름(300)의 확장 영역은 균일한 폭을 갖지 않을 수 있다. 본 실시예에 따르면, 댐 구조물들(500)은 서로 이격된 복수의 댐 유닛들(500U)을 포함하므로, 접착 필름(300)과 반도체 칩(200)의 측면들(200S)의 미접촉 영역으로 봉합재(400)가 충진될 수 있다. 또한, 복수의 댐 유닛들(500U)의 사이로 접착 필름(300)의 유동 영역을 추가로 확보할 수 있어 오버플로우를 방지할 수 있다. 복수의 댐 유닛들(500U) 사이의 간격(d3)은 약 5㎛ 이하, 예를 들어, 약 5㎛ 내지 약 1㎛, 약 4㎛ 내지 약 1㎛, 약 3㎛ 내지 약 1㎛ 범위일 수 있다. 복수의 댐 유닛들(500U) 사이의 간격(d3)이 약 5㎛를 초과한 경우, 접착 필름(300)이 복수의 댐 유닛들(500U) 사이를 통과하여 댐 구조물들(500)보다 외측으로 돌출될 수 있다. 복수의 댐 유닛들(500U) 사이의 간격(d3)이 약 1㎛ 미만인 경우, 봉합재(400)의 충진성이 저하될 수 있다.
도 4a는 본 발명의 일 실시예에 따른 반도체 패키지(1000B)를 도시하는 단면도이고, 도 4b는 도 4a의 'B' 영역을 도시하는 부분확대도이다.
도 4a 및 4b를 참조하면, 일 실시예의 반도체 패키지(1000B)는 베이스 칩(100) 상에 복수의 반도체 칩들(200A, 200B1, 200B2, 200C)이 제1 방향(Z축 방향)으로 적층된 점을 제외하고, 도 1a에 도시된 반도체 패키지(1000A)와 동일하거나 유사한 특징을 가진 것으로 이해될 수 있다. 따라서, 도 1a 및 1b를 참조하여 설명한 내용와 중복되는 설명은 생략한다. 예를 들어, 본 실시예에 따른 반도체 패키지(1000B)는, 베이스 칩(100) 상에 실장된 제1 반도체 칩(200A), 제1 반도체 칩(200A) 상에 순차적으로 적층된 제2 반도체 칩들(200B1, 200B2, 200C), 및 제2 반도체 칩들(200B1, 200B2, 200C) 각각의 아래에 배치된 제2 접착 필름들(300B1, 300B2, 300C)을 더 포함할 수 있다. 베이스 칩(100) 상에 적층된 제1 내지 제2 반도체 칩들(200A, 200B1, 200B2, 200C)은 관통 실리콘 비아(TSV)를 포함하며, TSV(230)을 통해 서로 전기적으로 연결될 수 있다. 일 예에서, 베이스 칩(100) 상에 적층된 반도체 칩들(200)의 개수는 2개나 3개, 또는 5개 이상일 수도 있다. 제2 반도체 칩들(200B1, 200B2, 200C) 중 최상측 제2 반도체 칩(200C)은, TSV를 포함하지 않으며, 그 상면이 봉합재(400)로부터 노출될 수 있으나, 실시예에 따라서, 최상측 제2 반도체 칩(200C)의 상면은 봉합재(400)에 의해 덮일 수 있다.
본 실시예에 따르면, 댐 구조물들(500)을 이용하여 제2 접착 필름들(300B1, 300B2, 300C)의 확장 영역을 절단하는 과정에서 베이스 칩(100)의 손상을 방지할 수 있으며, 결과적으로, 반도체 패키지(1000B)의 신뢰성을 향상시킬 수 있다. 예를 들어, 제1 반도체 칩(200A)과 최하측 제2 반도체 칩(200B1)의 사이 및 제2 반도체 칩들(200B1, 200B2, 200C)의 사이에 배치된 제2 접착 필름들(300B1, 300B2, 300C)은 그 측면들(300BS1, 300BS2, 300CS)이 댐 구조물들(500)의 내측면(500IS)과 외측면(500OS)의 사이에 또는 상면(500US) 상에 위치하도록 형성될 수 있다. 또한, 도 1a 등을 참조하여 설명한 바와 같이, 댐 구조물들(500)은 베이스 칩(100) 상에서 제1 반도체 칩(200A)의 주변을 둘러싸도록 배치되고, 베이스 칩(100)과 제1 반도체 칩(200A)의 사이에 배치된 제1 접착 필름(300A)의 확장 영역 또는 유동 영역을 제한함으로써, 제1 접착 필름(300A)에 의한 외관 불량 및 신뢰성 저하를 방지할 수 있다. 따라서, 제1 접착 필름(300A)의 적어도 일부는 제1 반도체 칩(200A)과 댐 구조물들(500)의 사이를 채우며 댐 구조물들(500)의 내측면(500IS)과 접할 수 있고, 제2 접착 필름들(300B1, 300B2, 300C)의 적어도 일부는 제1 방향(Z축 방향)으로 댐 구조물들(500)과 중첩될 수 있다. 또한, 제2 접착 필름들(300B1, 300B2, 300C)의 적어도 일부는 댐 구조물들(500)의 상면(500US)과 접할 수 있다. 예를 들어, 최하측 제2 접착 필름(300C)은 댐 구조물들(500)의 상면(500US)과 접할 수 있다. 또한, 제2 접착 필름들(300B1, 300B2, 300C)은 절단 공정에 의해 실질적으로 동일한 폭을 갖도록 형성될 수 있고, 그 측면들(300BS1, 300BS2, 300CS)은 실질적으로 공면(coplanar)에 있을 수 있다. 일례로, 제1 접착 필름(300A)의 제2 방향(X축 방향)으로 최대폭(Wa)은, 제2 접착 필름들(300B1, 300B2, 300C)의 제2 방향(X축 방향)으로 최대폭(Wb)과 같거나 작을 수 있다.
도 5a 본 발명의 일 실시예에 따른 반도체 패키지(10000A)를 도시한 평면도이고, 도 5b는 도 5a의 I-I' 선에 따른 절단면을 도시한 단면도이다.
도 5a 및 5b를 참조하면, 일 실시예의 반도체 패키지(10000A)는 패키지 기판(600), 인터포저 기판(700), 및 적어도 하나의 칩 구조체(1000)를 포함할 수 있다. 또한, 반도체 패키지(10000A)는 인터포저 기판(700) 상에서 칩 구조체(1000)와 인접하게 배치되는 로직 칩 또는 프로세서 칩(800)을 더 포함할 수 있다.
패키지 기판(600)은 바디의 하면에 배치된 하부 패드(612), 바디의 상면에 배치된 상부 패드(611), 및 하부 패드(612) 및 상부 패드(611)를 전기적으로 연결하는 재배선 회로(613)를 포함할 수 있다. 패키지 기판(600)은 인터포저 기판(700), 로직 칩(800), 및 칩 구조체(1000)가 실장되는 지지 기판이며, 인쇄회로 기판(PCB), 세라믹 기판, 유리 기판, 테이프 배선 기판 등을 포함하는 반도체 패키지용 기판일 수 있다. 패키지 기판(600)의 바디는 기판의 종류에 따라 다른 물질을 포함할 수 있다. 예를 들어, 패키지 기판(600)이 인쇄회로기판인 경우, 바디 동박 적층판 또는 동박 적층판의 단면이나 양면에 배선층을 추가로 적층한 형태일 수 있다. 패키지 기판(600)의 하면 및 상면에는 각각 솔더 레지스트층이 형성될 수 있다. 하부 패드 및 상부 패드들(612, 611)과 재배선 회로(613)는 패키지 기판(600)의 하면과 상면을 연결하는 전기적 경로를 형성할 수 있다. 하부 패드 및 상부 패드들(612, 611)과 재배선 회로(613)는 금속 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C) 중 적어도 하나의 금속 또는 2 이상의 금속을 포함하는 합금을 포함할 수 있다. 재배선 회로(613)는 다층의 재배선층과 이들을 연결하는 비아를 포함할 수 있다. 패키지 기판(600)의 하면 상에는 하부 패드(612)과 연결된 외부 연결 단자(620)가 배치될 수 있다. 외부 연결 단자(620)는 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다.
인터포저 기판(700)은 기판(701), 하부 보호층(703), 하부 패드(705), 배선층(710), 범프(720), 관통 전극(730)을 포함할 수 있다. 칩 구조체(1000)와 프로세서 칩(800)은 인터포저 기판(700)을 매개로 하여 패키지 기판(600) 상에 적층될 수 있다. 인터포저 기판(700)은 칩 구조체(1000)와 프로세서 칩(800)을 서로 전기적으로 연결할 수 있다.
기판(701)은 예컨대, 실리콘, 유기물, 플라스틱, 및 유리 기판 중 어느 하나로 형성될 수 있다. 기판(701)이 실리콘 기판인 경우에, 인터포저 기판(700)은 실리콘 인터포저로 언급될 수 있다. 또한, 기판(701)이 유기물 기판인 경우에, 인터포저 기판(700)는 패널 인터포저로 언급될 수 있다.
기판(701) 하면 상에 하부 보호층(703)이 배치되고, 하부 패드(705)가 하부 보호층(703) 상에 배치될 수 있다. 하부 패드(705)는 관통 전극(730)에 연결될 수 있다. 하부 패드(705) 상에 배치된 범프들(720)을 통해 칩 구조체(1000) 및 프로세서 칩(800)이 패키지 기판(600)에 전기적으로 연결될 수 있다.
배선층(710)은 기판(701)의 상면 상에 배치되고, 층간 절연층(711) 및 단층 또는 다층 배선 구조(712)를 포함할 수 있다. 배선층(710)이 다층 배선 구조를 갖는 경우, 서로 다른 층의 배선들은 수직 콘택을 통해 서로 연결될 수 있다.
관통 전극(730)은 기판(701)의 상면에서 하면까지 연장하여 기판(701)을 관통할 수 있다. 또한, 관통 전극(730)은 배선층(710)의 내부로 연장되어, 배선층(710)의 배선들과 전기적으로 연결될 수도 있다. 기판(701)이 실리콘인 경우, 관통 전극(730)은 TSV로 언급될 수 있다. 그 외 관통 전극(730)의 구조나 재질 등은 도 1a의 반도체 패키지(1000A)에서 설명한 바와 같다. 실시예에 따라, 인터포저 기판(700)은 내부에 배선층만을 포함하고, 관통 전극은 포함하지 않을 수도 있다.
인터포저 기판(700)은 패키지 기판(600)과 칩 구조체(1000) 또는 프로세서 칩(800) 사이에서 입력 전기신호를 변환하거나 전달하기 위한 목적으로 사용될 수 있다. 따라서, 인터포저 기판(700)는 능동 소자나 수동 소자 등의 소자들을 포함하지 않을 수 있다. 또한, 실시예에 따라서, 배선층(710)은 관통 전극(730)의 하부에 배치될 수도 있다. 예컨대, 배선층(710)과 관통 전극(730)의 위치 관계는 상대적일 수 있다.
범프(720)는 인터포저 기판(700)의 하면 상에 배치되고 배선층(710)의 배선과 전기적으로 연결될 수 있다. 범프(720)를 통해 인터포저 기판(700)이 패키지 기판(600) 상에 적층될 수 있다. 범프(720)는 배선층(710)의 배선들과 관통 전극(730)을 통해 하부 패드(705)에 연결될 수 있다. 일 예에서, 하부 패드들(705) 중 파워나 그라운드에 이용되는 일부 패드들(705)은 통합되어 범프(720)에 함께 연결됨으로써, 하부 패드(705)의 개수가 범프(720)의 개수보다 많을 수 있다.
로직 칩 또는 프로세서 칩(800)은 예를 들어, 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(field programmable gate array, FPGA), 디지털 신호 프로세서(digital signal processor, DSP), 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, 아날로그-디지털 컨버터, 주문형 반도체(application-specific IC, ASIC) 등을 포함할 수 있다. 로칙 칩(800)의 내부에 포함된 소자들의 종류에 따라, 반도체 패키지(10000A)는 서버(sever)향 반도체 패키지나 모바일(mobile)향 반도체 패키지 등으로 지칭될 수 있다.
칩 구조체(1000)는 도 1a 내지 4b을 참조하여 설명한 반도체 패키지(1000A, 1000Aa, 1000Ab, 1000B)와 유사한 특징을 가질 수 있다. 예를 들어, 칩 구조체(1000)는, 베이스 칩(100) 상에 배치된 댐 구조물들(500)을 포함하며, 댐 구조물들(500)을 기준으로 접착 필름들(300A, 300B1, 300B2, 300C)이 특정 형태를 갖도록 형성될 수 있다.
일 실시예의 반도체 패키지(10000A)는 인터포저 기판(700) 상에 칩 구조체(1000)와 프로세서 칩(800)의 측면과 상면을 덮는 내부 밀봉재를 더 포함할 수 있다. 또한, 반도체 패키지(10000A)는 패키지 기판(600) 상에 인터포저 기판(700)과 내부 밀봉재를 덮는 외부 밀봉재를 더 포함할 수 있다. 실시예에 따라, 외부 밀봉재와 내부 밀봉재는 함께 형성되어 구별되지 않을 수 있다. 또한, 실시예에 따라, 내부 밀봉재는 프로세서 칩(800)의 상면만을 덮고 칩 구조체(1000)의 상면은 덮지 않을 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지(10000B)를 도시하는 단면도이다.
도 6을 참조하면, 일 실시예의 반도체 패키지(10000B)는 패키지 기판(600) 상에 로직 칩(800)과 복수의 반도체 칩들(200A, 200B1, 200B2, 200C)이 순차적으로 적층된 점을 제외하고, 도 1a 내지 4b의 반도체 패키지들과 동일하거나 유사한 특징을 가지므로, 중복되는 설명은 생략한다.
복수의 반도체 칩들(200A, 200B1, 200B2, 200C)은 메모리 칩을 포함하며, 로직 칩(800) 상에 수직 방향(Z축 방향)으로 적층되고, 로직 칩(800) 내의 관통 전극(830)을 통해서 패키지 기판(600)에 전기적으로 연결될 수 있다. 실시예에 따라서, 복수의 반도체 칩들(200A, 200B1, 200B2, 200C)은 로직 칩(800)의 상면 상에서 수평 방향(X축 및 Y축 방향)으로 나란하게 배치될 수도 있다.
로직 칩(800)은 도 1a 등에 도시된 베이스 칩(100)과 유사한 요소들을 포함할 수 있다. 예를 들어, 로직 칩(800)은 기판(801), 소자층(810), 외부 연결 단자(820), TSV(830) 등을 포함할 수 있다. 로직 칩(800)은 도 5a 및 5b를 참조하여 설명한 것과 같이, CPU, GPU 등의 프로세서 칩을 포함할 수 있다.
도 7a 내지 7i는 본 발명의 일 실시예에 따른 반도체 패키지의 제조과정을 설명하기 위해서 공정 순서에 따라 도시된 단면도들이다.
도 7a를 참조하면, 먼저, 베이스 칩(100) 상에 예비 시드층(501p)을 형성할 수 있다. 베이스 칩(100)은 스크라이브 레인(SL)으로 구분되는 복수의 베이스 칩들(100)을 포함하는 반도체 웨이퍼(100W)일 수 있다. 반도체 웨이퍼(100W)는 캐리어(10) 상에 배치될 수 있다. 캐리어(10)는 지지 기판(11) 및 접착물질층(12)으로 이루어질 수 있다. 반도체 웨이퍼(100W)는 범프 구조체(120)가 배치된 베이스 칩(100)의 하면이 접착물질층(12)을 향하도록 캐리어(10)에 부착될 수 있다. 범프 구조체(120)는 접착 물질층(12)에 의하여 감싸질 수 있고, 반도체 웨이퍼(100W)의 하면은 접착물질층(12)의 상면과 접할 수 있다. 예비 시드층(501p)은 CVD, PVD 등의 증착 공정을 이용하여, 베이스 칩(100)의 상면(100US)을 따라서 컨포멀(conformal)하게 형성될 수 있다. 예비 시드층(501p)은 예를 들어, 티타늅(Ti), 구리(Cu) 등을 포함할 수 있고, 상부 패드(105)와 식각 선택성을 가질 수 있다.
도 7b를 참조하면, 예비 시드층(501p) 상에 감광성 물질층(PR)을 형성할 수 있다. 감광성 물질층(PR)은 포지티브(positive) 또는 네거티브(negative) 타입의 포토 레지스트(photo resist, PR)일 수 있다. 감광성 물질층(PR)은 도 1a 내지 1c를 참조하여 설명한 댐 구조물들(500)의 높이를 확보할 수 있는 두께로 형성될 수 있다. 감광성 물질층(PR)은 반도체 웨이퍼(100W) 상에 감광성 잉크를 코팅하여 형성될 수 있다.
도 7c를 참조하면, 감광성 물질층(PR)을 패터닝하여 예비 시드층(501p)을 노출시키는 트렌치들(502p)을 형성할 수 있다. 감광성 물질층(PR)은 포토 리소그래피 공정을 이용하여 패터닝될 수 있다. 포토 리소그래피 공정은 포토마스크를 이용한 노광 공정, 현상 공정, 세정 공정 등의 일련을 공정을 포함할 수 있다. 트렌치들(502p)은 반도체 웨이퍼(100W)의 상부 패드(105)를 둘러싸도록 형성될 수 있다. 또한, 트렌치들(502p)은 최외곽의 상부 패드(105)와 소정 거리 이격되도록 형성될 수 있다.
도 7d를 참조하면, 시드층(501) 및 금속층(502)을 포함하는 댐 구조물들(500)을 형성할 수 있다. 금속층(502)은 도 7c의 예비 시드층(501p)을 이용한 전해도금 공정을 수행하여 형성될 수 있으며, 예를 들어, 구리(Cu) 또는 구리(Cu) 합금과 같은 금속으로 이루어질 수 있다. 시드층(501)은 금속층(502)을 형성한 후, 도 7c의 감광성 물질층(PR)을 제거하고, 금속층(502)으로부터 노출된 도 7c의 예비 시드층(501p)를 식각하여 형성될 수 있다.
도 7e를 참조하면, 다음, 열압착 공정을 수행하여 베이스 칩(100) 상에 제1 반도체 칩들(200A)을 실장할 수 있다. 제1 반도체 칩(200A)의 하부에는 제1 접착 필름(300A)이 배치될 수 있다. 제1 반도체 칩(200A)은 본딩 헤드(20)에 진공 흡착되어 반도체 웨이퍼(100W) 상으로 픽 앤 플레이스될 수 있다. 댐 구조물들(500)은 본딩 헤드(20)의 하면과 소정의 이격 거리(d4)를 가질 수 있다. 댐 구조물들(500)이 본딩 헤드(20)의 하면과 접촉되는 경우, 제1 반도체 칩(200A)의 열압착 공정에서 충분한 압력이 전달되지 않을 수 있으며, 제1 반도체 칩(200A)의 부착력이 저하될 수 있다.
도 7f를 참조하면, 열압착 공정을 반복 수행하여, 제1 반도체 칩(200A) 상에 복수의 제2 반도체 칩들(200B1, 200B2, 200C)을 순차적으로 적층할 수 있다. 복수의 제2 반도체 칩들(200B1, 200B2, 200C) 각각의 하부에는 제2 접착 필름들(300B1, 300B2, 300C)이 배치될 수 있다. 제2 접착 필름들(300B1, 300B2, 300C)은 열압착 공정에 의해 댐 구조물들(500) 보다 외측으로 돌출된 확장 영역(EX)을 가질 수 있다. 확장 영역(EX)은 이후 반도체 패키지의 외관 불량 및 신뢰성 저하의 원인이될 수 있다. 따라서, 본 발명의 실시예들에 따르면, 댐 구조물들(500)을 이용하여 베이스 칩(100)에 손상을 주지않고 제2 접착 필름들(300B1, 300B2, 300C)의 확장 영역(EX)을 적절하게 제거할 수 있다.
도 7g를 참조하면, 도 7f의 제2 접착 필름들(300B1, 300B2, 300C)의 확장 영역(EX)을 절단하여, 제2 접착 필름들(300B1, 300B2, 300C)의 측면들(300BS1, 300BS2, 300C)이 댐 구조물들(500)의 상면 상에 위치하도록 형성할 수 있다. 절단 공정에 의해서, 제2 접착 필름들(300B1, 300B2, 300C)의 측면들(300BS1, 300BS2, 300C)은 실질적으로 공면(coplanar)에 있을 수 있으며, 제2 접착 필름들(300B1, 300B2, 300C)은 댐 구조물들(500) 보다 외측으로 돌출되지 않을 수 있다.
도 7h를 참조하면, 반도체 웨이퍼(100W) 상에 봉합재(400)를 형성하고, 연마 장비(30)를 이용하여 봉합재(400) 상면을 평탄화할 수 있다. 일 실시예에서, 봉합재(400)는 제2 접착 필름들(300B1, 300B2, 300C) 각각의 측면(300BS1, 300BS2, 300C), 댐 구조물들(500)의 측면 및 적어도 일부의 상면을 덮도록 형성될 수 있다. 평탄화 공정에 의해서, 봉합재(400)의 상면은 최상측 제2 반도체 칩(200C)의 상면과 실질적으로 공면(coplanar)에 위치할 수 있다. 평탄화 공정은 예를 들어, CMP(Chemical Mechanical Polishing) 공정으로 수행될 수 있다.
도 7i를 참조하면, 봉합재(400) 및 반도체 웨이퍼(100W)를 스크라이브 레인(SL)을 따라서 절단하여 복수의 반도체 패키지들(1000')을 분리할 수 있다. 복수의 반도체 패키지들(1000')은 도 1a 내지 도 4b을 참조하여 설명한 반도체 패키지들과 동일하거나 유사한 특징들을 포함할 수 있다. 상술한 제조 과정을 통해 완성된 반도체 패키지(1000')는 댐 구조물들(500)을 이용하여 제1 및 제2 접착 필름들(300A, 300B1, 300B2, 300C)을 확장 영역을 제어함으로써, 신뢰성이 향상된 반도체 패키지들(1000')을 제공할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

  1. 베이스 칩;
    상기 베이스 칩 상에서 제1 방향으로 순차적으로 적층되고, 관통 실리콘 비아(Through Silicon Via, TSV)를 포함하며, 상기 관통 실리콘 비아를 통해 서로 전기적으로 연결된 제1 반도체 칩, 및 제2 반도체 칩들;
    상기 베이스 칩 상에 배치되고, 상기 제1 반도체 칩의 주변을 둘러싸는 댐 구조물들;
    상기 베이스 칩과 상기 제1 반도체 칩의 사이에 배치된 제1 접착 필름;
    상기 제1 반도체 칩과 상기 제2 반도체 칩들의 사이에 배치된 제2 접착 필름들; 및
    상기 베이스 칩 상에서 상기 댐 구조물들, 상기 제1 반도체 칩, 및 상기 제2 반도체 칩들 각각의 적어도 일부를 봉합하는 봉합재를 포함하고,
    상기 제1 접착 필름의 적어도 일부는 상기 제1 반도체 칩과 상기 댐 구조물들의 사이를 채우고,
    상기 제2 접착 필름들의 적어도 일부는 상기 제1 방향으로 상기 댐 구조물들과 중첩되는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 접착 필름의 상기 제1 방향에 수직한 제2 방향으로 최대폭은, 상기 제2 접착 필름들의 상기 제2 방향으로 최대폭과 같거나 작은 반도체 패키지.
  3. 제1 항에 있어서,
    상기 댐 구조물들은 상기 제1 반도체 칩을 마주하는 내측면들, 상기 내측면들의 반대인 외측면들, 및 상기 내측면들과 상기 외측면들을 연결하는 상면들을 가지며,
    상기 댐 구조물들의 상기 상면들의 적어도 일부 및 상기 외측면들은 상기 봉합재와 접하는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 제1 접착 필름의 상기 적어도 일부는 상기 댐 구조물들의 상기 내측면들과 접하는 반도체 패키지.
  5. 제3 항에 있어서,
    상기 제2 접착 필름들의 측면들은 상기 댐 구조물들의 상기 상면들 상에 위치하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 댐 구조물들은 상기 베이스 칩의 상면으로부터 상기 제1 반도체 칩의 상면까지의 높이보다 작은 높이를 갖는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 댐 구조물들은 상기 제1 반도체 칩의 측면들에 대응하여 배치되고, 각각 대응하는 상기 제1 반도체 칩의 상기 측면들과 이격되는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 댐 구조물들은 상기 베이스 칩의 측면들과 소정의 이격 거리를 갖도록 배치되는 반도체 패키지.
  9. 베이스 칩;
    상기 베이스 칩 상에 배치된 반도체 칩;
    상기 베이스 칩 상에 배치되며, 상기 반도체 칩의 측면을 둘러싸는 댐 구조물들; 및
    상기 베이스 칩과 상기 반도체 칩의 사이에 배치되고, 상기 반도체 칩의 상기 측면보다 돌출되어 상기 댐 구조물들의 내측면과 접하는 접착 필름을 포함하고,
    상기 댐 구조물들의 상면은 상기 반도체 칩의 상면보다 낮은 레벨에 위치하는 반도체 패키지.
  10. 베이스 칩;
    상기 베이스 칩 상에 순차적으로 적층된 제1 반도체 칩, 및 제2 반도체 칩들;
    상기 제1 반도체 칩의 측면들에 각각 대응하여 상기 베이스 칩 상에 배치된 댐 구조물들;
    상기 베이스 칩과 상기 제1 반도체 칩의 사이에 배치된 제1 접착 필름; 및
    상기 제1 반도체 칩과 상기 제2 반도체 칩들 중 최하측의 제2 접착 필름의 사이 및 상기 제2 반도체 칩들의 사이에 배치된 제2 접착 필름들을 포함하고,
    상기 제1 접착 필름, 또는 상기 최하측의 제2 접착 필름은 상기 댐 구조물들의 상면과 접하는 반도체 패키지.
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