KR20240011485A - 반도체 패키지 - Google Patents

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Abstract

본 발명의 일 실시예는, 제1 방향으로 배열된 복수의 제1 관통 전극들, 및 상기 제1 방향과 교차되는 제2 방향으로 상기 복수의 제1 관통 전극들과 이격되고, 상기 복수의 제1 관통 전극들과 각각 전기적으로 연결되는 복수의 제1 공유 전극들을 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 상에 배치되고, 상기 제1 방향으로 배열된 복수의 제2 관통 전극들, 및 상기 제2 방향으로 상기 복수의 제2 관통 전극들과 이격되고, 상기 복수의 제2 관통 전극들과 각각 전기적으로 연결되는 복수의 제2 공유 전극들을 포함하는 제2 반도체 칩을 포함하고, 상기 복수의 제1 관통 전극들 및 상기 복수의 제1 공유 전극들 중 서로 전기적으로 연결된 제1 관통 전극 및 제1 공유 전극은 상기 제1 방향으로 연장된 제1 축과, 상기 제1 반도체 칩의 제1 중심을 지나고, 상기 제2 방향으로 연장된 제2 축이 교차되는 제1 지점에 대하여 대칭이고, 상기 복수의 제2 관통 전극들 및 상기 복수의 제2 공유 전극들 중 서로 전기적으로 연결된 제2 관통 전극 및 제2 공유 전극은 상기 제1 방향으로 연장된 제3 축과, 상기 제2 반도체 칩의 제2 중심을 지나고, 상기 제2 방향으로 연장된 제4 축이 교차되는 제2 지점에 대하여 대칭이고, 상기 제1 관통 전극 및 상기 제1 공유 전극은 상기 제2 관통 전극 및 상기 제2 공유 전극 중 적어도 하나와 연결되는 반도체 패키지를 제공한다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
전자기기에 장착되는 반도체 장치는 소형화와 함께 고성능 및 대용량화가 요구된다. 이를 구현하기 위하여, 관통 전극(예를 들어, Through Silicon Via)을 이용하여 수직 방향으로 적층된 반도체 칩들을 상호 연결하는 반도체 패키지의 개발이 이루어지고 있다.
본 발명이 해결하고자 하는 과제 중 하나는, 반도체 칩들의 적층이 용이한 반도체 패키지를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 제1 방향으로 배열된 복수의 제1 관통 전극들, 및 상기 제1 방향과 교차되는 제2 방향으로 상기 복수의 제1 관통 전극들과 이격되고, 상기 복수의 제1 관통 전극들과 각각 전기적으로 연결되는 복수의 제1 공유 전극들을 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 상에 배치되고, 상기 제1 방향으로 배열된 복수의 제2 관통 전극들, 및 상기 제2 방향으로 상기 복수의 제2 관통 전극들과 이격되고, 상기 복수의 제2 관통 전극들과 각각 전기적으로 연결되는 복수의 제2 공유 전극들을 포함하는 제2 반도체 칩을 포함하고, 상기 복수의 제1 관통 전극들 및 상기 복수의 제1 공유 전극들 중 서로 전기적으로 연결된 제1 관통 전극 및 제1 공유 전극은 상기 제1 방향으로 연장된 제1 축과, 상기 제1 반도체 칩의 제1 중심을 지나고, 상기 제2 방향으로 연장된 제2 축이 교차되는 제1 지점에 대하여 대칭이고, 상기 복수의 제2 관통 전극들 및 상기 복수의 제2 공유 전극들 중 서로 전기적으로 연결된 제2 관통 전극 및 제2 공유 전극은 상기 제1 방향으로 연장된 제3 축과, 상기 제2 반도체 칩의 제2 중심을 지나고, 상기 제2 방향으로 연장된 제4 축이 교차되는 제2 지점에 대하여 대칭이고, 상기 제1 관통 전극 및 상기 제1 공유 전극은 상기 제2 관통 전극 및 상기 제2 공유 전극 중 적어도 하나와 연결되는 반도체 패키지를 제공한다.
또한, 대향하는 전면 및 후면을 갖는 반도체 기판, 상기 반도체 기판을 관통하는 관통 전극, 및 상기 반도체 기판을 관통하고, 상기 관통 전극과 전기적으로 연결된 공유 전극을 포함하고, 상기 전면 또는 상기 후면에 수직한 방향으로 적층된 복수의 반도체 칩들을 포함하고, 상기 관통 전극 및 상기 공유 전극은 상기 관통 전극 및 상기 공유 전극의 사이를 지나는 제1 축과, 상기 복수의 반도체 칩들 중 대응하는 반도체 칩의 중심을 지나는 제2 축이 교차되는 일점에 대하여 실질적으로 동일한 거리로 이격되고, 상기 관통 전극 및 상기 공유 전극 중 적어도 하나는 상기 수직한 방향으로 인접한 상기 관통 전극 및 상기 공유 전극 중 적어도 하나와 중첩되는 반도체 패키지를 제공한다.
또한, 대향하는 전면 및 후면을 갖는 반도체 기판, 상기 전면 상에 배치된 배선 구조물을 포함하는 회로층, 상기 배선 구조물에 전기적으로 연결되고, 상기 전면 또는 상기 후면에 평행한 제1 방향으로 배열된 복수의 관통 전극들, 및 상기 제1 방향과 교차되는 제2 방향으로 상기 복수의 관통 전극들과 이격되고, 상기 복수의 관통 전극들과 각각 전기적으로 연결되는 복수의 공유 전극들을 포함하는 반도체 칩을 포함하고, 평면 상에서, 상기 복수의 관통 전극들 및 상기 복수의 공유 전극들 중 서로 전기적으로 연결된 적어도 한 쌍의 관통 전극과 공유 전극은 상기 복수의 관통 전극들과 상기 복수의 공유 전극들의 사이에서 상기 제1 방향으로 연장된 제1 축과 상기 제2 방향으로 연장되어 상기 반도체 칩의 중심을 지나는 제2 축이 교차되는 일점에 대하여 대칭인 반도체 패키지를 제공한다.
본 발명의 실시예들에 따르면, 서로 전기적으로 연결된 관통 전극 및 공유 전극을 도입함으로써, 반도체 칩들의 적층이 용이한 반도체 패키지를 제공할 수 있다.
도 1a은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 분리 사시도이고, 도 1b는 도 1a에 도시된 반도체 칩의 상면을 도시하는 평면도이다.
도 2a는 도 1b의 I-I' 선에 따른 절단면을 도시하는 단면도이고, 도 2b 및 2c는 각각 변형예에 따른 관통 전극 및 공유 전극을 도시하는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 분리 사시도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 분리 사시도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 분리 사시도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a은 본 발명의 일 실시예에 따른 반도체 패키지(1000)를 도시하는 분리 사시도이고, 도 1b는 도 1a에 도시된 반도체 칩(100)의 상면을 도시하는 평면도이다.
도 1a 및 1b를 참조하면, 일 실시예의 반도체 패키지(1000)는 서로 전기적으로 연결된 적어도 하나의 관통 전극(140) 및 적어도 하나의 공유 전극(150)을 포함하는 적어도 하나의 반도체 칩(100)을 포함할 수 있다. 반도체 패키지(1000)는 반도체 칩(100)이 실장되는 기판, 반도체 칩(100)을 봉합하는 봉합재 등을 더 포함할 수 있으며, 이에 대해서는 도 6 내지 9를 참조하여 후술한다.
반도체 칩(100)은 반도체 기판(110), 회로층(120), 보호층(130), 관통 전극(140) 및 공유 전극(150)을 포함할 수 있다.
반도체 기판(110)은 대향하는 전면(FS1, FS2) 및 후면(BS1, BS2)을 갖고, 전면(FS1, FS2)에 집적 회로가 형성되는 반도체 웨이퍼일 수 있다. 반도체 기판(110)은 실리콘(silicon), 게르마늄(germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 반도체 기판(110)의 전면(FS1, FS2) 에는 불순물이 도핑된 도전 영역과 STI (shallow trench isolation)와 같은 소자 분리 영역이 형성될 수 있다.
회로층(120)은 반도체 기판(110)의 전면(FS1, FS2) 상에 배치될 수 있다. 회로층(120) 내에는 집적 회로(IC)가 형성될 수 있다. 집적 회로(IC)는 예를 들어, 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(FPGA), 어플리케이션 프로세서(AP), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 회로를 포함하거나, DRAM(dynamic RAM), SRAM(static RAM) 등과 같은 휘발성 메모리, 및 PRAM(phase change RAM), MRAM(magnetic RAM), RRAM(Resistive RAM), 플래시(flash) 메모리 등의 메모리 회로를 포함할 수 있다.
보호층(130)은 반도체 기판(110)의 후면(BS1, BS2) 상에 배치될 수 있다. 보호층(130)은 실리콘 산화물, 실리콘 질화물, 폴리머, 또는 이들의 조합을 포함하는 절연층일 수 있다. 보호층(130)은 관통 전극(140) 및 공유 전극(150)을 반도체 기판(110)과 전기적으로 절연시키고, 이들을 물리적 및 화학적 충격으로부터 보호할 수 있다. 실시예에 따라서, 보호층(130)은 관통 전극(140) 및 공유 전극(150)을 재배선하거나 이들을 전기적으로 연결하는 후면 배선 구조물(미도시)을 더 포함할 수 있다.
관통 전극(140)은 반도체 기판(110)을 관통하여 반도체 칩(100) 내부에 수직 연결 경로를 형성할 수 있다. 관통 전극(140)은 회로층(120)에 전기적으로 연결되어, 집적 회로(IC)에서 송신되는 신호 및 집적회로(IC)로 수신되는 신호들의 전달 경로를 제공할 수 있다. 관통 전극(140)은 집적회로(IC)의 전원(Power) 회로 또는 접지(Ground) 회로에 연결될 수도 있다. 관통 전극(140)은 연결 배선(CL)을 통해서 쌍을 이루는(paired) 공유 전극(150)과 전기적으로 연결될 수 있다. 여기서, 연결 배선(CL)은 회로층(120) 내에 형성되는 배선 구조물(도 2a의 '125') 또는/및 보호층(130) 내에 형성되는 후면 배선 구조물일 수 있다. 관통 전극(140)은 일 방향으로 배열된 복수의 관통 전극들(140)로 제공될 수 있다. 예를 들어, 반도체 칩(100)은 반도체 기판(110)의 전면(FS1, FS2) 또는 후면(BS1, BS2)에 평행한 제1 방향(Y 방향)으로 배열된 복수의 관통 전극들(140)을 포함할 수 있다. 이 경우, 복수의 관통 전극들(140)은 쌍을 이루는(paired) 복수의 공유 전극들(150)과 전기적으로 연결될 수 있다.
공유 전극(150)은 반도체 기판(110)을 관통하고, 관통 전극(140)과 전기적으로 연결되어 반도체 칩(100) 내부에 수직 연결 경로를 형성할 수 있다. 공유 전극(150)은 관통 전극(140)과 함께, 집적 회로(IC)에서 송신되는 신호 및 집적회로(IC)로 수신되는 신호들의 전달 경로를 제공할 수 있다. 공유 전극(150)은 연결 배선(CL)을 통해서 쌍을 이루는(paired) 관통 전극(140)과 전기적으로 연결될 수 있다. 여기서, 연결 배선(CL)은 회로층(120) 내에 형성되는 배선 구조물(도 2a의 '125') 또는/및 보호층(130) 내에 형성되는 후면 배선 구조물일 수 있다. 공유 전극(150)은 관통 전극(140) 소정 거리로 이격되어 일 방향으로 배열된 복수의 공유 전극들(150)로 제공될 수 있다. 예를 들어, 반도체 칩(100)은 제1 방향(Y 방향)으로 배열되고, 제1 방향(Y 방향)과 교차되는 제2 방향(X 방향)으로 복수의 관통 전극들(140)과 이격되는 복수의 공유 전극들(150)을 포함할 수 있다. 이 경우, 복수의 공유 전극들(150)은 쌍을 이루는(paired) 복수의 관통 전극들(140)과 전기적으로 연결될 수 있다.
본 발명의 실시예들에 도입된 관통 전극(140) 및 공유 전극(150)은 관통 전극(140) 및 공유 전극(150)의 사이를 지나는 제1 축(X1)과, 반도체 칩(100)의 중심(CP)을 지나는 제2 축(X2)이 교차되는 일점(P)에 대하여 대칭으로 배치될 수 있다. 예를 들어, 연결 배선(CL)을 통해 전기적으로 연결된 관통 전극(140) 및 공유 전극(150)은 제1 축(X1)과 제2 축(X2)이 교차되는 일점(P)에 대하여 대칭일 수 있다.
본 발명에 따르면, 쌍을 이루는 관통 전극(140) 및 공유 전극(150)을 특정 형태로 배치함으로써, 동일한 배열(복수의 관통 전극들(140) 및 복수의 공유 전극들(150)의 배열)을 갖는 복수의 반도체 칩들(100)을 다양한 형태로 적층하고, 복수의 반도체 칩들(100) 간의 상호 연결 경로를 형성할 수 있다.
예를 들어, 복수의 반도체 칩들(100) 중 일부는 활성면과 비활성면이 마주보도록 적층되고(도 1a의 실시예), 다른 일부는 비활성면과 비활성면이 마주보거나(도 3의 실시예), 활성면과 활성면이 마주보도록(도 4의 실시예) 적층될 수 있다. 여기서, "활성면"은 회로층(120)이 형성된 반도체 기판(110)의 제1 면(FS1, FS2)에 대응하는 반도체 칩(100)의 일면이고, "비활성면"은 반도체 기판(110)의 제2 면(BS1, BS2)에 대응하는 반도체 칩(100)의 타면을 의미한다.
또한, 쌍을 이루는 관통 전극(140) 및 공유 전극(150) 중 적어도 하나는 수직 방향(Z 방향)으로 인접한 관통 전극(140) 및 공유 전극(150) 중 적어도 하나와 중첩될 수 있다. 예를 들어, 서로 전기적으로 연결된 제1 관통 전극(140A) 및 제1 공유 전극(150A)은 서로 전기적으로 연결된 제2 관통 전극(140B) 및 제2 공유 전극(150B) 중 적어도 하나와 연결될 수 있다.
수직 방향(Z 방향)으로 적층된 복수의 반도체 칩들(100)은 각각 상술한 반도체 기판(110), 회로층(120), 보호층(130), 복수의 관통 전극들(140) 및 복수의 공유 전극들(150)을 포함할 수 있다.
예를 들어, 반도체 패키지(1000)는 제1 반도체 칩(100A) 및 제1 반도체 칩(100A) 상에 배치된 제2 반도체 칩(100B)을 포함할 수 있다.
제1 반도체 칩(100A)은 제1 전면(FS1) 및 제1 후면(BS1)을 갖는 제1 반도체 기판(110A), 제1 방향(Y 방향)으로 배열된 복수의 제1 관통 전극들(140A), 제1 전면(FS1) 상에 배치되고, 복수의 제1 관통 전극들(140A)에 전기적으로 연결된 제1 집적 회로를 포함하는 제1 회로층(120A), 및 제2 방향(X 방향)으로 복수의 제1 관통 전극들(140A)과 이격되고, 복수의 제1 관통 전극들(140A)과 각각 전기적으로 연결되는 복수의 제1 공유 전극들(150A)을 포함할 수 있다. 일례로, 복수의 제1 관통 전극들(140A) 및 복수의 제1 공유 전극들(150A)은 상기 제1 축(X1)을 따라서 1열로 배열될 수 있다. 제1 관통 전극(140A)은 제1 집적 회로로부터 전달되는 신호를 서로 전기적으로 연결된 제1 공유 전극(150A)과 공유할 수 있다.
제2 반도체 칩(100B)은 제2 전면(FS2) 및 제2 후면(BS2)을 갖는 제2 반도체 기판(110B), 제1 방향(Y 방향)으로 배열된 복수의 제2 관통 전극들(140B), 제2 전면(FS2) 상에 배치되고, 복수의 제2 관통 전극들(140B)에 전기적으로 연결된 제2 집적 회로를 포함하는 제2 회로층(120B), 및 제2 방향(X 방향)으로 복수의 제2 관통 전극들(140B)과 이격되고, 복수의 제2 관통 전극들(140B)과 각각 전기적으로 연결되는 복수의 제2 공유 전극들(150B)을 포함할 수 있다. 일례로, 복수의 제2 관통 전극들(140B) 및 복수의 제2 공유 전극들(150B)은 상기 제3 축(X1b)을 따라서 1열로 배열될 수 있다. 제2 관통 전극(140B)은 제2 집적 회로로부터 전달되는 신호를 서로 전기적으로 연결된 제2 공유 전극(150B)과 공유할 수 있다.
평면 상에서, 복수의 관통 전극들(140) 및 복수의 공유 전극들(150) 중 서로 전기적으로 연결된 적어도 한 쌍의 관통 전극(140)과 공유 전극(150)은 복수의 관통 전극들(140)과 복수의 공유 전극들(150)의 사이에서 제1 방향(Y 방향)으로 연장된 제1 축(X1)과 제2 방향(X 방향)으로 연장되어 반도체 칩(100)의 중심(CP)을 지나는 제2 축(X2)이 교차되는 일점(P)에 대하여 대칭일 수 있다.
예를 들어, 도 1a에 도시된 것과 같이, 복수의 제1 관통 전극들(140A) 및 복수의 제1 공유 전극들(150A) 중 서로 전기적으로 연결된 제1 관통 전극(140A) 및 제1 공유 전극(150A)은 제1 방향(Y 방향)으로 연장된 제1 축(X1)과, 제1 반도체 칩(100A)의 제1 중심(CP1)을 지나고, 제2 방향(X 방향)으로 연장된 제2 축(X2)이 교차되는 제1 지점(P1)에 대하여 대칭일 수 있다.
복수의 제2 관통 전극들(140B) 및 복수의 제2 공유 전극들(150B) 중 서로 전기적으로 연결된 제2 관통 전극(140B) 및 제2 공유 전극(150B)은 제1 방향(Y 방향)으로 연장된 제3 축(X1b)과, 제2 반도체 칩(100B)의 제2 중심(CP2)을 지나고, 제2 방향(X 방향)으로 연장된 제4 축(X2b)이 교차되는 제2 지점(P2)에 대하여 대칭일 수 있다.
예를 들어, 도 1b에 도시된 것과 같이, 제1 전극 쌍을 이루는 관통 전극(140_1)과 공유 전극(150_1)은 제1 축(X1)과 제2 축(X2)이 교차되는 일점(P)에 대하여 실질적으로 동일한 거리로 이격되고, 상기 일점(P)은 제1 전극 쌍을 이루는 관통 전극(140_1)과 공유 전극(150_1)을 연결하는 제1 직선(SL1) 상에 위치될 수 있다.
제2 전극 쌍을 이루는 관통 전극(140_2)과 공유 전극(150_2)은 제1 축(X1)과 제2 축(X2)이 교차되는 일점(P)에 대하여 실질적으로 동일한 거리로 이격되고, 상기 일점(P)은 제2 전극 쌍을 이루는 관통 전극(140_2)과 공유 전극(150_2)을 연결하는 제2 직선(SL2) 상에 위치될 수 있다.
제3 전극 쌍을 이루는 관통 전극(140_3)과 공유 전극(150_3)은 제1 축(X1)과 제2 축(X2)이 교차되는 일점(P)에 대하여 실질적으로 동일한 거리로 이격되고, 상기 일점(P)은 제3 전극 쌍을 이루는 관통 전극(140_3)과 공유 전극(150_3)을 연결하는 제3 직선(SL3) 상에 위치될 수 있다.
제4 전극 쌍을 이루는 관통 전극(140_4)과 공유 전극(150_4)은 제1 축(X1)과 제2 축(X2)이 교차되는 일점(P)에 대하여 실질적으로 동일한 거리로 이격되고, 상기 일점(P)은 제4 전극 쌍을 이루는 관통 전극(140_4)과 공유 전극(150_4)을 연결하는 제4 직선(SL4) 상에 위치될 수 있다.
본 실시예와 같이, 복수의 반도체 칩들(100) 중 서로 인접한 반도체 칩들(100)이 각각의 전면(FS1 또는 FS2)과 후면(BS1 또는 BS2)이 마주보도록 적층된 경우, 서로 인접한 반도체 칩들(100)은 각각의 중심들(CP)이 수직한 방향(Z 방향)으로 중첩되게 적층될 수 있다. 또한, 관통 전극(140)은 인접한 관통 전극(140)과 수직한 방향(Z 방향)으로 중첩되고, 공유 전극(150)은 인접한 공유 전극(150)과 수직한 방향(Z 방향)으로 중첩될 수 있다.
예를 들어, 제1 반도체 칩(100A)과 제2 반도체 칩(100B)이 제1 후면(BS1)과 제2 전면(FS2)이 마주보도록 적층된 경우, 제1 관통 전극(140A)은 수직으로 중첩되는 제2 관통 전극(140B)과 연결되고, 제1 공유 전극(150A)은 수직으로 중첩되는 제2 공유 전극(150B)과 연결될 수 있다.
이하, 도 2a 내지 2c를 참조하여, 관통 전극(140) 및 공유 전극(150)의 구조에 대해 설명한다
도 2a는 도 1b의 I-I' 선에 따른 절단면을 도시하는 단면도이고, 도 2b 및 2c는 각각 변형예에 따른 관통 전극(140a, 140b) 및 공유 전극(150a, 150b)을 도시하는 단면도이다.
먼저, 도 2a를 참조하면, 관통 전극(140)(또는 복수의 관통 전극들)은 전면(FS) 및 회로층(120) 상에 배치되는 전면 패드(141), 후면(BS) 상에 배치되는 후면 패드(143), 및 반도체 기판(110)을 관통하고, 전면 패드(141)와 후면 패드(143)를 전기적으로 연결하는 관통 비아(145)를 포함할 수 있다. 또한, 공유 전극(150)(또는 복수의 공유 전극들)은 전면(FS) 및 회로층(120) 상에 배치되는 전면 공유 패드(151), 후면(BS) 상에 배치되는 후면 공유 패드(153), 및 반도체 기판(100)을 관통하고, 전면 공유 패드(151)와 후면 공유 패드(153)를 전기적으로 연결하는 공유 비아(155)를 포함할 수 있다. 도면에 도시된, 관통 비아(140) 및 공유 비아(150)는 각각 전면 패드(141), 후면 패드(143), 전면 공유 패드(151), 및 후면 고유 패드(153)에 직접 접촉되었으나, 본 발명에 따른 실시예들에 적용 가능한 관통 비아(140)는 및 공유 비아(150)의 형태가 이에 한정되는 것은 아니다. 또한, 관통 비아(140)는 및 공유 비아(150)는 도면에 도시되지 않은 영역에서 배선 구조물(125)과 연결될 수 있다.
전면 패드(141), 후면 패드(143), 전면 공유 패드(151), 및 후면 공유 패드(153)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다.
관통 비아(145) 및 공유 비아(155)는 예를 들어, 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 또는 구리(Cu)를 포함하는 비아 플러그와 이를 둘러싸는 측면 배리어층을 포함할 수 있다. 측면 배리어층은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화물(TaN)을 포함할 수 있다. 관통 비아(145) 및 공유 비아(155)와 반도체 기판(110)의 사이에는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질(예를 들어, HARP(High Aspect Ratio Process) 산화물)을 포함하는 측면 절연막(미도시)이 형성될 수 있다.
회로층(120)은 층간 절연층(121) 및 배선 구조물(125)을 포함할 수 있다. 층간 절연층(121)은 FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 산화물 또는 이들의 조합을 포함할 수 있다. 배선 구조물(125)을 둘러싸는 층간 절연층(121)의 적어도 일부 영역은 저유전체층으로 구성될 수 있다. 층간 절연층(121)은 화학 기상 증착(CVD), 유동성(flowable)-CVD 공정 또는 스핀 코팅 공정을 이용하여 형성될 수 있다.
배선 구조물(125)은 예를 들어, 알루미늄(Al), 금(Au), 코발트(Co), 구리(Cu), 니켈(Ni), 납(Pb), 탄탈륨(Ta), 텔루륨(Te), 티타늄(Ti), 텅스텐(W) 또는 이들의 조합으로 이루어진 배선 패턴과 비아를 포함한 다층 구조로 형성될 수 있다. 배선 패턴 또는/및 비아와 층간 절연층(121) 사이에는 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화물(TaN)을 포함하는 배리어막(미도시)이 배치될 수 있다. 배선 구조물(125)은 반도체 기판(110)의 전면(FS)에 형성된 개별 소자들(115)에 전기적으로 연결될 수 있다. 개별 소자들(115)은 planar FET이나 FinFET 등의 FET, 플래시 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, FeRAM, RRAM 등의 메모리 소자, AND, OR, NOT 등의 로직 소자, 시스템 LSI, CIS, MEMS와 같은 다양한 능동 소자 및/또는 수동 소자를 포함할 수 있다.
도 2b 및 2c를 참조하면, 변형예의 관통 전극(140a, 140b) 및 공유 전극(150a, 150b)은 관통 비아(145)와 전면 패드(141) 및 공유 비아(155)와 전면 공유 패드(151)가 회로층(120)의 배선 구조물(125)을 통해서 연결될 수 있다.
도 2b에 도시된 것 같이, 변형예의 관통 전극(140a)은 전면(FS) 및 회로층(120) 상에 배치되는 전면 패드(141), 후면(BS) 상에 배치되는 후면 패드(143), 및 반도체 기판(110)을 관통하여 회로층(120) 내부로 적어도 일부가 연장되고, 배선 구조물(125)을 통해서 전면 패드(141)에 전기적으로 연결되는 관통 비아(145)를 포함할 수 있다.
변형예의 공유 전극(150a)은 전면(FS) 및 회로층(120) 상에 배치되는 전면 공유 패드(151), 후면(BS) 상에 배치되는 후면 공유 패드(153), 및 반도체 기판(110)을 관통하여 회로층(120) 내부로 적어도 일부가 연장되고, 배선 구조물(125)을 통해서 전면 공유 패드(151)에 전기적으로 연결되는 공유 비아(155)를 포함할 수 있다.
도 2c에 도시된 것 같이, 변형예의 관통 전극(140b)은 전면(FS) 및 회로층(120) 상에 배치되는 전면 패드(141), 후면(BS) 상에 배치되는 후면 패드(143), 및 반도체 기판(110)의 전면(FS)과 공면(coplanar)을 이루는 일면을 갖고, 배선 구조물(125)을 통해서 전면 패드(141)에 전기적으로 연결되는 관통 비아(145)를 포함할 수 있다.
변형예의 공유 전극(150b)은 전면(FS) 및 회로층(120) 상에 배치되는 전면 공유 패드(151), 후면(BS) 상에 배치되는 후면 공유 패드(153), 및 반도체 기판(110)의 전면(FS)과 공면(coplanar)을 이루는 일면을 갖고, 배선 구조물(125)을 통해서 전면 공유 패드(151)에 전기적으로 연결되는 공유 비아(155)를 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지(1000a)를 도시하는 분리 사시도이다. 도 3은 도 1a의 제2 반도체 칩(100B)을 제4 축(X2b)을 중심으로 180도 회전시킨 상태를 도시한다.
도 3을 참조하면, 일 실시예의 반도체 패키지(1000a)는 인접한 반도체 칩들(100)이 각각의 후면(BS1 및 BS2)이 마주보도록 적층된 것을 제외하고, 도 1a 내지 2c를 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다.
본 실시예에서, 복수의 반도체 칩들(100) 중 서로 인접한 반도체 칩들(100)은 각각의 후면과 후면이 마주보도록 적층될 수 있다. 이 경우, 서로 인접한 반도체 칩들(100)은, 각각의 중심들(CP)이 수직한 방향(Z 방향)으로 서로 어긋나고, 복수의 관통 전극들(140) 및 복수의 공유 전극들(150) 중 적어도 일부가 엇갈리게 연결되도록 배치될 수 있다. 즉, 어느 하나의 관통 전극(140)이 인접한 공유 전극(150)과 수직한 방향(Z 방향)으로 중첩되거나, 어느 하나의 공유 전극(150)이 인접한 관통 전극(140)과 수직한 방향(Z 방향)으로 중첩되도록, 서로 인접한 반도체 칩들(100) 중 적어도 하나의 반도체 칩(100)이 수평 방향(예를 들어, X방향)으로 이동될 수 있다. 예를 들어, 제1 반도체 칩(100A)과 제2 반도체 칩(100B)이 제1 후면(BS1)과 제2 후면(BS2)이 마주보도록 적층된 경우, 제1 관통 전극(140A)은 제2 공유 전극(150B)과 중첩되고, 제1 공유 전극(150A) 및 제2 관통 전극(140B)은 서로 중첩되지 않을 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지(1000b)를 도시하는 분리 사시도이다. 도 4는 도 1a의 제1 반도체 칩(100A)을 제2 축(X2)을 중심으로 180도 회전시킨 상태를 도시한다.
도 4를 참조하면, 일 실시예의 반도체 패키지(1000b)는 인접한 반도체 칩들(100)이 각각의 전면(FS1 및 FS2)이 마주보도록 적층된 것을 제외하고, 도 1a 내지 2c를 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다.
본 실시예에서, 복수의 반도체 칩들(100) 중 서로 인접한 반도체 칩들(100)은 각각의 전면과 전면이 마주보도록 적층될 수 있다. 이 경우, 도 3의 실시예와 유사하게, 서로 인접한 반도체 칩들(100)은, 각각의 중심들(CP)이 수직한 방향(Z 방향)으로 서로 어긋나고, 복수의 관통 전극들(140) 및 복수의 공유 전극들(150) 중 적어도 일부가 엇갈리게 연결되도록 배치될 수 있다. 예를 들어, 제1 반도체 칩(100A)과 제2 반도체 칩(100B)이 제1 전면(FS1)과 제2 전면(FS2)이 마주보도록 적층된 경우, 제1 관통 전극(140A)은 제2 공유 전극(150B)과 중첩되고, 제1 공유 전극(150A) 및 제2 관통 전극(140B)은 서로 중첩되지 않을 수 있다.
도 3 및 4를 참조하여 설명한 것과 같이, 복수의 반도체 칩들(100)이 비활성면과 비활성면이 마주보거나(도 3의 실시예), 활성면과 활성면이 마주보도록(도 4의 실시예) 적층된 경우에도, 본 발명의 실시예에 따른 반도체 패키지는 쌍을 이루는 관통 전극(140) 및 공유 전극(150)을 이용하여, 복수의 반도체 칩들(100) 사이의 상호 연결 경로를 형성할 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지(1000c)를 도시하는 분리 사시도이다.
도 5를 참조하면, 일 실시예의 반도체 패키지(1000c)는 복수의 제1 축들(X1)을 따라서 배열되는 전극 그룹들(GL1, GL2)을 포함하는 것을 제외하고, 도 1a 내지 4를 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다.
예를 들어, 제1 반도체 칩(100A)은 복수의 상기 제1 축들(X1)과 제2 축(X2)이 교차되는 복수의 제1 지점들(P1)에 각각 대응하는 복수의 제1 전극 그룹들(GL1)을 포함하고, 복수의 제1 전극 그룹들(GL1)은 각각 복수의 제1 지점들(P1) 중 대응하는 하나의 제1 지점(P1)에 대하여 대칭인 복수의 제1 관통 전극들(140A) 및 복수의 제1 공유 전극들(150A)을 포함할 수 있다.
제2 반도체 칩(100B)은 복수의 상기 제3 축들(X1b)과 제4 축(X2b)이 교차되는 복수의 제2 지점들(P2)에 각각 대응하는 복수의 제2 전극 그룹들(GL2)을 포함하고, 복수의 제2 전극 그룹들(GL2)은 각각 복수의 제2 지점들(P2) 중 대응하는 하나의 제2 지점(P2)에 대하여 대칭인 복수의 제2 관통 전극들(140B) 및 복수의 제2 공유 전극들(150B)을 포함할 수 있다.
제1 반도체 칩(100A)과 제2 반도체 칩(100B)은 동일한 전극 배열(관통 전극들(140) 및 공유 전극들(150)의 배열)을 가질 수 있다. 따라서, 복수의 제1 관통 전극들(140A)과 복수의 제1 공유 전극들(150A) 사이의 제2 방향(X 방향)으로 제1 이격 거리(sd1)는 복수의 제2 관통 전극들(140B)과 복수의 제2 공유 전극들(150B) 사이의 제2 방향(X 방향)으로 제2 이격 거리(sd2)와 실질적으로 동일할 수 있다. 여기서, "실질적으로 동일"은 공정 오차 등에 의한 차이를 포함하는 것으로 이해될 수 있다.
복수의 제1 전극 그룹들(GL1) 사이의 제1 간격(d1)은 복수의 제1 관통 전극들(140A)과 복수의 제1 공유 전극들(150A) 사이의 제2 방향(X 방향)으로 제1 이격 거리(sd1)보다 크고, 복수의 제2 전극 그룹들(GL2) 사이의 제2 간격(d2)은 복수의 제2 관통 전극들(140B)과 복수의 제2 공유 전극들(150B) 사이의 제2 방향(X 방향)으로 제2 이격 거리(sd2)보다 클 수 있다. 따라서, 도 3 및 4의 실시예와 같이, 제1 반도체 칩(100A) 및 제2 반도체 칩(100B) 중 하나가 시프트된 경우에도, 상호 연결에 참여하지 않는 관통 전극들(140) 및 공유 전극들(150)은 서로 중첩되지 않을 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지(1000A)를 도시하는 단면도이다.
도 6을 참조하면, 일 실시예에 따른 반도체 패키지(1000A)는 수직 방향(Z축 방향)으로 적층된 복수의 반도체 칩들(100A, 100B, 100C, 100D) 및 베이스 칩(200)을 포함할 수 있다.
복수의 반도체 칩들(100A, 100B, 100C, 100D)은 전술한 도 1a 내지 5를 참조하여 설명한 특징과 동일하거나 유사한 기술적 특징을 포함할 수 있다. 예를 들어, 제1 반도체 칩(100A), 제2 반도체 칩(100B), 및 제3 반도체 칩(100C)은 각각 복수의 관통 전극들(140) 및 복수의 공유 전극들(150)을 포함할 수 있다. 도면에 도시된 복수의 관통 전극들(140) 및 복수의 공유 전극들(150)은 도면에 도시되지 않은 영역에 위치하는 관통 전극들(140) 및 공유 전극들(150)과 전기적으로 연결될 수 있다. 최상측에 적층된 제4 반도체 칩(100D)은 관통 전극들(140) 및 공유 전극들(150)을 포함하지 않을 수 있다. 복수의 반도체 칩들(100A, 100B, 100C, 100D)은 상호 연결 범프(161)를 통해 전기적으로 연결될 수 있다. 상호 연결 범프(161)는 예를 들어, 솔더볼이나 구리(Cu) 포스트 등의 도전성 범프 구조물일 수 있다. 복수의 반도체 칩들(100A, 100B, 100C, 100D)의 사이에는 상호 연결 범프(161)를 둘러싸는 절연 필름(165)이 배치될 수 있다. 절연 필름(165)은 예를 들어, 비전도성 필름(Non-Conductive Film, NCF)을 포함할 수 있다. 실시예에 따라서, 복수의 반도체 칩들(100A, 100B, 100C, 100D)은 도 3 및 4의 실시예와 같이 서로 엇갈리게 배치될 수도 있다.
베이스 칩(200)은 바디(210), 바디(210)의 하면에 배치된 전면 구조물(220), 바디(210)의 상면에 배치된 후면 구조물(230), 및 비아 구조물(240)을 포함할 수 있다. 베이스 칩(200)은 복수의 반도체 칩들(100A, 100B, 100C, 100D)과 달리 개별 소자를 포함하지 않는 더미 칩이거나, 비아 구조물(240)을 통해 복수의 반도체 칩들(100A, 100B, 100C, 100D)의 동작을 위한 제어 신호, 전원 신호 또는 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 복수의 반도체 칩들(100A, 100B, 100C, 100D)에 저장될 데이터 신호를 외부로부터 제공받거나, 복수의 반도체 칩들(100A, 100B, 100C, 100D)에 저장된 데이터를 외부로 제공하는 버퍼(buffer) 칩일 수 있다. 이 경우, 복수의 반도체 칩들(100A, 100B, 100C, 100D)은 DRAM, SRAM과 같은 휘발성 메모리 소자들이나, PRAM, MRAM, FeRAM 또는 RRAM과 같은 비휘발성 메모리 소자들을 포함하는 메모리 칩일 수 있다.
실시예에 따라서, 베이스 칩(200) 상에는 복수의 반도체 칩들(100A, 100B, 100C, 100D)을 봉합하는 봉합재(250)가 배치될 수 있다. 베이스 칩(200)의 아래에는 외부 연결 범프(265)가 배치될 수 있다.
봉합재(250)는 복수의 반도체 칩들(100A, 100B, 100C, 100D)이 외부로 노출되지 않도록 각각 측면을 덮을 수 있다. 봉합재(250)는 절연성 수지, 예를 들어, EMC(Epoxy Molding Compound)를 포함할 수 있다.
외부 연결 범프(265)는 랜드(land), 볼(ball), 또는 핀(pin) 구조를 가질 수 있다. 외부 연결 범프(265)는 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및/또는 이들의 합금(예를 들어, Sn-Ag-Cu)을 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지(1000B)를 도시하는 단면도이다.
도 7을 참조하면, 반도체 패키지(1000B)는 복수의 반도체 칩들(100A, 100B, 100C, 100D)이 별도의 연결부재, 예를 들어, 도 6의 상호 연결 범프(161)없이 직접 접합 및 연결된 것(예를 들어, 하이브리드 본딩(hybrid bonding), 다이렉트 본딩(direct bonding), 메탈 본딩 등으로 언급될 수 있음)을 제외하고, 도 1a 내지 6을 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다.
본 실시예에서, 복수의 반도체 칩들(100A, 100B, 100C, 100D)의 사이에는 상하로 적층된 복수의 관통 전극들(140) 및 복수의 공유 전극들(150)과, 상하로 적층된 회로층(120) 및 보호층(130)이 접합 및 결합된 본딩면(DB)이 형성될 수 있다. 상하로 적층된 회로층(120) 및 보호층(130)은 서로 접합 및 결합될 수 있는 물질을 포함할 수 있다. 예를 들어, 회로층(120) 및 보호층(130)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 및 실리콘 탄질화물(SiCN) 중 적어도 하나를 포함할 수 있다. 본딩면(DB)은 열 압착(thermal compression) 공정을 수행하여, 서로 접합 및 결합될 수 있다. 예를 들어, 열 압착 공정은 약 300℃의 열 분위기에서 수행될 수 있으나, 이에 한정되는 것은 아니다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지(1000C)를 도시하는 단면도이다.
도 8을 참조하면, 일 실시예의 반도체 패키지(1000C)는 측방향으로 시프트되어 적층된 복수의 반도체 칩들(100A, 100B, 100C, 100D)을 포함하는 것을 제외하고, 도 1a 내지 7을 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다. 예를 들어, 제1 반도체 칩(100A) 및 제2 반도체 칩(100B)은 제1 회로층(120A) 및 제2 회로층(120B)이 마주보도록 적층되고, 제2 반도체 칩(100B) 및 제3 반도체 칩(100C)은 제2 보호층(130B) 및 제3 보호층(130C)이 마주보도록 적층될 수 있다. 제1 관통 전극(140A)은 제2 공유 전극(150B)과 수직으로 중첩되고, 제1 공유 전극(150A) 및 제2 관통 전극(140B)은 서로 중첩되지 않을 수 있다. 또한, 제2 공유 전극(150B)은 제3 관통 전극(140C)과 수직으로 중첩되고, 제2 관통 전극(140B) 및 제3 공유 전극(150C)은 서로 중첩되지 않을 수 있다. 이와 같이, 본 발명에 따르면, 일부 반도체 칩들을 일측으로 이동시키는 것만으로, 복수의 반도체 칩들(100A, 100B, 100C, 100D)을 다양한 방식으로 적층하고, 이들 사이의 상호 연결 경로를 형성할 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지(1000D)를 도시하는 단면도이다.
도 9를 참조하면, 일 실시예의 반도체 패키지(1000D)는 적어도 하나의 칩 구조물(CS), 적어도 하나의 프로세서 칩(300), 및 기판(400)을 포함할 수 있다.
칩 구조물(CS)은 도 1a 내지 8을 참조하여 설명한 반도체 패키지들(1000, 1000a, 1000b, 1000c, 1000A, 1000B, 1000C)과 동일하거나 유사한 특징을 가질 수 있다. 예를 들어, 칩 구조물(CS)은 복수의 관통 전극들(140) 및 복수의 공유 전극들(150)을 포함하는 복수의 반도체 칩들(100)을 포함할 수 있다.
프로세서 칩(300)은 예를 들어, CPU), GPU, FPGA, DSP, ASIC 등을 포함할 수 있다. 실시예에 따라서, 프로세서 칩(300)은 패키지된 상태로 부착될 수 있고, 정상 동작이 검증된 패키지, KGP(Known Good Package)일 수 있다. 프로세서 칩(300)은 하부 연결 범프(365)를 통해서 기판(400)에 전기적으로 연결될 수 있다. 프로세서 칩(300)은 기판(400)을 통해 칩 구조물(CS)과 전기적으로 연결될 수 있다.
기판(400)은 칩 구조물(CS) 및 프로세서 칩(300)이 실장되는 지지 기판이며, 인쇄회로 기판(PCB), 세라믹 기판, 유리 기판, 테이프 배선 기판 등을 포함하는 반도체 패키지용 기판일 수 있다. 기판(400)은 칩 구조물(CS) 및 프로세서 칩(300)을 재배선하고, 이들을 연결 단자(465)에 전기적으로 연결시키는 재배선 회로(415)를 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

  1. 제1 방향으로 배열된 복수의 제1 관통 전극들, 및 상기 제1 방향과 교차되는 제2 방향으로 상기 복수의 제1 관통 전극들과 이격되고, 상기 복수의 제1 관통 전극들과 각각 전기적으로 연결되는 복수의 제1 공유 전극들을 포함하는 제1 반도체 칩; 및
    상기 제1 반도체 칩 상에 배치되고, 상기 제1 방향으로 배열된 복수의 제2 관통 전극들, 및 상기 제2 방향으로 상기 복수의 제2 관통 전극들과 이격되고, 상기 복수의 제2 관통 전극들과 각각 전기적으로 연결되는 복수의 제2 공유 전극들을 포함하는 제2 반도체 칩을 포함하고,
    상기 복수의 제1 관통 전극들 및 상기 복수의 제1 공유 전극들 중 서로 전기적으로 연결된 제1 관통 전극 및 제1 공유 전극은 상기 제1 방향으로 연장된 제1 축과, 상기 제1 반도체 칩의 제1 중심을 지나고, 상기 제2 방향으로 연장된 제2 축이 교차되는 제1 지점에 대하여 대칭이고,
    상기 복수의 제2 관통 전극들 및 상기 복수의 제2 공유 전극들 중 서로 전기적으로 연결된 제2 관통 전극 및 제2 공유 전극은 상기 제1 방향으로 연장된 제3 축과, 상기 제2 반도체 칩의 제2 중심을 지나고, 상기 제2 방향으로 연장된 제4 축이 교차되는 제2 지점에 대하여 대칭이고,
    상기 제1 관통 전극 및 상기 제1 공유 전극은 상기 제2 관통 전극 및 상기 제2 공유 전극 중 적어도 하나와 연결되는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 반도체 칩은 대향하는 제1 전면 및 제1 후면을 갖는 제1 반도체 기판, 및 상기 제1 전면 상에 배치되고, 상기 복수의 제1 관통 전극들에 전기적으로 연결된 제1 집적 회로를 포함하는 제1 회로층을 더 포함하고,
    상기 제2 반도체 칩은 대향하는 제2 전면 및 제2 후면을 갖는 제2 반도체 기판, 및 상기 제2 전면 상에 배치되고, 상기 복수의 제2 관통 전극들에 전기적으로 연결된 제2 집적 회로를 포함하는 제2 회로층을 더 포함하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩이 상기 제1 후면과 상기 제2 전면이 마주보도록 적층된 경우,
    상기 제1 관통 전극은 상기 제2 관통 전극과 연결되고,
    상기 제1 공유 전극은 상기 제2 공유 전극과 연결되는 반도체 패키지.
  4. 제2 항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩이 상기 제1 후면과 상기 제2 후면이 마주보도록 적층되거나, 상기 제1 전면과 상기 제2 전면이 마주보도록 적층된 경우,
    상기 제1 관통 전극은 상기 제2 공유 전극과 연결되거나, 상기 제1 공유 전극은 상기 제2 관통 전극과 연결되는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 반도체 칩은 복수의 상기 제1 축들과 상기 제2 축이 교차되는 복수의 제1 지점들에 각각 대응하는 복수의 제1 전극 그룹들을 포함하고,
    상기 복수의 제1 전극 그룹들은 각각 상기 복수의 제1 지점들 중 대응하는 하나의 제1 지점에 대하여 대칭인 상기 복수의 제1 관통 전극들 및 상기 복수의 제1 공유 전극들을 포함하고,
    상기 제2 반도체 칩은 복수의 상기 제3 축들과 상기 제4 축이 교차되는 복수의 제2 지점들에 각각 대응하는 복수의 제2 전극 그룹들을 포함하고,
    상기 복수의 제2 전극 그룹들은 각각 상기 복수의 제2 지점들 중 대응하는 하나의 제2 지점에 대하여 대칭인 상기 복수의 제2 관통 전극들 및 상기 복수의 제2 공유 전극들을 포함하고,
    상기 복수의 제1 전극 그룹들 사이의 제1 간격은 상기 복수의 제1 관통 전극들과 상기 복수의 제1 공유 전극들 사이의 상기 제2 방향으로 제1 이격 거리보다 크고,
    상기 복수의 제2 전극 그룹들 사이의 제2 간격은 상기 복수의 제2 관통 전극들과 상기 복수의 제2 공유 전극들 사이의 상기 제2 방향으로 제2 이격 거리보다 큰 반도체 패키지.
  6. 대향하는 전면 및 후면을 갖는 반도체 기판, 상기 반도체 기판을 관통하는 관통 전극, 및 상기 반도체 기판을 관통하고, 상기 관통 전극과 전기적으로 연결된 공유 전극을 포함하고, 상기 전면 또는 상기 후면에 수직한 방향으로 적층된 복수의 반도체 칩들을 포함하고,
    상기 관통 전극 및 상기 공유 전극은 상기 관통 전극 및 상기 공유 전극의 사이를 지나는 제1 축과, 상기 복수의 반도체 칩들 중 대응하는 반도체 칩의 중심을 지나는 제2 축이 교차되는 일점에 대하여 실질적으로 동일한 거리로 이격되고,
    상기 관통 전극 및 상기 공유 전극 중 적어도 하나는 상기 수직한 방향으로 인접한 상기 관통 전극 및 상기 공유 전극 중 적어도 하나와 중첩되는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 일점은 상기 관통 전극과 상기 공유 전극을 연결하는 직선 상에 있는 반도체 패키지.
  8. 대향하는 전면 및 후면을 갖는 반도체 기판, 상기 전면 상에 배치된 배선 구조물을 포함하는 회로층, 상기 배선 구조물에 전기적으로 연결되고, 상기 전면 또는 상기 후면에 평행한 제1 방향으로 배열된 복수의 관통 전극들, 및 상기 제1 방향과 교차되는 제2 방향으로 상기 복수의 관통 전극들과 이격되고, 상기 복수의 관통 전극들과 각각 전기적으로 연결되는 복수의 공유 전극들을 포함하는 반도체 칩을 포함하고,
    평면 상에서, 상기 복수의 관통 전극들 및 상기 복수의 공유 전극들 중 서로 전기적으로 연결된 적어도 한 쌍의 관통 전극과 공유 전극은 상기 복수의 관통 전극들과 상기 복수의 공유 전극들의 사이에서 상기 제1 방향으로 연장된 제1 축과 상기 제2 방향으로 연장되어 상기 반도체 칩의 중심을 지나는 제2 축이 교차되는 일점에 대하여 대칭인 반도체 패키지.
  9. 제8 항에 있어서,
    상기 복수의 관통 전극들 및 상기 복수의 공유 전극들은 상기 배선 구조물을 통해서 서로 전기적으로 연결되는 반도체 패키지.
  10. 제8 항에 있어서,
    상기 반도체 칩은 상기 후면 상에 배치된 후면 배선 구조물을 더 포함하고,
    상기 복수의 관통 전극들 및 상기 복수의 공유 전극들은 상기 후면 배선 구조물을 통해서 서로 전기적으로 연결되는 반도체 패키지.
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