JP5322061B2 - 配線基板 - Google Patents
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Description
2,12 ビルドアップ絶縁層
3,13 ビルドアップ配線層
5,15 スルーホール
6,16 ビア
7,17 半導体素子接続パッド
Claims (1)
- 第1の電位に接続される複数の第1のスルーホールおよび第2の電位に接続される複数の第2のスルーホールを有するコア基板と、該コア基板の上面に積層された複数層のビルドアップ絶縁層と、最上層の前記ビルドアップ絶縁層の上面に格子状の配列で1個ずつまたは複数個ずつが交互に列をなすように多数配設されており、前記第1のスルーホールに電気的に接続された第1の半導体素子接続パッドおよび前記第2のスルーホールに電気的に接続された第2の半導体素子接続パッドと、前記ビルドアップ絶縁層間に配設されており、前記第1の半導体素子接続パッドの各列に対応する位置に接続されたビアを介して前記第1の半導体素子接続パッドに電気的に接続された第1の電源プレーンおよび前記第2の半導体素子接続パッドの各列に対応する位置に接続されたビアを介して前記第2の半導体素子接続パッドに電気的に接続されているとともにクリアランスを介して前記第1の電源プレーンにより取り囲まれたビアランドとを有する配線基板であって、前記ビアランドおよびこれに接続された前記ビアは、前記第2の半導体素子接続パッドの各列における一部のパッドにのみ対応するにように間引かれて形成されているとともに、前記第1の半導体素子接続パッドの各列から前記第1のスルーホールへの導電路が前記第1の電源プレーンにおける前記間引かれた部分を通るようにして形成されている特徴とする配線基板。
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