JP2017135128A - 配線基板評価用テストクーポン - Google Patents
配線基板評価用テストクーポン Download PDFInfo
- Publication number
- JP2017135128A JP2017135128A JP2016011199A JP2016011199A JP2017135128A JP 2017135128 A JP2017135128 A JP 2017135128A JP 2016011199 A JP2016011199 A JP 2016011199A JP 2016011199 A JP2016011199 A JP 2016011199A JP 2017135128 A JP2017135128 A JP 2017135128A
- Authority
- JP
- Japan
- Prior art keywords
- conductor
- wiring
- wiring board
- test coupon
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
Abstract
【課題】配線基板の実際の出来栄えに近い評価結果となる配線基板評価用テストクーポンを提供すること。
【解決手段】絶縁基板の上面中央部に配置された半導体素子接続パッドと、絶縁基板の下面に配置された外部接続パッドと、一端が半導体素子接続パッドに電気的に接続されているとともに他端が外部接続パッドに電気的に接続されており、絶縁層層間を延在する信号用の複数の帯状配線導体8bとを具備して成り、全ての帯状配線導体8bの長さが第1の長さ以下である配線基板が複数一体的に配列形成された基板製造用パネル中に一体的に形成されており、配線基板における配線導体の一部に変更を加えた以外は配線基板と同じ構成の配線基板評価用テストクーポンであって、帯状配線導体8bと同一層に、第1の長さよりも長い第2の長さの帯状のTDR測定用パターン11が形成されている。
【選択図】図10
【解決手段】絶縁基板の上面中央部に配置された半導体素子接続パッドと、絶縁基板の下面に配置された外部接続パッドと、一端が半導体素子接続パッドに電気的に接続されているとともに他端が外部接続パッドに電気的に接続されており、絶縁層層間を延在する信号用の複数の帯状配線導体8bとを具備して成り、全ての帯状配線導体8bの長さが第1の長さ以下である配線基板が複数一体的に配列形成された基板製造用パネル中に一体的に形成されており、配線基板における配線導体の一部に変更を加えた以外は配線基板と同じ構成の配線基板評価用テストクーポンであって、帯状配線導体8bと同一層に、第1の長さよりも長い第2の長さの帯状のTDR測定用パターン11が形成されている。
【選択図】図10
Description
本発明は、配線基板の出来栄えを評価するための配線基板評価用テストクーポンに関するものである。
半導体素子等の電子部品を搭載するための小型の配線基板は、大型の基板製造用パネル中に多数個が一体的に配列された状態で同時集約的に製造される。配線基板を製造するにあたり、基板製造用パネル中に配線基板の出来栄えを評価するための配線基板評価用クーポンを設けることがある。配線基板評価用テストクーポンは、製品となる配線基板における配線構造の一部のみを模して製品外の領域に設けられることが多い。
しかしながら、製品となる配線基板は、配線基板評価用テストクーポンとは異なる大きさであり、全体の配線構造や配線密度も配線基板評価用テストクーポンとは異なったものとなる。そのため、配線基板評価用テストクーポンを用いた評価結果が配線基板の実際の出来栄えから大きく乖離した結果となることがあった。
本発明が解決しようとする課題は、配線基板評価用テストクーポンを用いた評価結果が配線基板の実際の出来栄えに近い結果となる配線基板評価用テストクーポンを提供することにある。
本発明の配線基板評価用テストクーポンは、複数の絶縁層が積層されて成る絶縁基板と、該絶縁基板の上面中央部に配置された複数の半導体素子接続パッドと、前記絶縁基板の下面に配置された複数の外部接続パッドと、一端が前記半導体素子接続パッドに電気的に接続されているとともに他端が前記外部接続パッドに電気的に接続されており、前記絶縁層の層間を延在する信号用の複数の帯状配線導体とを具備して成り、全ての前記帯状配線導体の長さが第1の長さ以下である配線基板が複数一体的に配列形成された基板製造用パネル中に一体的に形成されており、前記配線基板における前記配線導体の一部に変更を加えた以外は前記配線基板と同じ構成の配線基板評価用テストクーポンであって、前記帯状配線導体と同一層に、前記第1の長さよりも長い第2の長さの帯状のTDR測定用パターンが形成されていることを特徴とするものである。
本発明の配線基板評価用テストクーポンによれば、配線基板における信号用の帯状配線導体の長さよりも長い帯状のTDR測定用パターンが形成されていることから、このTDR測定用パターンを用いてTDRを良好に測定することができる。また、本発明の配線基板評価用テストクーポンは、配線基板における配線導体の一部に変更を加えた以外は配線基板と同じ構成であり、配線基板評価用テストクーポンの構成が配線基板の構成と極めて近似したものとなる。その結果、配線基板評価用テストクーポンを用いた評価結果が配線基板の実際の出来栄えに近い結果となる配線基板評価用テストクーポンを提供することができる。
次に、本発明の配線基板評価用テストクーポンとともに製造される配線基板の一例を、図1〜図9を参照して説明する。なお、本例の配線基板は、図示しない基板製造用パネル中に配線基板評価用テストクーポンとともに複数個が一体的に配列形成された後、個々の配線基板に切断分割されるものである。
本発明の配線基板評価用テストクーポンとともに製造される配線基板は、図1に示すように、主として絶縁基板1と、配線導体2と、ソルダーレジスト層3とから成る。
絶縁基板1は、複数の絶縁層1a〜1gが積層されて成る。これらの絶縁層1a〜1gのうち、絶縁層1dは、コア用の絶縁層である。残りの絶縁層1a〜1cおよび1e〜1gは、ビルドアップ用の絶縁層である。
コア用の絶縁層1dは、ガラスクロスに熱硬化性樹脂を含浸させて成る。熱硬化性樹脂としては、エポキシ樹脂やビスマレイミドトリアジン樹脂等が用いられる。絶縁層1dの厚みは0.1〜1mm程度である。絶縁層1dには、その上面から下面にかけて複数のスルーホール4が形成されている。スルーホール4の直径は、100〜200μm程度である。
ビルドアップ用の絶縁層1a〜1cおよび1e〜1gは、無機絶縁フィラー入りの熱硬化性樹脂から成る。無機絶縁フィラーとしては、シリカ等が用いられる。熱硬化性樹脂としては、エポキシ樹脂等が用いられる。絶縁層1a〜1cおよび1e〜1gの厚みは、それぞれ10〜50μm程度である。各絶縁層1a〜1cおよび1e〜1gには、それぞれの上面から下面にかけて貫通する複数のビアホール5が形成されている。ビアホール5の直径は、30〜100μm程度である。
配線導体2は、導体層2a〜2hおよびスルーホール導体2iおよびビアホール導体2jから成る。これらの導体のうち、導体層2e、2dおよびスルーホール導体2iは、コア用の導体である。残りの導体層2a〜2c、2f〜2hおよびビアホール導体2jは、ビルドアップ用の導体である。
コア用の導体層2eおよび2dは、絶縁層1dの上下面に形成されている。スルーホール導体2iは、各スルーホール4の内壁に形成されている。コア用の導体層2eと2dとはスルーホール導体2iにより互いに電気的に接続されている。コア用の導体層2eおよび2dは、銅箔および銅めっき層から成る。コア用の導体層2eおよび2dの厚みは、それぞれ10〜50μm程度である。スルーホール導体2iは、銅めっき層から成る。スルーホール導体2iの厚みは、5〜25μm程度である。
ビルドアップ用の導体層2a〜2cおよび2f〜2hは、それぞれ絶縁層1a〜1cおよび1e〜1gの表面に形成されている。ビアホール導体2jは、各ビアホール5内に形成されている。ビルドアップ用の導体層2a〜2cおよび2f〜2hは、それよりも内側の導体層2b〜2gにビア導体2jを介して電気的に接続されている。ビルドアップ用の導体層2a〜2cおよび2f〜2hならびにビアホール導体2jは、銅めっき層から成る。ビルドアップ用の導体層2a〜2cおよび2f〜2hの厚みは、5〜25μm程度である。ビアホール導体2jは、ビアホール5を完全に充填している。
ソルダーレジスト層3は、上面側のソルダーレジスト層3aと下面側のソルダーレジスト層3bとから成る。ソルダーレジスト層3aおよび3bは、無機絶縁フィラーを含有する熱硬化性樹脂から成る。無機絶縁フィラーとしては、シリカ等が用いられる。熱硬化性樹脂としては、アクリル変性エポキシ樹脂等が用いられる。ソルダーレジスト層3a、3bの厚みは、10〜50μm程度である。
上面側のソルダーレジスト層3aは、最上層の導体層2aの一部を部分的に露出させるようにして最上層の絶縁層1の上面に被着されている。上面側のソルダーレジスト層3aから露出する導体層2aの一部は、半導体素子Sの電極端子Tに電気的に接続される半導体素子接続パッド6を形成している。半導体素子接続パッド6の直径は、50〜150μm程度である。
下面側のソルダーレジスト層3bは、最下層の導体層2hの一部を部分的に露出させるようにして最下層の絶縁層1gの下面に被着されている。下面側のソルダーレジス層3bから露出する導体層2hの一部は、外部電気回路基板に接続するための外部接続パッド7を形成している。外部接続パッド7の直径は、250〜1000μm程度である。
ここで、各導体層2a〜2hの例を図2〜図9を参照して説明する。図2は、最上層の導体層2aを示している。導体層2aは、絶縁層1aの上面に形成されている。導体層2aは、半導体素子接続パッド6と、ベタ状配線導体9aとを有している。なお、図2においては、次層の導体層2bに接続するビアホール導体2jを点線の円で示している。
半導体素子接続パッド6は、上述したように、半導体素子Sの電極端子Tが接続されるものである。半導体素子接続パッド6は、絶縁層1aの上面中央部に多数個が格子状に配列されている。一部の半導体素子接続パッド6は、ベタ状配線導体9aにより形成されている。半導体素子接続パッド6の直下にはビアホール導体2jが形成されている。ベタ状配線導体9aは、接地用または電源用の配線導体として機能する。ベタ状配線導体9aの直下には、複数のビアホール導体2jが形成されている。
図3は、上から2番目の導体層2bを示している。導体層2bは、絶縁層1bの上面に形成されている。導体層2bは、帯状配線導体8bと、ベタ状配線導体9bと、ランド10bとを有している。なお、図3においては、次層の導体層2cに接続するビアホール導体2jを点線の円で示している。また、上層の導体層2aからのビアホール導体2jが接続される位置を小さな黒丸で示している。
帯状配線導体8bは、半導体素子接続パッド6からのビアホール導体2jに接続された一部のランド10bから絶縁層1bの上面外周部に向けて延在している。各帯状配線導体8bは、電気的に独立しており、信号用の配線導体として機能する。帯状配線導体8bの外周側端部にはランド10bが接続されている。これらのランド10bの直下にはビアホール導体2jが形成されている。なお、各帯状配線導体8bの長さは、例えば10mm未満である。
ベタ状配線導体9bは、帯状配線導体8bやランド10bとの間に一定の間隔を空けて配置されている。ベタ状配線導体9bは、接地用または電源用の配線導体として機能する。
図4は、上から3番目の導体層2cを示している。導体層2cは、絶縁層1cの上面に形成されている。導体層2cは、帯状配線導体8cと、ベタ状配線導体9cと、ランド10cとを有している。なお、図4においては、次層の導体層2dに接続するビアホール導体2jを点線の円で示している。また、上層の導体層2bからのビアホール導体2jが接続される位置を小さな黒丸で示している。
帯状配線導体8cは、半導体素子接続パッド6からのビアホール導体2jに接続された一部のランド10cから絶縁層1cの上面外周部に向けて延在している。各帯状配線導体8bは、電気的に独立しており、一部は信号用の配線導体として機能し、一部は接地または電源用の配線導体として機能する。帯状配線導体8cの外周側端部にはランド10cが接続されている。これらのランド10cの直下にはビアホール導体2jが形成されている。なお、各帯状配線導体8cの長さは、例えば10mm未満である。
ベタ状配線導体9cは、帯状配線導体8cおよびランド10cとの間に一定の間隔を空けて配置されている。ベタ状配線導体9cは、接地用または電源用の配線導体として機能する。ベタ状配線導体9cの直下には複数のビアホール導体2jが形成されている。
図5は、上から4番目の導体層2dを示している。導体層2dは、絶縁層1dの上面に形成されている。導体層2dは、ベタ状配線導体9dと、ランド10dとを有している。なお、図5においては、次層の導体層2eに接続するスルーホール導体2iを点線の円で示している。また、上層の導体層2cからのビアホール導体2jが接続される位置を小さな黒丸で示している。
ベタ状配線導体9dは、ランド10dとの間に一定の間隔を空けて配置されている。ベタ状配線導体9dは、接地用または電源用の配線導体として機能する。ベタ状配線導体9dの直下には、複数のスルーホール導体2iが形成されている。また各ランド10dの直下にもスルーホール導体2iが形成されている。
図6は、上から5番目の導体層2eを示している。導体層2eは、絶縁層1dの下面に形成されている。導体層2eは、ベタ状配線導体9eと、ランド10eとを有している。なお、図6においては、次層の導体層2fに接続するビアホール導体2jを点線の円で示している。また、上層の導体層2dからのスルーホール導体2iが接続される位置を小さな黒丸で示している。
ベタ状配線導体9eは、ランド10eとの間に一定の間隔を空けて配置されている。ベタ状配線導体9eは、接地用または電源用の配線導体として機能する。ベタ状配線導体9eの直下には、複数のビアホール導体2jが形成されている。また各ランド10eの直下にもビアホール導体2jが形成されている。
図7は、上から6番目の導体層2fを示している。導体層2fは、絶縁層1eの下面に形成されている。導体層2fは、ベタ状配線導体9fと、ランド10fとを有している。なお、図7においては、次層の導体層2gに接続するビアホール導体2jを点線の円で示している。また、上層の導体層2eからのビアホール導体2jが接続される位置を小さな黒丸で示している。
ベタ状配線導体9fは、ランド10fとの間に一定の間隔を空けて配置されている。ベタ状配線導体9fは、接地用または電源用の配線導体として機能する。ベタ状配線導体9fの直下には、複数のビアホール導体2jが形成されている。また各ランド10fの直下にもビアホール導体2jが形成されている。
図8は、上から7番目の導体層2gを示している。導体層2gは、絶縁層1fの下面に形成されている。導体層2gは、ベタ状配線導体9gと、ランド10gとを有している。なお、図8においては、次層の導体層2hに接続するビアホール導体2jを点線の円で示している。また、上層の導体層2fからのビアホール導体2jが接続される位置を小さな黒丸で示している。
ベタ状配線導体9gは、ランド10gとの間に一定の間隔を空けて配置されている。ベタ状配線導体9gは、接地用または電源用の配線として機能する。ベタ状配線導体9gの直下には、複数のビアホール導体2jが形成されている。また各ランド10gの直下にもビアホール導体2jが形成されている。
図9は、最下層の導体層2hを示している。導体層2hは、絶縁層1gの下面に形成されている。導体層2hは、ベタ状配線導体9hと、外部接続パッド7とを有している。なお、図9においては、上層の導体層2gからのビアホール導体2jが接続される位置を小さな黒丸で示している。
ベタ状配線導体9hは、外部接続パッド7との間に一定の間隔を空けて配置されている。ベタ状配線導体9hは、接地用または電源用の配線導体として機能する。
そして、この配線基板によれば、半導体素子接続パッド6に半導体素子Sの電極端子Tを半田を介して接続することにより半導体素子Sが搭載され、外部接続パッド7を外部電気回路基板に半田を介して接続することにより外部電気回路基板に実装される。
次に、上述した配線基板とともに製造される本発明の配線基板評価用テストクーポンの一例を図10〜図12を参照して説明する。
本例の配線基板評価用テストクーポンは、上述の配線基板における最上層の導体層2a、上から2番目の導体層2bおよび上から3番目の導体層2cの配線導体にパターン変更を加えた以外は、上述の配線基板と同様の構成を有している。なお、図10〜図12において、上述の配線基板と同様の箇所には同様の符号を付し、その詳細な説明は省略する。
図10は、本例の配線基板評価用テストクーポンにおける上から2番目の導体層2b’を示している。この導体層2b’は、TDR(Time Domain Reflectometry)測定用パターン11およびベタ状配線導体9bを含んでいる。ベタ状配線導体9bは、接地用または電源用の配線導体である。このようなTDR測定用パターン11を設けるためのパターン変更を行った以外は、上述した配線基板における導体層2bと同様の配線パターンを有している。
TDR測定用パターン11は、その一端がビアホール導体2jを介して半導体素子接続パッド6に電気的に接続されており、他端が開放端となっている。TDR測定用パターン11は、上述した配線基板における何れの帯状配線導体8bの長さよりも長い長さを有している。TDR測定用パターン11の長さは、例えば10mm以上であり、より好ましくは13mm以上である。このTDR測定用パターン11を用いてTDRを良好に測定することができる。
TDR測定用パターン11は、その左右をベタ状配線導体9bにより所定の間隔を空けて取り囲まれている。TDR測定用パターン11を取り囲むベタ状配線導体9bには、上層の導体層2aにおけるベタ状配線導体9aに接続するビアホール導体2jおよび下層の導体層2cにおけるベタ状配線導体9cに接続するビアホール2jがTDR測定用パターン11に沿って所定間隔で複数並んで接続されている。
図11に上層の導体層2a’を示し、図12に下層の導体層2c’を示す。これらの導体層2a’、2c’には、TDR測定用パターン11と対向する位置にベタ状配線導体9a、9cが配設されている。上述したように、これらのベタ状配線導体9a、9bとTDR測定用パターン11を取り囲むベタ状配線9bとビアホール導体2jを介して電気的に接続されている。
このように、本例の配線基板評価用テストクーポンによれば、配線基板における信号用の帯状配線導体8bの長さよりも長い帯状のTDR測定用パターン11が形成されていることから、このTDR測定用パターン11を用いてTDRを良好に測定することができる。なお、TDR測定用パターン11の長さが10mm未満の場合、TDRを良好に測定することができない。したがって、TDR測定用パターン11の長さは、10mm以上であることが好ましく、さらには13mm以上であることが好ましい。
また、本発明の配線基板評価用テストクーポンは、配線基板における配線導体2の一部に変更を加えた以外は配線基板と同じ構成であり、配線基板評価用テストクーポンの構成が配線基板の構成と極めて近似したものとなる。その結果、配線基板評価用テストクーポンを用いた評価結果が配線基板の実際の出来栄えに近い結果となる配線基板評価用テストクーポンを提供することができる。
1・・・絶縁基板
2・・・配線導体
6・・・半導体素子接続パッド
7・・・外部接続パッド
8b、8c・・・帯状配線導体
9a、9b、9c・・・ベタ状配線導体
11・・・TDR測定用パターン
2・・・配線導体
6・・・半導体素子接続パッド
7・・・外部接続パッド
8b、8c・・・帯状配線導体
9a、9b、9c・・・ベタ状配線導体
11・・・TDR測定用パターン
Claims (4)
- 複数の絶縁層が積層されて成る絶縁基板と、該絶縁基板の上面中央部に配置された複数の半導体素子接続パッドと、前記絶縁基板の下面に配置された複数の外部接続パッドと、一端が前記半導体素子接続パッドに電気的に接続されているとともに他端が前記外部接続パッドに電気的に接続されており、前記絶縁層の層間を延在する信号用の複数の帯状配線導体とを具備して成り、全ての前記帯状配線導体の長さが第1の長さ以下である配線基板が複数一体的に配列形成された基板製造用パネル中に一体的に形成されており、前記配線基板における前記配線導体の一部に変更を加えた以外は前記配線基板と同じ構成の配線基板評価用テストクーポンであって、前記帯状配線導体と同一層に、前記第1の長さよりも長い第2の長さの帯状のTDR測定用パターンが形成されていることを特徴とする配線基板評価用テストクーポン。
- 前記TDR測定用パターンは、その一端が前記配線基板評価用テストクーポンにおける半導体素子接続パッドに電気的に接続されていることを特徴とする請求項1記載の配線基板評価用テストクーポン。
- 前記TDR測定用パターンは、その上下左右が接地または電源用のベタ状配線導体で囲まれていることを特徴とする請求項1または2記載の配線基板評価用テストクーポン。
- 前記第1の長さが10mm未満であり、前記第2の長さが13mm以上であることを特徴とする請求項1乃至4のいずれかに記載の配線基板評価用テストクーポン。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016011199A JP2017135128A (ja) | 2016-01-25 | 2016-01-25 | 配線基板評価用テストクーポン |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016011199A JP2017135128A (ja) | 2016-01-25 | 2016-01-25 | 配線基板評価用テストクーポン |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2017135128A true JP2017135128A (ja) | 2017-08-03 |
Family
ID=59502822
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016011199A Pending JP2017135128A (ja) | 2016-01-25 | 2016-01-25 | 配線基板評価用テストクーポン |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2017135128A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11081406B2 (en) * | 2018-06-22 | 2021-08-03 | Texas Instruments Incorporated | Via integrity and board level reliability testing |
-
2016
- 2016-01-25 JP JP2016011199A patent/JP2017135128A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11081406B2 (en) * | 2018-06-22 | 2021-08-03 | Texas Instruments Incorporated | Via integrity and board level reliability testing |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4283327B2 (ja) | プリント配線板 | |
US9288893B2 (en) | Implementations of twisted differential pairs on a circuit board | |
JP4790558B2 (ja) | 配線回路基板の製造方法 | |
US9839132B2 (en) | Component-embedded substrate | |
US7456364B2 (en) | Using a thru-hole via to improve circuit density in a PCB | |
JP2013207149A (ja) | トロイダルコイル | |
TWI536879B (zh) | 軟性電路板及其製造方法 | |
TWI599281B (zh) | 封裝載板及其製作方法 | |
US20080296051A1 (en) | Printed circuit board | |
JP2015211147A (ja) | 配線基板 | |
JP2017135128A (ja) | 配線基板評価用テストクーポン | |
JP2012033529A (ja) | 配線基板 | |
JP2012212831A (ja) | 複合配線基板 | |
JP2014038972A (ja) | 配線基板 | |
JP2017117866A (ja) | 配線基板評価用テストクーポン | |
JP2010519769A (ja) | 高速メモリパッケージ | |
JP5370883B2 (ja) | 配線基板 | |
JP2008235697A (ja) | 配線回路基板およびその製造方法 | |
JP6236841B2 (ja) | 多層配線基板及びその製造方法 | |
JP5835732B2 (ja) | 配線基板 | |
JP2018182449A (ja) | アンテナモジュール | |
KR101000573B1 (ko) | 반도체 패키지 실장용 인쇄회로기판 | |
JP2009290044A (ja) | 配線基板 | |
JP5691931B2 (ja) | 電子装置 | |
KR20140147398A (ko) | 인쇄회로기판 제조방법 |