JP2015126153A

JP2015126153A - 配線基板

Info

Publication number: JP2015126153A
Application number: JP2013270755A
Authority: JP
Inventors: 加藤　聡; Satoshi Kato; 聡加藤
Original assignee: Kyocera Circuit Solutions Inc
Current assignee: Kyocera Circuit Solutions Inc
Priority date: 2013-12-27
Filing date: 2013-12-27
Publication date: 2015-07-06

Abstract

【課題】半導体素子の接続信頼性の高い配線基板を提供する。
【解決手段】上面中央部に半導体素子Ｓの搭載部Ｘを有する絶縁基板１と、絶縁基板１上面の搭載部Ｘから外周部にかけて形成されており、搭載部Ｘにおいて所定の隣接間隔で配設された半導体素子接続パッド６用の独立パターン２ａを有するとともに、外周部において広面積パターン２ｂを有する導体層２と、絶縁基板１および導体層２上に形成されており、各独立パターン２ａの中央部を半導体素子接続パッド６として露出させる開口部３ａを有するとともに、残余の導体層２を被覆するソルダーレジスト層３とを有する配線基板Ａであって、搭載部Ｘよりも外側の領域の導体層２は、占有面積比率が９０％以上の第１の比率であるとともに、搭載部Ｘの導体層２は、占有面積比率が第１の比率よりも２５％以内の範囲で低い第２の比率となるように多数の方形状パターン２ｃを有する。
【選択図】図２

Description

本発明は、半導体集積回路素子等が搭載される高密度配線基板に関するものである。

近年、携帯型の音楽プレーヤーや通信機器に代表される電子機器の高機能化が進む中、それらに使用される配線基板には、高機能な半導体素子が搭載される。このような半導体素子を搭載するには、周知のフリップチップ技術が好適に用いられる。
フリップチップ技術は、例えば半導体素子の下面に形成された複数の電極と、配線基板上面の半導体素子が搭載される搭載部に形成された複数の半導体素子接続パッドとを、リフロー処理により半田を介して接合するものである。

このような半導体素子が搭載される従来の配線基板を、図３に示す。従来の配線基板Ｂは、コア用の絶縁層１１ａの両主面にビルドアップ用の絶縁層１１ｂが複数層ずつ積層されて成る絶縁基板１１の上下面および各絶縁層間に導体層１２が配設されており、更に絶縁基板１１の上下面にソルダーレジスト層１３が被着されている。そして、各絶縁層間は、コア用の絶縁層１１ａに形成された貫通孔１４内の貫通導体１４ａや、ビルドアップ用の絶縁層１１ｂに形成されたビアホール１５内のビア導体１５ａを介して電気的に接続される。
絶縁基板１１の上面中央部には、半導体素子Ｓが搭載される搭載部Ｘが形成されている。搭載部Ｘには、多数の半導体素子接続パッド１６が形成されている。これらの半導体素子接続パッド１６は、搭載部Ｘに被着された導体層１２の一部を上面側のソルダーレジスト層１３に設けられた円形の開口部１３ａ内に露出させることにより形成されている。なお、搭載部Ｘにおける導体層１２は、その中央部が開口部１３ａから露出するように互いに所定の隣接間隔で配設された多数の円形の独立パターン１２ａを含んでいる。また、搭載部Ｘよりも外側の領域における導体層１２は、広面積パターン１２ｂを含んでいる。
また、絶縁基板１１の下面には、多数の外部接続パッド１７が形成されている。これらの外部接続パッド１７は、絶縁基板１１の下面に被着された導体層１２の一部を下面側のソルダーレジスト層１３に設けられた円形の開口部１３ｂ内に露出させることにより形成されている。
そして、半導体素子Ｓを搭載するときは、例えば半導体素子Ｓの電極Ｔに半田を被着させておき、半田が被着した各電極Ｔをそれぞれ対応する半導体素子接続パッド１６上に載置した後にリフロー処理することで、電極Ｔと半導体素子接続パッド１６とが接続される。
さらに、外部回路基板の配線導体と外部回路基板接続パッド１７とを半田を介して接続することで、半導体素子Ｓと外部回路基板とが電気的に接続される。

ここで、図４に上述した配線基板Ｂにおける要部拡大上面図を示す。なお、図４においては、上面側のソルダーレジスト層１３を実線で示し、その下の導体層１２を破線で示す。絶縁基板１１上面中央部には、上述のように搭載部Ｘが形成されている。そして、搭載部Ｘには、円形の独立パターン１２ａが正方格子状に形成されている。これらの独立パターン１２ａ同士の間は、独立パターン１２ａ同士間の電気的な絶縁信頼性を確保するため、所定の隣接間隔が必要となる。そのため、搭載部Ｘにおける導体層１２の占有面積比率は、例えば６０％程度となる。他方、搭載部Ｘよりも外側の領域には、広面積パターン１２ｂが形成されている。広面積パターン１２ｂは、電位供給のための接地用や電源用の導体層１２として機能する。そして、接地用あるいは電源用の広面積パターン１２ｂには、ビルドアップ用の絶縁層１１ｂから発生する水分や溶剤成分等を外部に排出するための多数の開口部Ｈが形成されている。広面積パターン１２ｂは、水分や溶剤成分を外部に排出するために十分な面積の開口部Ｈが必要であるが、この開口部Ｈの面積が大きすぎると、広面積パターン１２ｂにおける接地用や電源用の導体層１２として機能が低下してしまう。したがって、搭載部Ｘよりも外側の領域における導体層１２の占有面積比率は、例えば９０％程度となる。

ところで、上述のような導体層１２を形成するには、周知のセミアディティブ法が好適に用いられる。
導体層１２をセミアディティブ法により形成する場合、導体層１２の占有面積比率の小さい搭載部Ｘ中心付近に比べて、占有面積比率の大きい広面積パターン１２ｂに隣接する搭載部Ｘ外周付近において、めっき液中の金属イオンが分散して金属イオン濃度が希薄になる傾向にある。そのため、搭載部Ｘ中心付近では電解めっきの析出性が高いものの、搭載部Ｘ外周付近では低いものとなってしまう。
これにより、搭載部Ｘにおける導体層１２の厚みは、搭載部Ｘの中心付近で厚く、搭載部Ｘ外周付近で薄くなる。その結果、絶縁基板１１および導体層１２上に、表面が平坦なソルダーレジスト層１３を形成した場合、搭載部Ｘ中心付近の開口部１３ａの深さに比べて、搭載部Ｘ外周付近の開口部１３ａの深さが大きくなってしまい、半導体素子Ｓの実装時に、搭載部Ｘ外周付近の半導体素子接続パッド１６上に電極Ｔを載置することができずに接続不良になる場合があった。

特開平１０−３３５７９６号公報

本発明は、搭載部の中心付近と外周付近とで半導体素子接続パッド用の導体層の厚みの差を小さくして、導体層を半導体素子接続パッドとして露出する開口部の深さの差を小さくすることで半導体素子の電極を半導体素子接続パッドに安定的に接続できる接続信頼性の高い配線基板を提供することを課題とする。

本発明における配線基板は、上面中央部に半導体素子の搭載部を有する絶縁基板と、絶縁基板の上面の搭載部から外周部にかけて形成されており、搭載部において、互いに所定の隣接間隔で配設された半導体素子接続パッド用の多数の独立パターンを有するとともに、外周部において、多数の開口部を有する広面積パターンを有する導体層と、絶縁基板および導体層上に形成されており、搭載部における各独立パターンの中央部を半導体素子接続パッドとして円形に露出させる多数の開口部を有するとともに、残余の導体層を被覆するソルダーレジスト層とを有する配線基板であって、搭載部よりも外側の領域の導体層は、該領域における占有面積比率が９０％以上の第１の比率であるとともに、搭載部の導体層は、搭載部における占有面積比率が第１の比率よりも２５％以内の範囲で低い第２の比率となるように、独立パターンとして多数の方形状パターンを有することを特徴とするものである。

本発明の配線基板によれば、搭載部に形成された半導体素子接続パッド用の独立パターンが、搭載部における導体層の占有面積比率を、搭載部よりも外側の領域における導体層の占有面積比率よりも２５％以内の範囲で低い比率になるように、独立パターンとして多数の方形状パターンを有している。独立パターンを方形状パターンとすることにより、独立パターンが円形の場合と比較して、所定の隣接間隔を保ったままで独立パターンの面積を大きくすることができる。このため、例えば導体層をセミアディティブ法により形成する場合、搭載部中心付近と広面積パターンに隣接する搭載部外周付近とでめっき液中の金属イオンの濃度差を小さくすることで、めっきの析出性の差を小さくすることができる。これにより、搭載部における導体層の厚みの差を小さくすることができる。その結果、搭載部の導体層を半導体素子接続パッドとして露出するソルダーレジスト層の開口部の深さの差が小さなソルダーレジスト層を形成できるため、実装時に、半導体素子の電極を全ての半導体素子接続パッドに安定的に接続できる接続信頼性の高い配線基板を提供することができる。

図１は、本発明の配線基板の実施形態の一例を示す概略断面図である。図２は、本発明の配線基板の実施形態の一例を示す要部拡大上面図である。図３は、従来の配線基板の実施形態の一例を示す概略断面図である。図４は、従来の配線基板の実施形態の一例を示す要部拡大上面図である。

次に、本発明の配線基板の実施形態の一例を、図１を基にして詳細に説明する。

図１に本例の配線基板Ａの概略断面図を示す。配線基板Ａは、コア用の絶縁層１ａの両主面にビルドアップ用の絶縁層１ｂが複数層ずつ積層されて成る絶縁基板１の上下面および各絶縁層１ａ、１ｂ間に導体層２が配設されており、更に絶縁基板１の上下面にソルダーレジスト層３が被着されている。また、絶縁基板１の上面中央部には、半導体素子Ｓが搭載される搭載部Ｘが形成されている。

コア用の絶縁層１ａは、例えばガラスクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料から成り、直径が１００〜３００μｍ程度の貫通孔４が複数形成されている。貫通孔４の側壁にはめっき法などにより貫通導体４ａが形成されており、コア用の絶縁層１ａ上下面の導体層２が貫通導体４ａを介して電気的に接続されている。コア用の絶縁層１ａの厚みは４０〜１２００μｍ程度である。

ビルドアップ用の絶縁層１ｂは、例えばエポキシ樹脂やポリイミド樹脂などの熱硬化性樹脂を含有する電気絶縁材料からなり、その上面から下面にかけて貫通するビアホール５が複数形成されている。ビアホール５には導体層２を構成する導体の一部がビア導体５ａとして充填されており、それによりビルドアップ用の絶縁層１ｂの上下の導体層２間の導通をとっている。

導体層２は、主に銅などの良導電性金属で形成されており、コア用の絶縁層１ａ上に配設されたものは、例えば周知のサブトラクティブ法により形成されており、ビルドアップ用の絶縁層１ｂ上に配設されたものは、例えば周知のセミアディティブ法で形成されている。搭載部Ｘにおける導体層２は、半導体素子Ｓの電極Ｔと接続される独立パターン２ａを含んでいる。また、搭載部Ｘよりも外側の領域における導体層２は、電位供給を行うための接地用あるいは電源用の広面積パターン２ｂを含んでいる。

ソルダーレジスト層３は、エポキシ樹脂やポリイミド樹脂などの熱硬化性樹脂を含有する電気絶縁材料からなり、配線基板Ａと半導体素子Ｓを接続するとき、あるいは半導体パッケージを回路基板に接続するときのリフロー処理時の熱から、絶縁基板１と導体層２とを保護するために被覆される。
絶縁基板１上面側に設けられたソルダーレジスト層３には、独立パターン２ａの中央部を半導体素子Ｓの電極Ｔと接続される半導体素子パッド６として露出させる開口部３ａが形成されている。また、絶縁基板１下面側に設けられたソルダーレジスト層３には、絶縁基板１下面に被着された導体層２の一部を外部回路基板の電極と接続される回路基板接続パッド７として露出させる開口部３ｂが形成されている。
半導体素子接続パッド６は、ビア導体５ａや貫通導体４ａを介して回路基板接続パッド７と電気的に接続されている。

図２に、配線基板Ａにおける要部拡大上面図を示す。なお、図２においては、上面側のソルダーレジスト層３を実線で示し、その下の導体層２を破線で示す。
絶縁基板１上面中央部には、半導体素子Ｓが搭載される搭載部Ｘが形成されている。そして、搭載部Ｘには、独立パターン２ａとして多数の方形状パターン２ｃが正方格子状に形成されている。また、搭載部Ｘよりも外側の領域には、接地用や電源用の広面積パターン２ｂが形成されている。広面積パターン２ｂには、ビルドアップ用の絶縁層１ｂから発生する水分や溶剤成分を外部に排出するための多数の開口部Ｈが形成されている。
搭載部Ｘよりも外側の領域における導体層２の占有面積比率は９０％以上である。また、搭載部Ｘにおける導体層２の占有面積比率は、搭載部Ｘよりも外側の領域における導体層２の占有面積比率よりも２５％以内の範囲で低い比率である。

このように、本発明の配線基板Ａによれば、搭載部Ｘに形成された独立パターン２ａが、搭載部Ｘにおける導体層２の占有面積比率を、搭載部Ｘよりも外側の領域における導体層２の占有面積比率よりも２５％以内の範囲で低い比率になるように、独立パターン２ａとして多数の方形状パターン２ｃを有している。独立パターン２ａを方形状パターン２ｃとすることにより、独立パターン２ａが円形の場合と比較して、所定の隣接間隔を保ったままで独立パターン２ａの面積を大きくすることができる。このため、例えば導体層２をセミアディティブ法により形成する場合、搭載部Ｘ中心付近と広面積パターン２ｂに隣接する搭載部Ｘ外周付近とでめっき液中の金属イオンの濃度差を小さくすることで、めっきの析出性の差を小さくすることができる。これにより、搭載部Ｘにおける導体層２の厚みの差を小さくすることができる。その結果、搭載部Ｘの導体層２を半導体素子接続パッド６として露出するソルダーレジスト層３の開口部３ａの深さの差が小さなソルダーレジスト層３を形成できるため、実装時に、半導体素子Ｓの電極Ｔを全ての半導体素子接続パッド６に安定的に接続できる接続信頼性の高い配線基板Ａを提供することができる。

１絶縁基板
２導体層
２ａ独立パターン
２ｂ広面積パターン
２ｃ方形状パターン
３ソルダーレジスト層
３ａ開口部
６半導体素子接続パッド
Ａ配線基板
Ｓ半導体素子
Ｘ搭載部

Claims

上面中央部に半導体素子の搭載部を有する絶縁基板と、前記絶縁基板の上面の前記搭載部から外周部にかけて形成されており、前記搭載部において、互いに所定の隣接間隔で配設された半導体素子接続パッド用の多数の独立パターンを有するとともに、前記外周部において、多数の開口部を有する広面積パターンを有する導体層と、前記絶縁基板および前記導体層上に形成されており、前記搭載部における前記各独立パターンの中央部を半導体素子接続パッドとして円形に露出させる多数の開口部を有するとともに、残余の前記導体層を被覆するソルダーレジスト層とを有する配線基板であって、前記搭載部よりも外側の領域の前記導体層は、該領域における占有面積比率が９０％以上の第１の比率であるとともに、前記搭載部の前記導体層は、前記搭載部における占有面積比率が前記第１の比率よりも２５％以内の範囲で低い第２の比率となるように、前記独立パターンとして多数の方形状パターンを有することを特徴とする配線基板。