JP2017045821A - 半導体素子搭載基板 - Google Patents
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Abstract
【課題】電子機器を安定的に作動可能な半導体素子搭載基板を提供すること。
【解決手段】絶縁基板１に配設された回路導体２と、回路導体２と接続された複数の半導体素子接続パッド３と、絶縁基板１表面上に半導体素子接続パッド３を介して搭載された半導体素子Ｓと、絶縁基板１表面あるいは内部に配設された第１のコンデンサ５及び第２のコンデンサ６と、回路導体２の一部から成り第１のコンデンサ５を所定の半導体素子接続パッド３間に接続する第１の導体経路及び第２のコンデンサ６を前記所定の半導体素子接続パッド３間に接続する第２の導体経路と、を具備する半導体素子搭載基板Ａであって、第１の導体経路のインダクタンスが第２の導体経路のインダクタンスよりも小さく、かつ第１のコンデンサ５の容量が第２のコンデンサ６の容量よりも小さいとともに第１のコンデンサ５の内部インダクタンスが第２のコンデンサ６の内部インダクタンスより小さい。
【選択図】図１
【解決手段】絶縁基板１に配設された回路導体２と、回路導体２と接続された複数の半導体素子接続パッド３と、絶縁基板１表面上に半導体素子接続パッド３を介して搭載された半導体素子Ｓと、絶縁基板１表面あるいは内部に配設された第１のコンデンサ５及び第２のコンデンサ６と、回路導体２の一部から成り第１のコンデンサ５を所定の半導体素子接続パッド３間に接続する第１の導体経路及び第２のコンデンサ６を前記所定の半導体素子接続パッド３間に接続する第２の導体経路と、を具備する半導体素子搭載基板Ａであって、第１の導体経路のインダクタンスが第２の導体経路のインダクタンスよりも小さく、かつ第１のコンデンサ５の容量が第２のコンデンサ６の容量よりも小さいとともに第１のコンデンサ５の内部インダクタンスが第２のコンデンサ６の内部インダクタンスより小さい。
【選択図】図１
Description
本発明は、複数のコンデンサを具備して成る半導体素子搭載基板に関するものである。
近年、携帯型のゲーム機や通信機器に代表される電子機器の高機能化、小型化が進む中、それらに使用される半導体素子搭載基板においても高機能化、小型化が要求されている。このため、演算処理量の増加した半導体素子に対して、限られたスペースの中で多くの電流を安定的に供給する必要がある。
これらの要求に応えるために、半導体素子の直下に複数のコンデンサが内蔵された半導体素子搭載基板がある。
このような半導体素子搭載基板は、コア用の絶縁層の上下面にビルドアップ用の絶縁層が積層されて成る絶縁基板と、絶縁基板の表面および内部に配設された回路導体と、絶縁基板表面に配設されており回路導体の一部と接続された複数の半導体素子接続パッドと、絶縁基板の表面上に半導体素子接続パッドを介して搭載された半導体素子と、絶縁基板に内蔵された第１のコンデンサおよび第２のコンデンサとを備えている。
第１のコンデンサは、半導体素子が搭載された側の絶縁基板上側内に内蔵されており、回路導体の一部から成る第１の導体経路によって所定の半導体素子接続パッド同士の間に電気的に接続される。
第２のコンデンサは、絶縁基板における第１のコンデンサの下方に内蔵されており、回路導体の一部から成り、第１の導体経路長よりも長い第２の導体経路によって前記所定の半導体素子接続パッド同士の間に電気的に接続される。
このように、半導体素子直下の絶縁基板内に内蔵された第１および第２のコンデンサをそれぞれ第１および第２の導体経路を介して半導体素子に対して並列に接続することで、半導体素子に多くの電流を供給する構造をとっている。
なお、半導体素子に電流を安定して供給するためには、第１のコンデンサの容量と第２のコンデンサの容量との和が十分に大きいものとするとともに、第１のコンデンサの内部インダクタンスと第１の導体経路のインダクタンスとの和、および第２のコンデンサの内部インダクタンスと第２の導体経路のインダクタンスとの和の少なくとも一方を、可能な限り小さくすることで導体経路全体としてのインピーダンス値を抑制することが重要である。
このような半導体素子搭載基板は、コア用の絶縁層の上下面にビルドアップ用の絶縁層が積層されて成る絶縁基板と、絶縁基板の表面および内部に配設された回路導体と、絶縁基板表面に配設されており回路導体の一部と接続された複数の半導体素子接続パッドと、絶縁基板の表面上に半導体素子接続パッドを介して搭載された半導体素子と、絶縁基板に内蔵された第１のコンデンサおよび第２のコンデンサとを備えている。
第１のコンデンサは、半導体素子が搭載された側の絶縁基板上側内に内蔵されており、回路導体の一部から成る第１の導体経路によって所定の半導体素子接続パッド同士の間に電気的に接続される。
第２のコンデンサは、絶縁基板における第１のコンデンサの下方に内蔵されており、回路導体の一部から成り、第１の導体経路長よりも長い第２の導体経路によって前記所定の半導体素子接続パッド同士の間に電気的に接続される。
このように、半導体素子直下の絶縁基板内に内蔵された第１および第２のコンデンサをそれぞれ第１および第２の導体経路を介して半導体素子に対して並列に接続することで、半導体素子に多くの電流を供給する構造をとっている。
なお、半導体素子に電流を安定して供給するためには、第１のコンデンサの容量と第２のコンデンサの容量との和が十分に大きいものとするとともに、第１のコンデンサの内部インダクタンスと第１の導体経路のインダクタンスとの和、および第２のコンデンサの内部インダクタンスと第２の導体経路のインダクタンスとの和の少なくとも一方を、可能な限り小さくすることで導体経路全体としてのインピーダンス値を抑制することが重要である。
しかしながら、複数の導体経路を有する従来の半導体素子搭載基板においては、例えば、上述のように第２の導体経路長が第１の導体経路長よりも長い場合、第２の導体経路のインダクタンスが、第１の導体経路のインダクタンスよりも大きくなってしまうことがある。
このため、第１の導体経路と接続される第１のコンデンサの内部インダクタンス、および第２の導体経路と接続される第２のコンデンサの内部インダクタンスの大小関係を考慮しないと、導体経路全体としてのインピーダンス値を抑制することができずに電流変動が大きくなってしまい、電子機器を安定的に作動させることができないという問題がある。
このため、第１の導体経路と接続される第１のコンデンサの内部インダクタンス、および第２の導体経路と接続される第２のコンデンサの内部インダクタンスの大小関係を考慮しないと、導体経路全体としてのインピーダンス値を抑制することができずに電流変動が大きくなってしまい、電子機器を安定的に作動させることができないという問題がある。
本発明は、基板の有するインピーダンスの値を抑制して電流変動を小さくすることで、電子機器を安定的に作動させることができる半導体素子搭載基板を提供することを課題とする。
本発明の半導体素子搭載基板は、複数の絶縁層が積層されて成る絶縁基板と、絶縁基板の表面および内部に配設された回路導体と、絶縁基板表面に配設されており回路導体の一部と接続された複数の半導体素子接続パッドと、絶縁基板の表面上に半導体素子接続パッドを介して搭載された半導体素子と、絶縁基板の表面あるいは内部に配設された第１のコンデンサおよび第２のコンデンサと、回路導体の一部から成り、第１のコンデンサを所定の半導体素子接続パッド間に電気的に接続する第１の導体経路および前記第２のコンデンサを前記所定の半導体素子接続パッド間に電気的に接続する第２の導体経路と、を具備して成る半導体素子搭載基板であって、第１の導体経路のインダクタンスが第２の導体経路のインダクタンスよりも小さく、かつ第１のコンデンサの容量が第２のコンデンサの容量よりも小さいとともに第１のコンデンサの内部インダクタンスが、第２のコンデンサの内部インダクタンスより小さいことを特徴とするものである。
本発明の半導体素子搭載基板によれば、内部インダクタンスが第２のコンデンサよりも小さい第１のコンデンサを、インダクタンスの小さい第１の導体経路と接続することで、インダクタンス成分のより小さい経路を確保して導体経路全体としてインピーダンス値を抑制することができる。さらに、第２の導体経路に接続される第２のコンデンサの容量を第１のコンデンサの容量よりも大きなものとすることにより、第１のコンデンサの容量と第２のコンデンサの容量の和を十分に大きなものとすることができる。
これにより、半導体素子に多くの電流を電流変動を抑制して供給することができるため、電子機器を安定的に作動させることが可能な半導体素子搭載基板を提供することができる。
これにより、半導体素子に多くの電流を電流変動を抑制して供給することができるため、電子機器を安定的に作動させることが可能な半導体素子搭載基板を提供することができる。
まず、図１を基に、本発明の半導体素子搭載基板Ａの一例を説明する。
配線基板Ａは、絶縁基板１と、回路導体２と、半導体素子接続パッド３と、外部接続パッド４と、半導体素子Ｓと、第１のコンデンサ５と、第２のコンデンサ６とを具備する。
配線基板Ａは、絶縁基板１と、回路導体２と、半導体素子接続パッド３と、外部接続パッド４と、半導体素子Ｓと、第１のコンデンサ５と、第２のコンデンサ６とを具備する。
絶縁基板１は、コア用の絶縁層１ａの上下面にビルドアップ用の絶縁層１ｂが積層されて成る。
各絶縁層１ａ、１ｂは、例えばエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂から成る。
コア用の絶縁層１ａの上面中央部には凹部７が形成されている。コア用の絶縁層１ａの下面中央部には凹部８が形成されている。これらの各凹部７、８は、例えばブラスト加工やレーザー加工により形成される。
凹部７には、第１のコンデンサ５が載置されている。そして、コア用の絶縁層１ａの上面にビルドアップ用の絶縁層１ｂを、凹部７と第１のコンデンサ５との隙間を充填するように積層することで第１のコンデンサ５が凹部７内に固定される。
凹部８には、第２のコンデンサ６が載置されている。そして、コア用の絶縁層１ａの下面にビルドアップ用の絶縁層１ｂを、凹部８と第２のコンデンサ６との隙間を充填するように積層することで第２のコンデンサ６が凹部８内に固定される。
絶縁基板１は、その上側に第１のコンデンサの電極５ｔを底面とする複数のビアホール９を有している。また、絶縁基板１は、その下側に第２のコンデンサの電極６ｔを底面とする複数のビアホール１０を有している。ビアホール９、１０の直径は２０〜１００μｍ程度であり、例えばレーザー加工により形成される。
また、絶縁基板１は、上下を貫通する複数のスルーホール１１を有している。スルーホール１１の直径は、５０〜３００μｍ程度であり、例えばドリル加工により形成される。
各絶縁層１ａ、１ｂは、例えばエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂から成る。
コア用の絶縁層１ａの上面中央部には凹部７が形成されている。コア用の絶縁層１ａの下面中央部には凹部８が形成されている。これらの各凹部７、８は、例えばブラスト加工やレーザー加工により形成される。
凹部７には、第１のコンデンサ５が載置されている。そして、コア用の絶縁層１ａの上面にビルドアップ用の絶縁層１ｂを、凹部７と第１のコンデンサ５との隙間を充填するように積層することで第１のコンデンサ５が凹部７内に固定される。
凹部８には、第２のコンデンサ６が載置されている。そして、コア用の絶縁層１ａの下面にビルドアップ用の絶縁層１ｂを、凹部８と第２のコンデンサ６との隙間を充填するように積層することで第２のコンデンサ６が凹部８内に固定される。
絶縁基板１は、その上側に第１のコンデンサの電極５ｔを底面とする複数のビアホール９を有している。また、絶縁基板１は、その下側に第２のコンデンサの電極６ｔを底面とする複数のビアホール１０を有している。ビアホール９、１０の直径は２０〜１００μｍ程度であり、例えばレーザー加工により形成される。
また、絶縁基板１は、上下を貫通する複数のスルーホール１１を有している。スルーホール１１の直径は、５０〜３００μｍ程度であり、例えばドリル加工により形成される。
回路導体２は、絶縁基板１の上下面、およびビアホール９、１０内ならびにスルーホール１１内に形成されている。ビアホール９内に形成された回路導体２は、第１のコンデンサの電極５ｔと接続されている。ビアホール１０内に形成された回路導体２は、第２のコンデンサの電極６ｔと接続されている。
また、スルーホール１１内に形成された回路導体２は、絶縁基板１の上下面の回路導体２同士を電気的に接続している。
回路導体２は、例えば周知のセミアディティブ法やサブトラクティブ法により、銅めっき等の良導電性金属により形成される。
また、スルーホール１１内に形成された回路導体２は、絶縁基板１の上下面の回路導体２同士を電気的に接続している。
回路導体２は、例えば周知のセミアディティブ法やサブトラクティブ法により、銅めっき等の良導電性金属により形成される。
半導体素子接続パッド３は、絶縁基板１の上面に形成された回路導体２の一部から成る。
そして、絶縁基板１の上面に被着されたソルダーレジスト層１２に設けられた開口１２ａ内に露出している。
そして、絶縁基板１の上面に被着されたソルダーレジスト層１２に設けられた開口１２ａ内に露出している。
外部接続パッド４は、絶縁基板１の下面に形成された回路導体２の一部から成る。そして、絶縁基板１の下面に被着されたソルダーレジスト層１２に設けられた開口１２ｂ内に露出している。
半導体素子Ｓは、例えばマイクロプロセッサや半導体メモリ等があげられ、シリコンやゲルマニウムから成る。半導体素子Ｓの電極は、例えば半田バンプＢを介して半導体素子接続パッド３に接続される。
第１のコンデンサ５および第２のコンデンサ６は、例えばセラミックから成る誘電体と銅から成る電極を交互に積層して形成されている。第１および第２のコンデンサ５、６は、最外層２か所にそれぞれ電極５ｔおよび６ｔを有している。
第２のコンデンサ６の容量は、第１のコンデンサ５の容量よりも大きく半導体素子Ｓにより多くの電流を供給することができる。その一方で、第１のコンデンサ５の内部インダクタンスは、第２のコンデンサ６の内部インダクタンスよりも小さく電流供給経路のインピーダンスの低減に有利である。
第２のコンデンサ６の容量は、第１のコンデンサ５の容量よりも大きく半導体素子Ｓにより多くの電流を供給することができる。その一方で、第１のコンデンサ５の内部インダクタンスは、第２のコンデンサ６の内部インダクタンスよりも小さく電流供給経路のインピーダンスの低減に有利である。
第１のコンデンサ５は、半導体素子接続パッド３に接続されておりビアホール９内に形成された回路導体２から成る第１の導体経路を介して半導体素子Ｓに電気的に接続される。
第２のコンデンサ６は、半導体素子接続パッド３に接続されており絶縁基板１の上下面およびスルーホール１１内、ならびにビアホール１０内に形成された回路導体２から成る第２の導体経路を介して半導体素子Ｓに電気的に接続される。
このように、第１の導体経路長は第２の導体経路長よりも短いことから、第１の導体経路のインダクタンスは、第２の導体経路のインダクタンスよりも小さい。
第２のコンデンサ６は、半導体素子接続パッド３に接続されており絶縁基板１の上下面およびスルーホール１１内、ならびにビアホール１０内に形成された回路導体２から成る第２の導体経路を介して半導体素子Ｓに電気的に接続される。
このように、第１の導体経路長は第２の導体経路長よりも短いことから、第１の導体経路のインダクタンスは、第２の導体経路のインダクタンスよりも小さい。
このように、本発明の半導体素子搭載基板Ａによれば、内部インダクタンスが第２のコンデンサ６よりも小さい第１のコンデンサ５を、インダクタンスの小さい第１の導体経路と接続することで、インダクタンス成分のより小さい経路を確保して導体経路全体としてインピーダンス値を抑制することができる。さらに、第２の導体経路に接続される第２のコンデンサ６の容量を第１のコンデンサ５の容量よりも大きなものとすることにより、第１のコンデンサ５の容量と第２のコンデンサ６の容量との和を十分に大きなものとすることができる。
これにより、半導体素子Ｓに多くの電流を電流変動を抑制して供給することができるため、電子機器を安定的に作動可能な半導体素子搭載基板Ａを提供することができる。
これにより、半導体素子Ｓに多くの電流を電流変動を抑制して供給することができるため、電子機器を安定的に作動可能な半導体素子搭載基板Ａを提供することができる。
１ 絶縁基板
１ａ コア用の絶縁層
１ｂ ビルドアップ用の絶縁層
２ 回路導体
３ 半導体素子接続パッド
５ 第１のコンデンサ
６ 第２のコンデンサ
Ａ 半導体素子搭載基板
Ｓ 半導体素子
１ａ コア用の絶縁層
１ｂ ビルドアップ用の絶縁層
２ 回路導体
３ 半導体素子接続パッド
５ 第１のコンデンサ
６ 第２のコンデンサ
Ａ 半導体素子搭載基板
Ｓ 半導体素子
Claims (1)
- 複数の絶縁層が積層されて成る絶縁基板と、該絶縁基板の表面および内部に配設された回路導体と、前記絶縁基板表面に配設されており前記回路導体の一部と接続された複数の半導体素子接続パッドと、前記絶縁基板の表面上に前記半導体素子接続パッドを介して搭載された半導体素子と、前記絶縁基板の表面あるいは内部に配設された第１のコンデンサおよび第２のコンデンサと、前記回路導体の一部から成り、前記第１のコンデンサを所定の前記半導体素子接続パッド間に電気的に接続する第１の導体経路および前記第２のコンデンサを前記所定の半導体素子接続パッド間に電気的に接続する第２の導体経路と、を具備して成る半導体素子搭載基板であって、前記第１の導体経路のインダクタンスが前記第２の導体経路のインダクタンスよりも小さく、かつ前記第１のコンデンサの容量が前記第２のコンデンサの容量よりも小さいとともに前記第１のコンデンサの内部インダクタンスが、前記第２のコンデンサの内部インダクタンスより小さいことを特徴とする半導体素子搭載基板。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017063153A (ja) * | 2015-09-25 | 2017-03-30 | 京セラ株式会社 | 配線基板 |
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| JP2007048879A (ja) * | 2005-08-09 | 2007-02-22 | Nec Corp | 電子装置 |
| WO2009119875A1 (ja) * | 2008-03-24 | 2009-10-01 | 日本特殊陶業株式会社 | 部品内蔵配線基板 |
-
2015
- 2015-08-26 JP JP2015166430A patent/JP2017045821A/ja active Pending
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180410 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20190618 |