JP3869220B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体チップ及び半導体装置に関し、特に外部電極端子(パッド)を有する半導体チップ及びこの半導体チップを配線基板に実装した半導体装置に関する。
【0002】
【従来の技術】
図6(A)に示す半導体装置に組み込まれる半導体チップ100は、単結晶シリコン基板101の主面に集積回路102を備え、この集積回路102の周辺領域に外部電極端子(ボンディングパッド)103を備えている。外部電極端子103は、単結晶シリコン基板101の周辺領域のほとんどすべての周囲に渡って、所定間隔において複数配列されている。
【0003】
図6(B)に示すように、外部電極端子103にはスタッドバンプ電極104が配設されるようになっている。スタッドバンプ電極104は、半導体チップ100の外部電極端子103と図示しない配線基板の端子との間を電気的かつ機械的に接続するようになっており、配線基板上にフリップチップ方式において半導体チップ100を実装し、半導体装置を構築するようになっている。スタッドバンプ電極104は、ワイヤボンディング装置を利用し、ボンディングワイヤの一端を外部電極端子101にボンディングし、ボンディングワイヤの他端を引き上げつつ切断することにより形成されている。
【0004】
この種の半導体装置においては、スタッドバンプ電極104が細径のボンディングワイヤから形成され、スタッドバンプ電極104の配列間隔を縮小することができるので、結果として外部電極端子103の配列間隔を50μm〜70μm程度のファインピッチにおいて形成することができる。
【0005】
一方、図7(A)に示す半導体装置に組み込まれる半導体チップ200は、単結晶シリコン基板201の主面に集積回路202を備え、この集積回路202上及びその周辺領域上を含む全面に外部電極端子(バンプ電極パッド)203を備えている。この外部電極端子203は、所定間隔において、行列状に複数配列されている。
【0006】
図7(B)に示すように、外部電極端子203にははんだバンプ電極204が配設されるようになっている。はんだバンプ電極204は、半導体チップ200の外部電極端子203と図示しない配線基板の端子との間を電気的かつ機械的に接続するようになっており、配線基板上にフリップチップ方式において半導体チップ200を実装し、半導体装置を構築するようになっている。はんだバンプ電極204は、例えばPb−Snはんだバンプ電極、Pbを含まないSn−Agはんだバンプ電極等を使用し、スクリーン印刷法やめっき法により形成されている。
【0007】
この種の半導体装置においては、単結晶シリコン基板201の主面の全域を有効に利用することができ、例えば150μm〜250μmの配列間隔により多数のはんだバンプ電極204を高密度において配設することができる。
【0008】
【発明が解決しようとする課題】
しかしながら、上記図6(A)及び図6(B)に示す半導体チップ100において、スタッドバンプ電極104をボンディングした時に外部電極端子103下にダメージを伴うので、外部電極端子103は集積回路102上、集積回路102の結線用配線上等に配設することができない。つまり、外部電極端子103の配置領域は単結晶シリコン基板101の主面上において集積回路102の周辺領域に限られてしまい、外部電極端子103のファインピッチ化は図れるものの、外部電極端子103を高密度において配設することが難しい。
【0009】
一方、上記図7(A)及び図7(B)に示す半導体チップ200においては、はんだバンプ電極204の占有面積が大きく、高密度化を促進するに従い、隣接するはんだバンプ電極204間がショートする恐れがある。つまり、外部電極端子203は図6(A)及び図6(B)に示す半導体チップ100の外部電極端子103に匹敵するほど配列間隔を縮小することができないので、外部電極端子203の高密度化は図れるものの、外部電極端子203をファインピッチにおいて配設することが難しい。
【0010】
本発明は上記課題を解決するためになされたものである。従って、本発明は、外部電極端子のファインピッチ化を図りつつ、外部電極端子の高密度化を図ることができる半導体チップを提供することである。
【0011】
さらに、本発明の目的は、上記目的を達成しつつ、回路動作速度の高速化を実現することができる半導体チップを提供することである。
【0012】
さらに、本発明の目的は、上記目的を達成しつつ、耐ノイズ性を向上することができる半導体チップを提供することである。
【0013】
さらに、本発明の目的は、上記目的を達成しつつ、配線構造を簡易に実現することができる半導体チップを提供することである。
【0014】
そしてさらに、本発明の目的は、外部電極端子のファインピッチ化を図りつつ、外部電極端子の高密度化を図ることができる半導体チップを備えた半導体装置を提供することである。
【0015】
【課題を解決するための手段】
上記課題を解決するために、本発明の第1の特徴は、半導体基板主面の回路上に所定間隔において複数配設された第1の外部電極端子と、半導体基板主面の回路周辺上に複数配設され、第1の外部電極端子に比べて端子サイズが小さく、かつ配列間隔が小さい第2の外部電極端子とを備えた半導体チップとしたことである。ここで、「第1の外部電極端子」は、はんだバンプ電極が形成される電極パッドとして使用されることが好ましい。「はんだバンプ電極」には、Pbが主組成元素として含まれるはんだバンプ電極、Pbを含まないPbフリーはんだバンプ電極等が少なくとも含まれる。「はんだバンプ電極」は、スクリーン印刷法、めっき法等により第1の外部電極端子上に形成することができる。一方、「第2の外部電極端子」は、スタッドバンプ電極が形成される電極パッドとして使用されることが好ましい。「スタッドバンプ電極」には、Auスタッドバンプ電極、Cu若しくはCu合金スタッドバンプ電極等が少なくとも含まれる。「スタッドバンプ電極」は、ワイヤボンディング装置を利用し、第2の外部電極端子上にワイヤの一端をボンディングし、他端を引き上げつつ切断することにより形成することができる。「スタッドバンプ電極」の先端、つまりワイヤの切断された他端は比較的尖った形状を有するようになっており、「スタッドバンプ電極」の全体的な形状は「鋲」に類似した形状で形成されることが好ましい。「第1の外部電極端子」は半導体基板主面の中央部に配設され、「第2の外部電極端子」は半導体基板主面の周辺部に配設されるようになっている。また、逆に、「第1の外部電極端子」は半導体基板主面の周辺部に配設され、「第2の外部電極端子」は半導体基板主面の中央部に配設されるようになっている。
【0016】
このように構成される本発明の第1の特徴に係る半導体チップにおいては、半導体基板主面の回路上の全域に第1の外部電極端子を配設したので、この第1の外部電極端子を高密度で配設することができ、かつ半導体基板主面の回路周辺上に小さい端子サイズで小さい配列間隔において第2の外部電極端子を配設したので、この第2の外部電極端子の配列間隔をファインピッチにすることができる。
【0017】
さらに、本発明の第1の特徴に係る半導体チップにおいては、第1の外部電極端子と第2の外部電極端子とに分散させて入力信号、出力信号、入出力信号、電源等の結線を行うことができるので、特に第1の外部電極端子を迂回するような引き回し配線並びにこのような引き回し配線の層数を減少することができる。従って、第1の外部電極端子及び第2の外部電極端子を含む半導体チップの配線構造を簡易に実現することができる。また、半導体チップの配線構造を簡易に実現することができる結果、半導体チップの製造においては製造上の歩留まりを向上することができる。
【0018】
さらに、本発明の第1の特徴に係る半導体チップにおいては、第1の外部電極端子は第2の外部電極端子と同一配線層において同一導電性材料により形成することができるので、第2の外部電極端子を形成する工程において同時に第1の外部電極端子を形成することができ、再配線プロセスをなくすことができる。従って、本発明の第1の特徴に係る半導体チップにおいては、配線構造を簡易に実現することができ、再配線を減少することができるので、配線に付加される抵抗や容量を減少することができ、回路動作の高速化を実現することができる。さらに、配線構造を簡易に実現することができるので、半導体チップの製造上の歩留まりを向上することができる。
【0019】
本発明の第2の特徴は、本発明の第1の特徴に係る半導体チップの第1の外部電極端子を少なくとも電源電圧用外部電極端子として使用した半導体チップとしたことである。ここで、「電源電圧」とは、半導体チップの回路の動作電源電圧又は基準電源電圧という意味で使用される。
【0020】
このように構成される本発明の第2の特徴に係る半導体チップにおいては、第1の外部電極端子の端子サイズが大きく、第1の外部電極端子を通して供給される電源電圧の電圧降下(電源経路の抵抗値)を減少することができるので、ノイズに強く、安定な回路動作を実現することができる。
【0021】
本発明の第3の特徴は、半導体基板主面の回路上に所定間隔において複数配設された第1の外部電極端子と、半導体基板主面の回路周辺上に複数配設され、第1の外部電極端子に比べて端子サイズが小さく、かつ配列間隔が小さい第2の外部電極端子とを備えた半導体チップと、第1の外部電極端子に対応する第1の内部電極端子と、第2の外部電極端子に対応する第2の内部電極端子とを備えた配線基板と、第1の外部電極端子と第1の内部電極端子との間のはんだバンプ電極と、第2の外部電極端子と第2の内部電極端子との間のスタッドバンプ電極とを備えた半導体装置としたことである。ここで、「第1の外部電極端子」、「第2の外部電極端子」、「はんだバンプ電極」、「スタッドバンプ電極」等の用語の定義は、本発明の第1の特徴に係る半導体チップの「第1の外部電極端子」等の用語の定義と同一である。「配線基板」とは、少なくとも半導体チップを実装することができ、かつ封止体の一部として使用される基板という意味で使用される。この「配線基板」には、樹脂基板(例えば、プリント配線基板)、樹脂テープ基板、セラミックス基板、炭化珪素基板、ガラス基板等が少なくとも含まれる意味で使用される。「第1の内部電極端子」とは、半導体チップの第1の外部電極端子にはんだバンプ電極を介在させて電気的かつ機械的に接続するための端子という意味で使用される。同様に、「第2の内部電極端子」とは、半導体チップの第2の外部電極端子にスタッドバンプ電極を介在させて電気的かつ機械的に接続するための端子という意味で使用される。なお、「配線基板」には、別途、実装ボード、電子機器等に電気的に接続し、半導体装置を実装するための外部電極端子が配設されるようになっている。
【0022】
このように構成される本発明の第3の特徴に係る半導体装置においては、本発明の第1の特徴に係る半導体チップにおいて得られる効果と同様の効果を得ることができる。
【0023】
【発明の実施の形態】
次に、図面を参照して、本発明に係る半導体チップ及び半導体装置を、本発明の実施の形態により説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【0024】
(第1の実施の形態)
半導体チップの構造:
図1に示すように、本発明の第1の実施の形態に係る半導体チップ1は、半導体基板11の主面の集積回路12上に所定間隔において複数配設された第1の外部電極端子118と、半導体基板11の主面の集積回路12の周辺上に複数配設され、第1の外部電極端子118に比べて端子サイズが小さく、かつ配列間隔が小さい第2の外部電極端子117とを備えて構築されている。
【0025】
集積回路12は、本発明の第1の実施の形態に係る半導体チップ1において、半導体基板11の中央部分の大半の領域に配設されている。集積回路12は、例えば論理回路、記憶回路等を主体として構築されており、ここではインターフェイス回路としての入力回路、出力回路又は入出力回路を含む意味で使用されている。
【0026】
図2に示すように、半導体基板11は単結晶シリコン基板により構成されており、この半導体基板11の主面に多数のトランジスタ121が配設されている。本発明の第1の実施の形態に係る半導体チップ1において、トランジスタ121には絶縁ゲート型電界効果トランジスタが使用されているが、これに限定されるものではなく、トランジスタ121はバイポーラトランジスタ等であってもよい。さらに、図示しないが、集積回路12には抵抗素子、容量素子等の回路の構築に必須の素子が配設されている。
【0027】
半導体基板11の主面上には、トランジスタ121等の周囲を取り囲み、トランジスタ121間等を相互に電気的に分離する素子分離絶縁膜111が配設されている。この素子分離絶縁膜111上には、層間絶縁膜112を介在させて、トランジスタ121間、回路間等を結線する第1層目の配線113A〜113Dが配設されている。この第1層目の配線113A〜113Dは、いずれも層間絶縁膜112に形成された接続孔(符号を付けない。)を通してトランジスタ121の電極(ソース領域又はドレイン領域等)に電気的に接続されている。第1層目の配線113A〜113Dは、いずれも同一配線層に配設され、例えばAl合金(Al−Si、Al−Cu、Al−Cu−Si)膜、Cu膜等により形成されている。
【0028】
さらに、第1層目の配線113A〜113D上には層間絶縁膜114を介在させて第2層目の配線115A〜115Cが配設され、第2層目の配線115A〜115C上には層間絶縁膜116を介在させて第1の外部電極端子118及び第2の外部電極端子117が配設されている。第2層目の配線115A〜115Cは、層間絶縁膜114に形成された接続孔(符号を付けない。)を通して第1層目の配線113A〜113Dに電気的に接続されている。第2層目の配線115A〜115Cは第1層目の配線113A〜113Dと同様に例えばAl合金膜により形成されている。
【0029】
第1の外部電極端子118、第2の外部電極端子117は、いずれも、第3層目の配線として、同一配線層において同一配線材料により形成されている。例えば、第1の外部電極端子118及び第2の外部電極端子117は、第1層目の配線113A〜113D、第2層目の配線115A〜115Cのそれぞれと同様にAl合金膜、Cu膜等により形成されている。
【0030】
図2に示す第1の外部電極端子118は、層間絶縁膜116に形成された接続孔を通して第2層目の配線115B、115Cのそれぞれに接続され、これらの第2層目の配線115B、115Cのそれぞれに電源電圧を供給するようになっている。すなわち、多数配設された第1の外部電極端子118のうち、その幾つかの第1の外部電極端子118は電源電圧用外部電極端子として使用されるようになっている。電源電圧は、集積回路12の回路動作電圧例えば3.3V〜5Vの電圧であり、又は集積回路12の回路基準電圧例えば0Vである。第1の外部電極端子118に接続された第2層目の配線115Bは第1層目の配線113Bを通してトランジスタ121に電源電圧を供給し、第2層目の配線115Cは第1層目の配線113Dを通してトランジスタ121に電源電圧を供給するようになっている。第1の外部電極端子118は、集積回路12上のほぼ全面の領域において、行列状に規則的に配列されている。この第1の外部電極端子118は、行方向、列方向のそれぞれに、150μm〜250μmの比較的大きな間隔において配列されている。
【0031】
第1の外部電極端子118上には最終保護膜119が形成されており、この最終保護膜119の電極開口(符号は付けない。)から露出する第1の外部電極端子118の表面上にはバリアメタル膜131が配設されている。バリアメタル膜131は、必ずしもこれに限定されるものではないが、例えばCr膜上にNi膜、Pd膜のそれぞれを順次積層した複合膜を実用的に使用することができる。
【0032】
同図2に示す第2の外部電極端子117は、層間絶縁膜116に形成された接続孔を通して第2層目の配線115Aに接続され、主に、この第2層目の配線115Aに入力信号の伝達を行う、若しくは第2層目の配線115Aから出力信号の伝達を行う、若しくは第2層目の配線115Aとの間で入出力信号の伝達を行うようになっている。すなわち、多数配設された第2の外部電極端子117のうち、その大半の第2の外部電極端子117は入力信号用、出力信号用又は入出力信号用外部電極端子として使用されるようになっている。第2の外部電極端子117に接続された第2層目の配線115Aは第1層目の配線113Aを通してトランジスタ121に接続され、第2の外部電極端子117とトランジスタ121との間において信号の伝達が行われるようになっている。第2の外部電極端子117は、集積回路12の周辺領域上の、半導体基板11の周縁に沿ったほぼ全域において、1列で規則的に配列されている。この第2の外部電極端子117は、第1の外部電極端子118の端子サイズに比べて端子サイズが小さく、さらに配列方向に50μm〜70μmの比較的小さな間隔において配列されている。
【0033】
第2の外部電極端子117上には最終保護膜119が形成されており、この最終保護膜119の電極開口(符号は付けない。)から露出する第2の外部電極端子117の表面上にはバリアメタル膜130が配設されている。バリアメタル膜130はバリアメタル膜131と同一層に形成され、同一導電性材料により形成されている。
【0034】
半導体装置の構造:
上記図1及び図2に示すように、本発明の第1の実施の形態に係る半導体装置10は、上記半導体チップ1と、この半導体チップ1の第1の外部電極端子118に対応する第1の内部電極端子22と、半導体チップ1の第2の外部電極端子117に対応する第2の内部電極端子21とを備えた配線基板2と、第1の外部電極端子118と第1の内部電極端子22との間のはんだバンプ電極15と、第2の外部電極端子117と第2の内部電極端子21との間のスタッドバンプ電極13とを少なくとも備えて構築されている。さらに、半導体装置10においては、半導体チップ1と配線基板2との間に、少なくとも半導体チップ1の集積回路12を保護する封止体4が配設されている。この封止体4には、例えば滴下塗布法により滴下しその後に硬化させたポリイミド系樹脂を実用的に使用することができる。
【0035】
配線基板2は、配線基材20と、配線基材20の表面上(図2中、下側表面上)の第1の内部電極端子22及び第2の内部電極端子21と、配線基材20の裏面上(図2中、上側表面上)の外部電極端子25及び26と、第1の内部電極端子22と外部電極端子26との間を電気的に接続する接続孔配線24と、第2の内部電極端子21と外部電極端子25との間を電気的に接続する接続孔配線23とを少なくとも備えて構成されている。
【0036】
配線基材20には、例えばエポキシ系樹脂基板を実用的に使用することができる。第1の内部電極端子22、第2の内部電極端子21、外部電極端子25、26のそれぞれには、例えばCu膜、Ni膜等の単層膜、Cu膜上にNiめっき膜を形成した複合膜、Cu膜やNi膜上にAuめっき膜を形成した複合膜等を実用的に使用することができる。接続孔配線23、24には、例えばCu膜を実用的に使用することができる。図2においては詳細に示していないが、第1の内部電極端子22、第2の内部電極端子21等の他に配線が配線基材20の表面上、裏面上のそれぞれに配設されている。そして、外部電極端子25上には、図示しない実装ボードや電子機器に実装するためのはんだバンプ電極30が配設されるようになっており、同様に外部電極端子26上にははんだバンプ電極31が配設されるようになっている。
【0037】
なお、本発明においては、上記半導体装置10の配線基板2に、樹脂テープ基板(例えば、ポリイミド系樹脂テープ基板)、セラミックス基板、炭化珪素基板、ガラス基板等を使用することができる。
【0038】
半導体チップ1の第1の外部電極端子118と配線基板2の第1の内部電極端子22との間に配設されたはんだバンプ電極15は、例えばPbを主組成元素とするはんだバンプ電極(例えば、Pb−Sn等の2元系はんだや3元系以上のはんだが含まれる。)、Pbを含まないPbフリーはんだ(例えば、Sn−Ag等の2元系はんだや3元系以上のはんだが含まれる。)等を実用的に使用することができる。第1の外部電極端子118、第1の内部電極端子22のそれぞれの端子サイズはほぼ同一に設定されており、リフロー処理後(最終的な構造)のはんだバンプ電極15においては、第1の外部電極端子118、第1の内部電極端子22のそれぞれの端子サイズに応じて電流が流れる方向と直交する断面積が大きくなっている。すなわち、はんだバンプ電極15の電流経路の抵抗値が小さいので、電流容量の大きな電源電圧の供給、高速動作を決定するクロック信号の供給等にはんだバンプ電極15を使用することが好ましい。はんだバンプ電極15は、例えばスクリーン印刷法、めっき法、ボール搭載法等により、第1の外部電極端子118上、又は第1の内部電極端子22上、又は第1の外部電極端子118上及び第1の内部電極端子22上の双方に形成することができる。
【0039】
半導体チップ1の第2の外部電極端子117と配線基板2の第2の内部電極端子21との間に配設されたスタッドバンプ電極13は、例えばAu、Cu、Cu合金等を実用的に使用することができる。このスタッドバンプ電極13は、ワイヤボンディング装置を利用し、半導体チップ1の第2の外部電極端子117(又は配線基板2の第2の内部電極端子21)上にワイヤの先端をボンディングし、ワイヤの他端を引き上げるとともに切断することにより形成することができる。従って、スタッドバンプ電極13の上部(ワイヤの他端側)は尖った形状において形成されている。
【0040】
スタッドバンプ電極13との電気的かつ機械的な接続信頼性を向上するために、配線基板2の第2の内部電極端子21上(図2中、下側表面上)には例えばSn−Ag等からなるはんだバンプ電極14が配設されている。さらに、このはんだバンプ電極14は、第2の外部電極端子117と第2の内部電極端子21との間の間隔の調節(スタッドバンプ電極13の高さ調節)を行うようになっている。例えば、第1の外部電極端子118と第1の内部電極端子22との間に配設されるはんだバンプ電極15は100μm程度の高さで形成され、これに対してスタッドバンプ電極13が60μm程度の高さで形成されるので、はんだバンプ電極14は、これらの高さの差を緩和し、スタッドバンプ電極13により第2の外部電極端子117と第2の内部電極端子21との間を確実に電気的に接続するようになっている。
【0041】
スタッドバンプ電極13は、半導体チップ1の第2の外部電極端子117の端子サイズと同等の平面面積の範囲内において形成されるようになっている。このため、はんだバンプ電極15の電流が流れる方向と直交する断面積に比べて、スタッドバンプ電極13の同一方向の断面積は小さくなるが、スタッドバンプ電極13には抵抗値が小さいAu等を使用しているので、スタッドバンプ電極13自体の抵抗値は小さくすることができる。
【0042】
このように構成される本発明の第1の実施の形態に係る半導体チップ1においては、半導体基板11の主面の集積回路12上の全域に第1の外部電極端子118を配設したので、この第1の外部電極端子118を高密度で配設することができ、かつ半導体基板11の主面の集積回路12の周辺上に小さい端子サイズで小さい配列間隔において第2の外部電極端子117を配設したので、この第2の外部電極端子117の配列間隔をファインピッチにすることができる。
【0043】
さらに、本発明の第1の実施の形態に係る半導体チップ1においては、第1の外部電極端子118と第2の外部電極端子117とに分散させて入力信号、出力信号、入出力信号、電源電圧等の結線を行うことができるので、特に第1の外部電極端子118を迂回するような引き回し配線(例えば、第3層目の配線)並びにこのような引き回し配線の層数を減少することができる。つまり、集積回路12の中央部分に配設された回路の信号や電源電圧は第1の外部電極端子118を使用して配線基板2との間で伝達を行い、集積回路12の内部の周辺に配設された回路(例えば、インターフェイス回路等)の信号や電源電圧は第2の外部電極端子117を使用して配線基板2との間で伝達を行うことができる。従って、第1の外部電極端子118及び第2の外部電極端子117を含む半導体チップ1の配線構造を簡易に実現することができる。また、半導体チップ1の配線構造を簡易に実現することができる結果、半導体チップ1の製造上の歩留まりを向上することができる。
【0044】
さらに、本発明の第1の実施の形態に係る半導体チップ1においては、第1の外部電極端子118は第2の外部電極端子117と同一配線層において同一導電性材料により形成することができる。上記図7(A)及び図7(B)に示す半導体チップ200においては、図6(A)及び図6(B)に示す外部電極端子103が配設された半導体チップ100と同様のものに、外部電極端子203及びこの外部電極端子203と外部電極端子103との間を電気的に接続する配線を配設するために、半導体チップ200の製造後に再配線プロセスが追加されていたが、本発明の第1の実施の形態に係る半導体チップ1においては、第2の外部電極端子117を形成する工程において同時に第1の外部電極端子118を形成することができるので、上記再配線プロセスをなくすことができる。従って、本発明の第1の実施の形態に係る半導体チップ1においては、配線構造を簡易に実現することができ、再配線を減少することができるので、配線に付加される抵抗や容量を減少することができ、集積回路12の回路動作の高速化を実現することができる。さらに、配線構造を簡易に実現することができるので、半導体チップ1の製造上の歩留まりを向上することができる。
【0045】
さらに、本発明の第1の実施の形態に係る半導体チップ1においては、第1の外部電極端子118の端子サイズが大きく、第1の外部電極端子118を通して供給される電源電圧の電圧降下(電源経路の抵抗値)を減少することができるので、ノイズに強く、集積回路12の安定な回路動作を実現することができる。
【0046】
そしてさらに、本発明の第1の実施の形態に係る半導体装置10においては、本発明の第1の実施の形態に係る半導体チップ1において得られる効果と同様の効果を得ることができる。
【0047】
(第2の実施の形態)
本発明の第2の実施の形態は、本発明の第1の実施の形態に係る半導体チップ1の第2の外部電極端子117の配列形態を変更した例を説明するものである。
【0048】
本発明の第2の実施の形態に係る半導体チップ1は、図3に示すように、第2の外部電極端子117を、2列に配列し、一方の列に対して他方の列の配列間隔を半ピッチずらした千鳥状に配列したものである。第2の外部電極端子117には、本発明の第1の実施の形態に係る半導体チップ1の第2の外部電極端子117と同様に、スタッドバンプ電極13が配設されるようになっている(図2参照。)。また、第1の外部電極端子118にははんだバンプ電極15が配設されるようになっている。
【0049】
なお、図示しないが、この半導体チップ1を搭載する配線基板2の第2の内部電極端子21の配列形態も千鳥状になっており、この半導体チップ1及び配線基板2により半導体装置10が構築されている(図2参照。)。
【0050】
このように構成される本発明の第2の実施の形態に係る半導体チップ1においては、上記本発明の第1の実施の形態に係る半導体チップ1により得られる効果と同様の効果を得ることができる。さらに、半導体チップ1においては、第2の外部電極端子117を千鳥状に配列したので、隣接するスタッドバンプ電極13間の間隔に余裕を持たせることができ、スタッドバンプ電極13間のショート等を防止することができる。
【0051】
(第3の実施の形態)
本発明の第3の実施の形態は、本発明の第1の実施の形態に係る半導体チップ1の第1の外部電極端子118、第2の外部電極端子117の配列形態を変更した例を説明するものである。
【0052】
本発明の第3の実施の形態に係る半導体チップ1は、図4に示すように、集積回路12が第1の集積回路12A及び第2の集積回路12Bに2分割されて左右に配設され、この分割された第1の集積回路12A上及び第2の集積回路12B上に第1の外部電極端子118を配列している。この第1の外部電極端子118上には、本発明の第1の実施の形態に係る半導体チップ1の第1の外部電極端子118と同様にはんだバンプ電極15が配設されるようになっている(図2参照。)。
【0053】
さらに、半導体チップ1において、第1の集積回路12Aと第2の集積回路12Bとの間の領域、すなわち集積回路12の周辺領域上には、第2の外部電極端子117が配列されている。この第2の外部電極端子117は、本発明の第3の実施の形態に係る半導体チップ1において、図4中、左右方向に2列で上下方向に複数配列されている。なお、第2の外部電極端子117の配列数は4列程度までが実用的である。第2の外部電極端子117には、本発明の第1の実施の形態に係る半導体チップ1の第2の外部電極端子117と同様にスタッドバンプ電極13が配設されるようになっている(図2参照。)。結果的に、本発明の第3の実施の形態に係る半導体チップ1は、半導体基板11の主面の中央部に第2の外部電極端子117が配設され、半導体基板11の主面の周辺部に第1の外部電極端子118が配設されるレイアウトになっている。
【0054】
このように構成される本発明の第3の実施の形態に係る半導体チップ1においては、上記本発明の第1の実施の形態に係る半導体チップ1により得られる効果と同様の効果を得ることができる。
【0055】
なお、本発明の第3の実施の形態に係る半導体チップ1においては、上記本発明の第2の実施の形態に係る半導体チップ1の第2の外部電極端子117と同様に、第2の外部電極端子117の配列形態を千鳥状にしてもよい。
【0056】
さらに、本発明の第3の実施の形態に係る半導体チップ1においては、集積回路12を4分割以上に分割してもよい。
【0057】
(第4の実施の形態)
本発明の第4の実施の形態は、本発明の第1の実施の形態に係る半導体チップ1の集積回路12、特にインターフェイス回路(入力回路、出力回路又は入出力回路等)に供給される電源の強化を図った例を説明するものである。
【0058】
本発明の第4の実施の形態に係る半導体チップ1は、図5に示すように、電源電圧用外部電極端子として使用される第1の外部電極端子118と、集積回路12特にインターフェイス回路に電源電圧を供給する第2の外部電極端子117との間を配線118Aにより接続し、インターフェイス回路の電源供給の強化を図ったものである。配線118Aは、例えば第1の外部電極端子118、第2の外部電極端子117のそれぞれと同一層の第3層目の配線層により形成されている。この第3層目の配線層は、多層配線構造の最上層の配線層という意味で使用されており、第1の外部電極端子118及び第2の外部電極端子117以外には基本的に配線は配置されないので、このような配線118Aは比較的容易に配設することができる。
【0059】
このように構成される本発明の第4の実施の形態に係る半導体チップ1においては、上記本発明の第1の実施の形態に係る半導体チップ1により得られる効果と同様の効果を得ることができるとともに、インターフェイス回路の電源強化を図ることができ、集積回路12の回路動作上の信頼性を向上することができる。
【0060】
(その他の実施の形態)
本発明は上記複数の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【0061】
例えば、上記第1の実施の形態に係る半導体チップ1は、3層配線構造により形成され、第3層目の配線により第1の外部電極端子118及び第2の外部電極端子117を形成した場合を説明したが、本発明は、4層以上の多層配線構造を採用した半導体チップ1としてもよい。なお、このような多層配線構造の場合、第1の外部電極端子118、第2の外部電極端子117のそれぞれは最上層の配線層において形成することができる。
【0062】
また、上記第1の実施の形態に係る半導体装置10においては、配線基板2の外部電極端子25にはんだバンプ電極30が、外部電極端子26にはんだバンプ電極31がそれぞれ配設されているが、本発明は、配線基板2の外部電極端子25及び26を第1の内部電極端子21及び第2の内部電極端子22と同一表面上に配設し、外部電極端子25、26のそれぞれをボンディングワイヤを通して実装ボード等に接続するようにしてもよい。
【0063】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【0064】
【発明の効果】
本発明は、外部電極端子のファインピッチ化を図りつつ、外部電極端子の高密度化を図ることができる半導体チップを提供することができる。
【0065】
さらに、本発明は、回路動作速度の高速化を実現することができる半導体チップを提供することができる。
【0066】
さらに、本発明は、耐ノイズ性を向上することができる半導体チップを提供することができる。
【0067】
さらに、本発明は、配線構造を簡易に実現することができる半導体チップを提供することができる。
【0068】
そしてさらに、本発明は、外部電極端子のファインピッチ化を図りつつ、外部電極端子の高密度化を図ることができる半導体チップを備えた半導体装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る半導体チップの要部の平面図である。
【図2】本発明の第1の実施の形態に係る半導体装置の要部拡大断面図である。
【図3】本発明の第2の実施の形態に係る半導体装置に組み込まれる半導体チップの要部平面図である。
【図4】本発明の第3の実施の形態に係る半導体装置に組み込まれる半導体チップの要部平面図である。
【図5】本発明の第4の実施の形態に係る半導体装置に組み込まれる半導体チップの要部平面図である。
【図6】(A)は本発明の先行技術に係る半導体チップの要部平面図、(B)は(A)に示す半導体チップの外部電極端子部分の拡大断面図である。
【図7】(A)は本発明の先行技術に係る半導体チップの要部平面図、(B)は(A)に示す半導体チップの外部電極端子部分の拡大断面図である。
【符号の説明】
1 半導体チップ
2 配線基板
20 配線基材
21 第2の内部電極端子
22 第1の内部電極端子
23,24 接続孔配線
25,26 外部電極端子
4 封止体
10 半導体装置
11 半導体基板
117 第2の外部電極端子
118 第1の外部電極端子
118A 配線
12 集積回路
12A 第1の集積回路
12B 第2の集積回路
121 トランジスタ
130,131 バリアメタル膜
13 スタッドバンプ電極
14,15 はんだバンプ電極
Claims (5)
- 半導体基板主面の回路上に所定の間隔において複数配設された第1の外部電極端子と、前記半導体基板主面の回路周辺上に複数配設され、前記第1の外部電極端子に比べて端子サイズが小さく、かつ配列間隔が小さい第2の外部電極端子とを備えた半導体チップと、
前記第1の外部電極端子に対応する第1の内部電極端子と、前記第2の外部電極端子に対応する第2の内部電極端子とを備えた配線基板と、
前記第1の外部電極端子上に形成され、と第1の内部電極端子との間に設けられるはんだバンプ電極と、
前記第2の外部電極端子上に形成され、と第2の内部電極端子との間に設けられるスタッドバンプ電極と、
を備えたことを特徴とする半導体装置。 - 前記第1の外部電極端子は、少なくとも電源電圧用外部電極端子として使用されることを特徴とする請求項1に記載の半導体装置。
- 前記半導体チップの前記半導体基板主面の中央部に前記第1の外部電極端子が配設され、前記半導体基板主面の周辺部に前記第2の外部電極端子が配設されていることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記半導体チップの前記半導体基板主面の中央部に前記第2の外部電極端子が配設され、前記半導体基板主面の周辺部に前記第1の外部電極端子が配設されていることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記第2の内部電極端子と前記スタッドバンプ電極との間に、さらにはんだ電極が配設されていることを特徴とする請求項1ないし請求項4のいずれかに記載の半導体装置。
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