KR101446735B1 - 비아들의 어레인지먼트들을 제공하는 시스템들 및 방법들 - Google Patents

비아들의 어레인지먼트들을 제공하는 시스템들 및 방법들 Download PDF

Info

Publication number
KR101446735B1
KR101446735B1 KR1020127023477A KR20127023477A KR101446735B1 KR 101446735 B1 KR101446735 B1 KR 101446735B1 KR 1020127023477 A KR1020127023477 A KR 1020127023477A KR 20127023477 A KR20127023477 A KR 20127023477A KR 101446735 B1 KR101446735 B1 KR 101446735B1
Authority
KR
South Korea
Prior art keywords
contacts
array
semiconductor chip
vias
electrical
Prior art date
Application number
KR1020127023477A
Other languages
English (en)
Other versions
KR20120134121A (ko
Inventor
시쿤 구
매튜 마이클 노왁
두로다미 제이. 리스크
토마스 알. 톰스
울미 레이
정원 서
아르빈드 찬드라세카란
Original Assignee
퀄컴 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 퀄컴 인코포레이티드 filed Critical 퀄컴 인코포레이티드
Publication of KR20120134121A publication Critical patent/KR20120134121A/ko
Application granted granted Critical
Publication of KR101446735B1 publication Critical patent/KR101446735B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H01L2224/13028—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body the bump connector being disposed on at least two separate bonding areas, e.g. bond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/145—Material
    • H01L2224/14505—Bump connectors having different materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1751—Function
    • H01L2224/17515—Bump connectors having different functions
    • H01L2224/17517—Bump connectors having different functions including bump connectors providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Wire Bonding (AREA)

Abstract

반도체 칩(402)은 전기적 접촉들(412, 413)의 어레이 및 전기적 접촉들의 어레이에 반도체 칩의 적어도 하나의 회로를 결합하는 다수의 비아들(416, 417)을 포함한다. 전기적 접촉들의 어레이의 전기적 접촉들 중 제 1 전기적 접촉(412)은 N개의 비아들(416)에 결합되고, 전기적 접촉들의 어레이의 전기적 접촉들 중 제 2 전기적 접촉(413)은 M개의 비아들(417a, 417b)에 결합된다. M 및 N은 상이한 값들의 양의 정수들이다.

Description

비아들의 어레인지먼트들을 제공하는 시스템들 및 방법들{SYSTEMS AND METHODS PROVIDING ARRANGEMENTS OF VIAS}
본 설명은 일반적으로 반도체 회로들에서 피처들(features)의 어레인지먼트들에 관한 것으로서, 보다 구체적으로는 비아들(vias)의 어레인지먼트들에 관한 것이다.
도 1은 예시적인 종래의 칩 패키지(100)의 예이다. 칩 패키지(100)는 로직 칩(102)의 최상부 상에 장착된 와이드(wide) 입력/출력(I/O) 메모리 칩(101)을 포함한다. 칩들(101 및 102)은 예를 들어, 접착제를 이용하여 패키지 기판(104) 상에 장착된다. 로직 칩(102)은 배선 본드(105)를 이용하여 기판(102) 상의 접촉들(도시되지 않음)과 전기적으로 통신한다.
볼 그리드 어레이들(ball grid arrays)(103, 106)을 이용하여 서로 전기적으로 결합되는 칩들(101 및 102)이 도시된다. 구체적으로, 메모리 칩(101)은 볼 그리드 어레이(103)(측면으로부터 도시됨)를 포함하고, 로직 칩(102)은 볼 그리드 어레이(106)(측면으로부터 또한 도시됨)를 포함한다. 각각의 볼 그리드 어레이들(103 및 106)은 서로 정렬되고, 그들 사이에 접촉이 이루어져서, 칩들(101 및 102)이 통신하게 된다.
도 2는 메모리 칩(101)(도 1)에 대한 종래의 예시적인 레이아웃의 예이다. 메모리 그 자체는 8개의 뱅크들(201 내지 208)로 분할된다. 와이드 I/O 인터페이스(예를 들어, 도 1의 103)는 4개의 채널들(211 내지 214)로 분할된다. 각자의 뱅크들(201 내지 208) 각각은 채널에 의해 서빙되고, 채널들(211 내지 214) 각각은 뱅크들 중 2개를 서빙한다.
채널들(211 내지 214)과 같은 채널들은 다양한 형상들 및 크기들 중 임의의 형상 및 크기를 가질 수 있다. 볼 그리드 어레이의 일 예는 4개의 채널들을 포함하며, 여기서 각 채널은 볼들의 48 컬럼들 x 6 로우들을 포함하여, 대략적으로 5 밀리미터 x 0.6 밀리미터이다. 여기서 도시되지 않았지만, 몇몇의 종래의 시스템들에서, 솔더 볼들 각각을 각자의 메모리 엘리먼트들(메모리 칩(101)의 경우에)에, 또는 로직 회로들(로직 칩(102)의 경우에)에 결합하는, 볼 그리드 어레이들(103, 106) 각각 아래의 재분배층(Redistribution Layer; RDL)이 존재한다. 다른 종래의 시스템들에서, 쓰루 실리콘 비아들(Through Silicon Vias; TSV들)은 솔더 볼들을 로직 칩(102)의 그들 각자의 로직 회로들에 연결한다.
도 3은 로직 칩(102) 또는 메모리 칩(101) 둘 중 하나에 이용하기 위한 예시적인 종래의 볼 그리드 어레이(300)의 예이다. 4개의 채널들(301 내지 304)이 예시의 용이함을 위해 생략된 채로 도시된다. 단순함을 위해, 도 3에서 음영지게 표시되는 단지 3 종류들의 접촉들 ― 전력 접촉들, 접지 접촉들 및 신호 접촉들이 도시된다. 볼 그리드 어레이(300)는 전력 및 접지 연결들이 볼 그리드 어레이(300)의 주변부에서 뿐만 아니라 볼 그리드 어레이(300)의 중심 영역에도 또한 있는 접촉들의 어레인지먼트를 포함한다. 예를 들어, 전력 접촉들(310 내지 314)은 볼 그리드 어레이(300)의 주변부 주위에 위치되는 반면에 전력 접촉들(315 내지 318)은 볼 그리드 어레이(300)의 중심 영역 주위에 위치된다.
도 3의 어레인지먼트는 몇 가지 단점들을 갖는다. 예를 들어, 더욱 많은 라우팅 자원들은, 접촉 및 그의 각자의 층이 동일한 컬럼에 있지 않을 때 각자의 전력 및 접지 접촉들과 전력 및 접지 층들 사이에서 TSV들을 수직으로 형성하는데 이용된다. 유사하게, 더욱 많은 수평 라우팅 자원들은 접촉 및 그의 각자의 층이 동일한 로우에 있지 않을 때 이용된다. 전력 및 접지 접촉들이 상위 층 금속들에 대한 낮은 저항 경로를 요구하기 때문에, 거의 모든 라우팅 자원들이 TSV들에서 소비된다. 즉, 종래의 설계들은 TSV들이 더욱 많은 로우들 및/또는 컬럼들을 이용하여 확산되는 경우 더욱 많은 라우팅 자원들을 이용한다. 부가적으로, 배면측 금속층은 동일한 노드의 접촉들 및 TSV들을 단락시키는데 이용될 때, 접촉들 및 TSV들은 별개의 BSM(BGA Semiauto Mounter) 아일랜들(islands)에 의해 통상적으로 단락된다. 전력(또는 접지)을 각각 제공하는 접촉들의 그룹에 대한 별개의 BSM 아일랜드들의 이용은 다소 복잡하고 비효율적이다. 이에 따라, 볼 그리드 어레이(300)가 개선될 수 있다.
도 1로 돌아와서, 메모리 칩(101)은 로직 칩(102) 상에 배치되어서, 볼 그리드 어레이들(103, 106)의 볼들은 서로 접촉하게 된다는 것에 유념한다. 그러나 볼 그리드 어레이(103)는 메모리 칩(101)의 배면측의 전체 표면 영역을 덮지 않는다. 제조 동안, 언더필(underfill)(도시되지 않음)이 다양한 컴포넌트들에 대한 기계적 지지부를 제공하기 위해 칩 패키지(100)에 부가될 수 있지만, 제조 동안(언더필이 부가되기 이전에) 메모리 칩의 주변부 주위의 압력은 볼 그리드 어레이들(103, 106)의 상호 접촉 및 정렬에 영향을 주는 토크(torque)를 야기할 수 있다. 토크의 문제는 볼 그리드 어레이(103)에 의해 덮이지 않은, 메모리 칩(101)의 배면측의 표면 영역의 양이 증가함에 따라 증가한다.
일 실시예에서, 반도체 칩은 전기적 접촉들의 어레이 및 반도체 칩의 적어도 하나의 회로를 전기적 접촉들의 어레이에 결합하는 복수의 비아들을 포함한다. 전기적 접촉들의 어레이의 전기적 접촉들 중 제 1 전기적 접촉은 복수의 비아들 중 N개의 비아들에 결합되고, 전기적 접촉들의 어레이의 전기적 접촉들 중 제 2 전기적 접촉은 복수의 비아들 중 M개의 비아들에 결합되고, 여기서, M 및 N은 상이한 값들의 양의 정수들이다.
다른 실시예에서, 반도체 칩은 반도체 칩 외부의 전기적 접촉을 제공하기 위한 제 1 및 제 2 수단을 포함한다. 칩은 또한 반도체 칩의 제 1 회로에 결합하기 위한 제 1 수단 ― 제 1 회로 결합 수단은 제 1 전기적 접촉 수단과 통신함 ― , 및 반도체 칩의 제 2 회로에 결합하기 위한 제 2 수단을 포함한다. 제 2 회로 결합 수단은 제 2 전기적 접촉 수단과 통신한다. 제 1 회로 결합 수단의 수는 제 2 회로 결합 수단의 수와 상이하다.
또 다른 실시예에서, 반도체 칩 제조 방법은 반도체 칩의 적어도 하나의 회로에 결합되는 복수의 비아들을 제조하는 단계, 및 복수의 비아들과 통신하는 전기적 접촉들의 어레이를 제조하는 단계를 포함한다. 전기적 접촉들의 어레이의 전기적 접촉들 중 제 1 전기적 접촉은 복수의 비아들 중 N개의 비아들에 결합되고, 전기적 접촉들의 어레이의 전기적 접촉들 중 제 2 전기적 접촉은 복수의 비아들 중 M개의 비아들에 결합되고, 여기서, M 및 N은 상이한 값들의 양의 정수들이다.
위에서는 이어지는 상세한 설명이 더 잘 이해될 수 있도록 본 개시의 특징들 및 기술적 이점들을 상당히 넓게 약술하였다. 본 개시의 청구항들의 요지를 형성하는 부가적인 특징들 및 이점들이 이하에 기술될 것이다. 기재되는 개념 및 특정한 실시예들은 본 개시의 동일한 목적들을 수행하기 위한 다른 구조들을 설계하거나 수정하기 위한 근간으로서 쉽게 활용될 수 있다는 것이 당업자들에 의해 인지되어야 한다. 또한, 이러한 등가의 구성물들은 첨부된 청구항들에서 기술되는 바와 같은 본 개시의 기술로부터 벗어나지 않는다는 것이 당업자들에 의해 이해되어야 한다. 추가의 목적들 및 이점들과 함께, 동작의 방법 및 본 개시의 구성 둘 다에 관하여 본 개시의 특징이라고 여겨지는 신규한 특징들은 첨부 도면들과 함께 고려될 때 이하의 설명으로부터 더 잘 이해될 것이다. 그러나 도면들 각각은 예시 및 설명의 목적만을 위해 제공되며, 본 개시의 제한들의 한정으로서 의도되지 않는다는 것이 명확히 이해되어야 한다.
본 개시의 보다 완전한 이해를 위해, 이제 첨부 도면들과 함께 이루어지는 이하의 설명을 참조한다.
도 1은 예시적인 종래의 칩 패키지의 예를 도시하는 도면.
도 2는 도 1의 메모리 칩에 대한 종래의 예시적인 레이아웃의 예를 도시하는 도면.
도 3은 도 1의 로직 칩 또는 메모리 칩 중 하나에 이용하기 위한 예시적인 종래의 볼 그리드 어레이의 예를 도시하는 도면.
도 4는 일 실시예에 따라 적응되는 예시적인 시스템의 예를 도시하는 도면.
도 5는 일 실시예에 따라 적응되는 예시적인 프로세스의 예를 도시하는 도면.
도 6은 일 실시예에 따라 적응되는 예시적인 어레이의 예를 도시하는 도면.
도 7은 몇몇 실시예들에서 이용하기 위한 입력/출력 접촉들에 대한 TSV들의 예시적인 어레인지먼트들의 예를 도시하는 도면.
도 8은 일 실시예에 따라 적응되는 예시적인 프로세스의 예를 도시하는 도면.
도 9는 본 개시의 실시예가 유리하게 이용될 수 있는 예시적인 무선 통신 시스템을 도시하는 도면.
도 4는 일 실시예에 따라 적응되는 예시적인 시스템(400)의 예이다. 시스템(400)은 로직 칩(402) 및 메모리 칩(401)을 포함한다. 메모리 칩(401)은 접촉들(422, 423)을 포함하고 로직 칩(402)은 접촉들(412, 413)을 포함한다. 도 4는 편의를 위해 단지 4개의 접촉들(412, 413, 422, 423)만을 도시하지만, 다양한 실시예들은 어레이들에 배열된 다수의 더 많은 접촉들을 포함할 수 있다는 것이 이해된다. 도 4에서, 접촉들은 로직 칩(402)과 메모리 칩(401) 사이에서 전기적 접촉을 제공하도록 정렬되는 어레이들로 배열된다. 구체적으로, 접촉들(422 및 423)은 메모리 칩(401)의 다양한 메모리 유닛들(도시되지 않음)에 액세스하기 위해 재분배 층(415)과 통신한다. 마찬가지로, 접촉들(412 및 413)은 쓰루 실리콘 비아들(TSV들)(416, 417)에 의해 금속층들(418) 및 로직 회로들(도시되지 않음)과 통신한다. RDL이 도 4의 실시예에서 로직 칩(402) 상에 도시되지 않았지만, RDL은 대안적인 실시예들에서 제공될 수 있다. 또한, 반도체 재료로서 실리콘의 이용은 예시적이며, 다른 실시예들은 다른 반도체 재료들을 이용할 수 있다.
TSV들(416, 417)로 관심을 돌려보면, 접촉(412)은 단일의 TSV와 통신하는 반면에, 접촉(413)은 2개의 TSV들과 통신한다는 것에 유념한다. 다양한 실시예들은 성능을 개선하기 위해 몇 개의 접촉들에 대해 상이한 수들의 TSV들을 이용한다. 예를 들어, 이 예에서, 접촉(412)은 신호 접촉이고, TSV(416)는 금속층들(418)에서의 회로들로부터 접촉(412)으로 데이터 신호들을 전달한다. 부가적으로, 이 예에서, 접촉(413)은 TSV들(417a 및 417b)을 통해 전력을 수신하는 전력 접촉이다. 일반적으로, 단일의 접촉에서의 TSV들의 수가 증가하면, 저항은 감소하는 반면에 커패시턴스는 증가한다. 한편, 일반적으로, 단일의 접촉에서의 TSV들의 수가 감소하면, 저항은 증가하는 반면에 커패시턴스는 감소한다. 접촉(412)은 금속 층들(418)에서의 회로들과 접촉(412) 간의 커패시턴스의 양을 감소시키기 위해 단일의 TSV와 통신한다. 한편, 접촉(413)은 전력 소스(도시되지 않음)와 접촉(413) 간의 저항의 양을 감소시키기 위해 2개의 TSV들과 통신하고, 커패시턴스의 일부 양은 특히 감소되는 저항의 이익의 견지에서 묵인될 수 있다.
도 4가 하나의 예시적인 실시예를 도시하지만, 실시예들의 범위는 접촉 당 임의의 특정 수의 TSV들로 제한되지 않는다. 몇몇 애플리케이션들에서, 단일의 접촉에 대한 TSV들의 수는 하나를 초과하는 반면에, 몇몇 전력 접촉들이 단지 단일의 TSV를 활용할 수 있다. 정해진 접촉을 서빙하는 TSV들의 수는 비용, 성능, 또는 다른 관련된 인자들에 관하여 설계를 유리하게 하도록 구성될 수 있다. 부가적으로, 다양한 실시예들은 전력 또는 신호들을 전달하는 것 이외의 목적들을 위해 비아들(vias)을 이용할 수 있다. 예를 들어, 몇몇 실시예들은 칩의 외부로 열을 이동시킴으로써 열적 지지부를 제공하도록 비아를 이용할 수 있고, 이러한 열적 비아는 위에서 기술된 원리들에 따라 구성될 수 있다.
기계적 지지부 범프들(411, 421)은 로직 회로들 또는 메모리 유닛들과 접촉하지 않는다. 대신, 기계적 지지부 범프들(411, 421)은 기계적 지지부를 제공하기 위해 그들 각자의 칩들의 주변부를 향해 칩들(401, 402) 각각의 볼 그리드 어레이들의 영역들의 외부에 배치된다. 다수의 실시예들에서, 접촉들(412, 413 및 422, 423)은 솔더 볼들이고, 기계적 지지부 범프들(411 및 421)은 접촉들(412, 413 및 422, 423)을 생성하는 동일한 프로세스들에 의해 또한 제조되는 볼들이다. 다른 실시예들에서, 기계적 지지부 범프들은 실제 전기적 접촉들과 상이한 시간들에 그리고/또는 상이한 프로세스들로 제조된다. 부가적으로, 실시예들의 범위는 전기적 접촉들 또는 기계적 지지부 범프들의 임의의 특정한 형상으로 제한되지 않는다. 또한, 몇몇 실시예들에서, 예를 들어, 더 큰 범프들 또는 상이한 형상의 범프들을 이용함으로써 기계적 지지부를 제공하면서 기계적 지지부 범프들을 하나의 칩에 부가하고 다른 칩에는 부가하지 않는 것이 가능하다.
기계적 지지부 범프들(411, 421)은, 그렇지 않으면 토크를 야기하고 접촉들(412, 413 및 422, 423)의 전기적 통신 및/또는 정렬을 붕괴했을 수 있는 기계적 압력의 효과를 개선하기 위해 칩들(401 및 402)의 에지들 근처에 배치되고 정렬된다. 범프들(411 및 421)과 같은 기계적 지지부 범프들의 가용성은 칩 패키지들의 설계자에게 유연성을 제공할 수 있다. 예를 들어, 메모리 칩 상의 접촉들은 도 2에서 도시된 바와 같이 칩의 중심 근처에 어레이들로 배치될 수 있다. 메모리 칩이 로직 칩과 적층될 때, 2개의 칩들 간의 어레이 연결들로 인해 메모리 칩의 중심에서 양호한 지지가 존재할 수 있다. 그러나 메모리 칩의 표면 영역이 메모리 칩의 접촉 어레이의 영역보다 큰 경우, 메모리 칩의 에지 근처에서 기계적 지지가 거의 존재하지 않아서, 힘(force)들이 메모리 칩의 에지 근처에 가해질 때 스택에 기계적 장애를 일으키게 된다.
칩 패키지의 설계자는 기계적 지지부를 증가시키기 위해 메모리 칩들 및/또는 로직 칩들에 기계적 지지부 범프들을 부가할 수 있다. 기계적 지지부 범프들의 가용성은 설계자가 다양한 메모리 칩들 사이에서, 그들 각자의 접촉 어레이들의 영역들에 비해서 큰 표면 영역들을 갖는 몇 개를 선택하도록 허용할 수 있다. 설계자는 칩들이 적층된 이후 또는 칩들의 제조 동안 기계적 지지부 범프들을 부가할 수 있다.
위의 실시예들이 하나의 메모리 칩 및 하나의 로직 칩을 포함하지만, 실시예들의 범위는 이것으로 제한되지 않는다. 예를 들어, 다양한 실시예들은 사용된 칩들의 수 또는 칩들의 타입들과 무관하게, 임의의 종류의 적층된-칩 어레인지먼트에 기계적 지지부 범프들을 적용할 수 있다.
도 5는 일 실시예에 따라 적응된 예시적인 프로세스(500)의 예이다. 프로세스(500)는 예를 들어, 반도체 칩 패키지를 제조하는 머신 및/또는 사람에 의해 수행될 수 있다.
블록(501)에서, 제 1 및 제 2 반도체 칩은 칩 패키지에서 적층된다. 제 1 반도체 칩은 제 2 반도체 칩 상의 전기적 접촉들의 제 2 어레이와 정렬되는 전기적 접촉들의 제 1 어레이를 갖는다. 반도체 칩들 중 어느 하나 또는 둘 다는 도 4에 관하여 위에서 기술된 바와 같이 하나 이상의 인자들(예를 들어, 성능)을 최적화하기 위해 거기에 배열된 비아들을 포함할 수 있다. 블록(502)에서, 칩 패키지에 대한 기계적 지지부는 제 1 및 제 2 반도체 칩들 사이의 그리고 전기적 접촉들의 제 1 및 제 2 어레이들의 외부의 표면 영역 내의 범프들을 이용하여 제공된다. 범프들은 예를 들어, 기계적 지지부가 가장 효율적인 장소에 기초하여 배치될 수 있다. 예를 들어, 범프들은 더 작은 칩들의 코너들에 또는 코너 근처에, 더 작은 칩들의 하나 이상의 에지들 근처에 및/또는 도움이 될 수 있는 그 밖의 다른 장소에 배치될 수 있다. 범프들은 지금 알려진 또는 추후에 개발되는 다양한 기법들 중 임의의 기법에 따라 제조될 수 있다. 일 예에서, 언더 범프 금속층(under bump metal layer; UMB)은 웨이퍼 상에 증착되어 전기 도금을 위한 전극을 제공한다. 리소그라피 프로세스는 웨이퍼 상에 레지스트를 패터닝하기 위해 수행되며, 여기서 범프들을 형성하기 위한 영역들이 레지스트를 갖지 않을 것이다. 웨이퍼는 웨이퍼를 캐소드로서 바이어싱되게 하는 도금액에 담가(submerge)진다. 금속(예를 들어, Cu, Sn 등)은 목표 영역 상에 증착된다. 도금을 완료한 이후, 레지스트는 벗겨(strip)진다. 오픈 필드(open field) 상의 UBM은 습식 케미스트리(wet chemistry)에 의해 제거된다.
프로세스(500)가 일련의 이산 프로세스들로서 도시되지만, 실시예들의 범위는 이것으로 제한되지 않는다. 다양한 실시예들은 프로세스(500)의 동작들을 부가, 생략, 재배열, 또는 수정할 수 있다. 예를 들어, 몇몇 실시예들에서, 범프들은 개별 반도체 칩들의 제조 동안과 같이 반도체 칩들이 적층되기 이전에 부가된다. 다른 실시예들에서, 범프들은 반도체 칩들이 제조된 이후에도 부가될 수 있다. 다양한 실시예들에서, 프로세스(500)는 예를 들어, 셀 전화, 컴퓨터, 네비게이션 디바이스 등과 같은 디바이스 내로 칩 패키지를 통합하고 그리고/또는 언더필(underfill)을 부가하는 것과 같은 추가의 동작들을 포함할 수 있다.
위의 예시적인 실시예들은 기계적인 지지부 범프들의 이용을 포함해서 기계적인 지지부를 제공하기 위한 기법들을 도시한다. 아래의 예들은 칩 내의 회로들과 전기적 접촉들 사이는 물론, 2개 이상의 적층된 칩들 사이의 전기적 통신을 제공하기 위한 기법들을 예시한다.
도 6은 일 실시예에 따라 적응된 예시적인 어레이(600)의 예이다. 접촉들의 어레이(600)는 도 1 및 도 4의 칩들과 같은 메모리 및 로직 칩들에서 이용될 수 있다. 도 3의 레이아웃과 대조적으로, 전력 및 접지 접촉들은 어레이의 주변부 근처에서 그리고 어레이의 중심으로부터 떨어져서 클러스터된다. 예를 들어, 전력 접촉들은 로우들(610 및 611)에 배열되고, 접지 접촉들은 로우들(620 및 621)에 배열된다. 전력 접촉들은 전력 금속층(630)과 통신한다. 유사하게, 접지 접촉들은, 이 예에서 단일의 BSM(BGA Semiauto Mounter) 형상을 포함하는 접지 금속층(640)과 통신한다.
도 6에서 도시된 어레인지먼트의 결과는 다른 전력 접촉들 근처로 전력 접촉들을, 다른 접지 접촉들 근처로 접지 접촉들을 유지하는 것이며, 전력 및 접지 접촉들 둘 다는 전력 및 접지 금속층들 가까이에 배치된다. 또한, 접지 금속층(640)이 어레이(600)의 중심에 가까이에 있을지라도, 접지 접촉들(및 전력 접촉들)은 어레이의 중심으로부터 배제된다. 도 3에 도시된 종래의 어레이에 대조적으로, 도 6의 어레이는 더 많은 접촉들(more of the contacts)이 별개의 BSM 아일랜드들로서 보단 오히려 플러드-타입 영역(flood-type area)에 의해 단락(short)되도록 허용하는 방식으로 접촉들을 정렬한다. 즉, 도 6의 예시적인 레이아웃은 하나의 VDD(전력) 노드가 전력 접촉들과 단락되고 하나의 VSS(접지) 노드가 접지 접촉들과 단락되도록 접촉들을 배열하며, 이는 적어도 라우팅 자원들의 견지에서 도 3의 어레이보다 더 효율적인 어레인지먼트이다.
도 6은 다수의 채널들로 분할되지 않는 어레이를 도시하지만, 실시예들의 범위는 이것으로 제한되지 않는다. 다른 예에서, 어레이는 4개의 채널들로 분할된다. 다수의 실시예들은 채널들의 N x M 어레인지먼트를 포함하며, 여기서 N 및 M은 0보다 큰 임의의 정수일 수 있다. 접촉들의 임의의 어레이는 다양한 실시예들에 따라 적응될 수 있다.
도 7은 몇몇 실시예들에서 이용하기 위한 입력/출력 접촉들(예를 들어, 솔더 볼들)에 대한 TSV들의 예시적인 어레인지먼트들의 예이다. 도 7은 접촉들(710, 720 및 730) 각각에 관하여 TSV들의 가능한 배치를 예시하기 위해, 그 내부에 도시되는 둥근점들을 갖는 접촉들(예를 들어, 솔더 범프들)(710, 720, 및 730)의 하향식 뷰(top-down view)를 제공한다. TSV들 각각은 반도체 칩 내부의 하나 이상의 로직 회로들 또는 메모리 유닛들(도시되지 않음)과 정해진 접촉 간의 전기적 또는 열적 통신을 제공할 수 있다.
도시되는 바와 같이, 접촉(710)은 하나의 TSV(711)과 통신하는 반면에, 접촉(720)은 2개의 TSV들(721, 722)과 통신한다. 접촉(730)은 4개의 TSV들(731 내지 734)과 통신한다. 접촉들(710, 720, 및 730)의 형상들은 물론 상대적 배치들 및 TSV들의 수들은 예시적이며, 다른 실시예들에서 상이할 수 있다. 도 7의 원리들에 따른 TSV들의 어레인지먼트들은 도 1 및 도 4의 접촉들의 어레이에 이용하기 위해 적응될 수 있다.
도 8은 일 실시예에 따라 적응되는 예시적인 프로세스(800)의 예이다. 프로세스(800)는 예를 들어, 반도체 칩 패키지를 제조하는 머신 및/또는 사람에 의해 수행될 수 있다.
블록(801)에서, 접지는 접촉들의 제 1 그룹과 전기적으로 접촉된다. 블록(802)에서, 전력 소스는 접촉들의 제 2 그룹과 전기적으로 접촉된다. 몇몇 실시예들에서, 접촉들은 볼 그리드 어레이에 솔더 범프들을 포함하고, 전력 소스 및 접지는 금속층들을 포함한다. 접지/전력 소스와 접촉들 간의 전기적 통신은 RDL 및/또는 TSV들의 이용을 통해서 이루어지는 것을 포함해서 다양한 방식들 중 임의의 방식으로 이루어질 수 있다. TSV들은 도 4에 관하여 위에서 논의되는 바와 같이 하나 이상의 관련된 인자들(예를 들어, 저항 및/또는 커패시턴스)에 영향을 주도록 배열될 수 있다.
블록(803)에서, 데이터 라인들은 접촉들의 제 3 그룹과 전기적으로 접촉한다. 데이터 라인들 상의 데이터 신호들은 메모리 유닛 또는 로직 회로로부터 수신될 수 있고, TSV들 및/또는 RDL들의 이용을 통해 전달될 수 있다. 접촉들의 제 1 및 제 2 그룹들은 어레이의 주변부 주위에 클러스터된다. 전력 및 접지 접촉들의 어레인지먼트는 전력 및 접지 접촉들이 접촉들의 어레이의 중심 근처가 아니라, 오히려 도 6에서 도시된 바와 같이 어레이의 주변부 주위에 배열되게 된다.
프로세스(800)가 일련의 이산 프로세스들로서 도시되지만, 실시예들의 범위는 이것으로 제한되지 않는다. 다양한 실시예들이 프로세스(800)의 동작들을 부가, 생략, 재배열, 또는 수정할 수 있다. 예를 들어, 몇몇 실시예들에서, 접촉들 및 그들의 전기적 연결들은 동일한 프로세스들을 이용하여 동시에 제조될 수 있다. 또한, 프로세스(800)는 칩들이 서로 통신하도록 어레이를 다른 칩 상의 어레이와 정렬하고 칩들을 적층하는 것과 같이 추가의 프로세싱을 포함할 수 있다. 프로세스(800)에 따라 제조되는 반도체 칩들은 다양한 프로세서-기반 디바이스들 중 임의의 디바이스내로 통합될 수 있다.
도 9는 본 개시의 실시예들이 유리하게 이용될 수 있는 예시적인 무선 통신 시스템(900)을 도시한다. 예시의 목적을 위해, 도 9는 3개의 원격 유닛들(920, 930 및 940) 및 2개의 기지국들(950, 960)을 도시한다. 무선 통신 시스템들은 더욱 많은 원격 유닛들 및 기지국들을 가질 수 있다는 것이 인지될 것이다. 원격 유닛들(920, 930 및 940)은 위에서 논의된 바와 같이 다양한 실시예들에서, 개선된 전기적 접촉 어레인지먼트들 및/또는 내부 기계적 지지부 구조들을 포함하는 개선된 반도체 디바이스들(925A, 925B, 및 925C)을 각각 포함한다. 도 9는 기지국들(950, 960)로부터 원격 유닛들(920, 930, 및 940)로의 순방향 링크 신호들(980) 및 원격 유닛들(920, 930, 및 940)로부터 기지국들(950, 960)로의 역방향 링크 신호들(990)을 도시한다.
도 9에서, 원격 유닛(920)은 모바일 전화로서 도시되고, 원격 유닛(930)은 휴대용 컴퓨터로서 도시되고, 원격 유닛(940)은 무선 로컬 루프 시스템 내의 컴퓨터로서 도시된다. 예를 들어, 원격 유닛(920)은 셀 전화들, 핸드-헬드 개인 통신 시스템들(PCS) 유닛들, 개인 휴대 정보 단말과 같은 휴대용 데이터 유닛들과 같은 모바일 디바이스들을 포함할 수 있다. 원격 유닛(920)은 또한 미터 판독 장비와 같은 고정 위치 데이터 유닛들을 포함할 수 있다. 도 9가 본 개시의 교시들에 따른 원격 유닛들을 예시하지만, 본 개시는 이러한 예시적인 예시된 유닛들로 제한되지 않는다. 본 개시는 반도체 칩을 포함하는 임의의 디바이스에서 적합하게 이용될 수 있다. 특정한 회로가 기술되었지만, 개시된 회로 모두가 본 개시를 실시하는데 요구되는 것은 아니란 것이 당업자에 의해 인지될 것이다. 또한, 특정한 잘 알려진 회로들이 본 개시에 대한 초점을 유지하기 위해 기술되지 않는다.
여기서 기술된 방법들은 애플리케이션에 의존하여 다양한 컴포넌트들에 의해 구현될 수 있다. 예를 들어, 이 방법들은 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 하드웨어 구현에 있어서, 프로세싱 유닛들은 하나 이상의 주문형 집적 회로들(ASIC들), 디지털 신호 프로세서들(DSP들), 디지털 신호 프로세싱 디바이스들(DSPD들), 프로그래밍 가능한 로직 디바이스들(PLD들), 필드 프로그래밍 가능한 게이트 어레이들(FPGA들), 프로세서들, 제어기들, 마이크로-제어기들, 마이크로프로세서들, 전자 디바이스들, 여기서 기술된 기능들을 수행하도록 설계된 다른 전자 유닛들, 또는 이들의 조합 내에서 구현될 수 있다.
펌웨어 및/또는 소프트웨어 구현에 있어서, 방법들은 여기서 기술된 기능들을 수행하는 모듈들(예를 들어, 프로시저들, 함수들 등)로 구현될 수 있다. 명령들을 유형적으로(tangibly) 구현하는 임의의 기계-판독 가능한 매체는 여기서 기술되는 방법들을 구현하는데 이용될 수 있다. 예를 들어, 소프트웨어 코드들은 메모리에 저장되고 프로세서 유닛에 의해 실행될 수 있다. 메모리는 프로세서 유닛 내에서 또는 프로세서 유닛 외부에서 구현될 수 있다. 여기서 이용되는 바와 같은 용어 “메모리”는 임의의 타입의 장기, 단기, 휘발성, 비휘발성, 또는 다른 메모리를 지칭하고, 임의의 특정한 타입의 메모리 또는 임의의 특정한 수의 메모리들, 또는 메모리가 저장되는 매체들의 타입으로 제한되지 않는다.
펌웨어 및/또는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터-판독 가능한 매체 상에 코드 또는 하나 이상의 명령들로서 저장될 수 있다. 예들은 컴퓨터 프로그램이 인코딩된 컴퓨터-판독 가능한 매체들 및 데이터 구조가 인코딩된 컴퓨터-판독 가능한 매체들을 포함한다. 컴퓨터-판독 가능한 매체들은 물리적인 컴퓨터 저장 매체들을 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 제한이 아닌 예로서, 이러한 컴퓨터-판독 가능한 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장소, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 데이터 구조들 또는 명령들의 형태로 원하는 프로그램 코드를 저장하는데 이용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있고; 여기에서 사용되는 바와 같은 디스크(disk) 및 디스크(disc)는 콤팩트 디스크(CD: compact disc), 레이저 디스크(laser disc), 광학 디스크(optical disc), 디지털 다기능 디스크(DVD: digital versatile disc), 플로피 디스크(floppy disk) 및 블루-레이 디스크(blu-ray disc)를 포함하며, 여기서 디스크(disk)들은 통상적으로 자기적으로 데이터를 재생하는 반면에 디스크(disc)들은 레이저들을 통해 데이터를 광학적으로 재생한다. 위의 것들의 조합들은 또한 컴퓨터-판독가능한 매체들의 범위 내에 포함되어야 한다.
컴퓨터 판독 가능한 매체 상의 저장 이외에, 명령들 및/또는 데이터는 통신 장치에 포함되는 전송 매체들 상의 신호들로서 제공될 수 있다. 예를 들어, 통신 장치는 명령들 및 데이터를 나타내는 신호들을 갖는 트랜시버를 포함할 수 있다. 명령들 및 데이터는 하나 이상의 프로세서들이 청구항들에서 약술되는 기능들을 구현하게 하도록 구성된다.
본 개시 및 그의 이점들이 상세히 기술되었지만, 다양한 변경들, 대체들, 및 대안들이 첨부된 청구항들에 의해 정의되는 바와 같은 본 개시의 기술로부터 벗어남 없이 여기서 이루어질 수 있다는 것이 이해되어야 한다. 또한, 본 출원의 범위는 명세서에서 기술되는 프로세스, 머신, 제조, 성분(matter)의 조성물, 수단, 방법들 및 단계들의 특정한 실시예들로 제한되도록 의도되지 않는다. 당업자가 본 개시로부터 쉽게 인지할 바와 같이, 여기서 기술되는 대응하는 실시예들과 실질적으로 동일할 결과를 달성하고 실질적으로 동일한 기능을 수행하는 현재 존재하거나 추후에 개발될 프로세스들, 머신들, 제조, 성분의 조성물, 수단, 방법들 또는 단계들이 본 개시에 따라 활용될 수 있다. 이에 따라, 첨부된 청구항들은 이러한 프로세스들, 머신들, 제조, 성분의 조성물, 수단, 방법들, 또는 단계들을 자신의 범위 내에 포함하도록 의도된다.

Claims (24)

  1. 반도체 칩으로서,
    접지 접촉들의 어레이, 전력 접촉들의 어레이 및 신호 접촉들의 어레이를 포함하는 전기적 접촉들의 어레이 ― 상기 전력 접촉들의 어레이와 상기 접지 접촉들의 어레이는 상기 전기적 접촉들의 어레이의 주변부에 배치되고, 상기 신호 접촉들의 어레이는 상기 전기적 접촉들의 어레이의 중심에 배치되며, 상기 신호 접촉들의 어레이는 접지 금속층에 의해 적어도 부분적으로 둘러싸임 ―; 및
    상기 반도체 칩의 적어도 하나의 회로를 상기 전기적 접촉들의 어레이에 결합하는 복수의 비아들
    을 포함하고,
    상기 전기적 접촉들의 어레이의 전기적 접촉들 중 제 1 전기적 접촉은 상기 복수의 비아들 중 N개의 비아들에 결합되고,
    상기 전기적 접촉들의 어레이의 전기적 접촉들 중 제 2 전기적 접촉은 상기 복수의 비아들 중 M개의 비아들에 결합되고, 여기서, M 및 N은 상이한 값들의 양의 정수들이며,
    상기 전력 접촉들과 상기 접지 접촉들은 하나의 전력 노드가 상기 전력 접촉들과 단락되고 하나의 접지 노드가 상기 접지 접촉들과 단락되도록 배치되는,
    반도체 칩.
  2. 제 1 항에 있어서,
    상기 제 1 전기적 접촉은 전력 접촉을 포함하고,
    상기 제 2 전기적 접촉은 신호 접촉을 포함하고,
    추가로, M은 N보다 큰,
    반도체 칩.
  3. 제 1 항에 있어서,
    상기 복수의 비아들은 적어도 하나의 열적 비아를 포함하는,
    반도체 칩.
  4. 제 1 항에 있어서,
    상기 복수의 비아들은 쓰루 실리콘 비아들(Through Silicon Vias; TSV들)을 포함하는,
    반도체 칩.
  5. 제 1 항에 있어서,
    상기 N개의 비아들은 상기 제 1 전기적 접촉에 직접 결합하는,
    반도체 칩.
  6. 제 1 항에 있어서,
    상기 N개의 비아들은 재분배 층(redistribution layer)을 통해 상기 제 1 전기적 접촉에 결합하는,
    반도체 칩.
  7. 제 1 항에 있어서,
    상기 전기적 접촉들의 어레이의 외부의 복수의 지지부 범프들(support bumps)
    을 더 포함하고,
    상기 지지부 범프들은 상기 반도체 칩을 포함하는 칩 패키지에 대한 기계적인 지지부를 제공하는,
    반도체 칩.
  8. 제 7 항에 있어서,
    상기 반도체 칩은 상기 칩 패키지의 메모리 칩에 결합되는 로직 칩인,
    반도체 칩.
  9. 삭제
  10. 제 1 항에 있어서,
    음악 재생기, 비디오 재생기, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 구성된 그룹으로부터 선택되는 디바이스 내로 통합되는,
    반도체 칩.
  11. 반도체 칩으로서,
    상기 반도체 칩 외부에 전기적 접촉을 제공하기 위한 전력 수단;
    상기 반도체 칩 외부에 전기적 접촉을 제공하기 위한 시그널링 수단; 및
    상기 반도체 칩 외부에 전기적 접촉을 제공하기 위한 접지 수단
    을 포함하는 전기적 접촉들의 어레이;
    상기 반도체 칩의 제 1 회로에 결합하기 위한 제 1 수단 ― 제 1 회로 결합 수단은 제 1 전기적 접촉 수단과 통신함 ― ; 및
    상기 반도체 칩의 제 2 회로에 결합하기 위한 제 2 수단 ― 제 2 회로 결합 수단은 제 2 전기적 접촉 수단과 통신함 ―
    을 포함하고,
    제 1 회로 결합 수단의 수는 제 2 회로 결합 수단의 수와 상이하며,
    상기 전력 수단 및 상기 접지 수단은 상기 전기적 접촉들의 어레이의 주변부에 배치되고, 상기 시그널링 수단은 상기 전기적 접촉들의 어레이의 중심에 배치되며, 상기 시그널링 수단은 접지 금속층에 의해 적어도 부분적으로 둘러싸이고, 그리고
    상기 전력 수단과 상기 접지 수단은 하나의 전력 노드가 상기 전력 수단과 단락되고 하나의 접지 노드가 상기 접지 수단과 단락되도록 배치되는,
    반도체 칩.
  12. 제 11 항에 있어서,
    상기 제 1 및 제 2 전기적 접촉 수단은 볼 그리드 어레이의 솔더 볼들(solder balls)을 포함하는,
    반도체 칩.
  13. 제 11 항에 있어서,
    상기 제 1 및 제 2 회로 결합 수단은 쓰루 실리콘 비아들(TSV들)을 포함하는,
    반도체 칩.
  14. 삭제
  15. 제 11 항에 있어서,
    상기 제 1 회로 결합 수단의 수는 상기 제 2 회로 결합 수단의 수보다 큰,
    반도체 칩.
  16. 제 11 항에 있어서,
    상기 반도체 칩은 메모리 칩을 갖는 칩 패키지에 포함되고,
    상기 제 1 및 제 2 전기적 접촉 수단은 메모리 칩 상의 복수의 접촉들과의 전기적 통신을 제공하는,
    반도체 칩.
  17. 제 11 항에 있어서,
    음악 재생기, 비디오 재생기, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 구성된 그룹으로부터 선택되는 디바이스 내로 통합되는,
    반도체 칩.
  18. 반도체 칩을 제조하는 방법으로서,
    상기 반도체 칩의 적어도 하나의 회로에 결합되는 복수의 비아들을 제조하는 단계; 및
    상기 복수의 비아들과 통신하는 전기적 접촉들의 어레이를 제조하는 단계 ― 상기 전기적 접촉들의 어레이는 접지 접촉들의 어레이, 전력 접촉들의 어레이 및 신호 접촉들의 어레이를 포함하고, 상기 전기적 접촉들의 어레이의 전기적 접촉들 중 제 1 전기적 접촉은 상기 복수의 비아들 중 N개의 비아들에 결합되며, 상기 전기적 접촉들의 어레이의 전기적 접촉들 중 제 2 전기적 접촉은 상기 복수의 비아들 중 M개의 비아들에 결합되고, 여기서, M 및 N은 상이한 값들의 양의 정수들임 ―;
    상기 전력 접촉들의 어레이 및 상기 접지 접촉들의 어레이를 상기 전기적 접촉들의 어레이의 주변부에 배치하는 단계;
    상기 신호 접촉들의 어레이를 상기 전기적 접촉들의 어레이의 중심에 배치하는 단계; 및
    상기 신호 접촉들의 어레이를 접지 금속층 내에 배치하는 단계
    를 포함하고,
    상기 전력 접촉들의 어레이 및 상기 접지 접촉들의 어레이를 배치하는 단계는 하나의 전력 노드가 상기 전력 접촉들과 단락되고 하나의 접지 노드가 상기 접지 접촉들과 단락되도록 상기 전력 접촉들과 상기 접지 접촉들을 배치하는 단계를 포함하는,
    반도체 칩을 제조하는 방법.
  19. 제 18 항에 있어서,
    상기 반도체 칩을 칩 패키지의 다른 반도체 칩과 적층하는 단계
    를 더 포함하는,
    반도체 칩을 제조하는 방법.
  20. 제 18 항에 있어서,
    음악 재생기, 비디오 재생기, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 구성된 그룹으로부터 선택되는 디바이스 내로 상기 반도체 칩을 통합하는 단계
    를 더 포함하는,
    반도체 칩을 제조하는 방법.
  21. 삭제
  22. 제 18 항에 있어서,
    상기 전기적 접촉들의 어레이는 솔더 범프들을 포함하는,
    반도체 칩을 제조하는 방법.
  23. 삭제
  24. 삭제
KR1020127023477A 2010-02-08 2011-02-08 비아들의 어레인지먼트들을 제공하는 시스템들 및 방법들 KR101446735B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/701,642 2010-02-08
US12/701,642 US20110193212A1 (en) 2010-02-08 2010-02-08 Systems and Methods Providing Arrangements of Vias
PCT/US2011/024058 WO2011097630A2 (en) 2010-02-08 2011-02-08 Systems and methods providing arrangements of vias

Publications (2)

Publication Number Publication Date
KR20120134121A KR20120134121A (ko) 2012-12-11
KR101446735B1 true KR101446735B1 (ko) 2014-10-06

Family

ID=43904062

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127023477A KR101446735B1 (ko) 2010-02-08 2011-02-08 비아들의 어레인지먼트들을 제공하는 시스템들 및 방법들

Country Status (7)

Country Link
US (1) US20110193212A1 (ko)
EP (1) EP2534687A2 (ko)
JP (1) JP5759485B2 (ko)
KR (1) KR101446735B1 (ko)
CN (1) CN102782842B (ko)
TW (1) TW201203501A (ko)
WO (1) WO2011097630A2 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8097964B2 (en) * 2008-12-29 2012-01-17 Texas Instruments Incorporated IC having TSV arrays with reduced TSV induced stress
US8330489B2 (en) * 2009-04-28 2012-12-11 International Business Machines Corporation Universal inter-layer interconnect for multi-layer semiconductor stacks
KR101683814B1 (ko) * 2010-07-26 2016-12-08 삼성전자주식회사 관통 전극을 구비하는 반도체 장치
US8445918B2 (en) * 2010-08-13 2013-05-21 International Business Machines Corporation Thermal enhancement for multi-layer semiconductor stacks
US9437561B2 (en) * 2010-09-09 2016-09-06 Advanced Micro Devices, Inc. Semiconductor chip with redundant thru-silicon-vias
US8293578B2 (en) 2010-10-26 2012-10-23 International Business Machines Corporation Hybrid bonding techniques for multi-layer semiconductor stacks
TWI469399B (zh) * 2012-06-26 2015-01-11 Ct A Photonics Inc 可拆卸式封裝結構
CN103378179B (zh) 2012-04-16 2016-08-31 源杰科技股份有限公司 光电元件封装体及可拆卸式封装结构
US9658281B2 (en) * 2013-10-25 2017-05-23 Taiwan Semiconductor Manufacturing Company Limited Alignment testing for tiered semiconductor structure
US9343369B2 (en) * 2014-05-19 2016-05-17 Qualcomm Incorporated Three dimensional (3D) integrated circuits (ICs) (3DICs) and related systems
US10424921B2 (en) * 2017-02-16 2019-09-24 Qualcomm Incorporated Die-to-die interface configuration and methods of use thereof
US11398415B2 (en) * 2018-09-19 2022-07-26 Intel Corporation Stacked through-silicon vias for multi-device packages
KR20220072366A (ko) 2020-11-25 2022-06-02 에스케이하이닉스 주식회사 관통 전극을 포함하는 반도체 칩, 및 이를 포함하는 반도체 패키지

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1071126A2 (en) * 1999-07-23 2001-01-24 Agilent Technologies Inc Microcap wafer-level package with vias
JP2004152811A (ja) * 2002-10-28 2004-05-27 Sharp Corp 積層型半導体装置及びその製造方法
US20060118965A1 (en) * 2004-12-02 2006-06-08 Nec Electronics Corporation Semiconductor device, semiconductor module employing thereof and method for manufacturing semiconductor device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100408391B1 (ko) * 2000-06-09 2003-12-06 삼성전자주식회사 전원 배선을 개선한 볼그리드 어레이 패키지 반도체 장치
TW577152B (en) * 2000-12-18 2004-02-21 Hitachi Ltd Semiconductor integrated circuit device
US8158508B2 (en) * 2001-03-05 2012-04-17 Megica Corporation Structure and manufacturing method of a chip scale package
JP2004327910A (ja) * 2003-04-28 2004-11-18 Sharp Corp 半導体装置およびその製造方法
KR101218011B1 (ko) * 2003-11-08 2013-01-02 스태츠 칩팩, 엘티디. 플립 칩 인터커넥션 패드 레이아웃 반도체 패키지 및 그 생산 방법
US7075185B2 (en) * 2004-09-14 2006-07-11 Hewlett-Packard Development Company, L.P. Routing vias in a substrate from bypass capacitor pads
KR20070116115A (ko) * 2005-03-18 2007-12-06 엔엑스피 비 브이 전자 ｒｆ 장치 및 그 제조 방법
JP2007311676A (ja) * 2006-05-22 2007-11-29 Sony Corp 半導体装置とその製造方法
JP4700642B2 (ja) * 2007-03-16 2011-06-15 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
KR100905784B1 (ko) * 2007-08-16 2009-07-02 주식회사 하이닉스반도체 반도체 패키지용 관통 전극 및 이를 갖는 반도체 패키지
US8552563B2 (en) * 2009-04-07 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional semiconductor architecture
US8344512B2 (en) * 2009-08-20 2013-01-01 International Business Machines Corporation Three-dimensional silicon interposer for low voltage low power systems

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1071126A2 (en) * 1999-07-23 2001-01-24 Agilent Technologies Inc Microcap wafer-level package with vias
JP2004152811A (ja) * 2002-10-28 2004-05-27 Sharp Corp 積層型半導体装置及びその製造方法
US20060118965A1 (en) * 2004-12-02 2006-06-08 Nec Electronics Corporation Semiconductor device, semiconductor module employing thereof and method for manufacturing semiconductor device
JP2006165025A (ja) * 2004-12-02 2006-06-22 Nec Electronics Corp 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法

Also Published As

Publication number Publication date
JP5759485B2 (ja) 2015-08-05
KR20120134121A (ko) 2012-12-11
WO2011097630A2 (en) 2011-08-11
TW201203501A (en) 2012-01-16
CN102782842A (zh) 2012-11-14
WO2011097630A3 (en) 2011-09-29
EP2534687A2 (en) 2012-12-19
CN102782842B (zh) 2015-08-05
JP2013519244A (ja) 2013-05-23
US20110193212A1 (en) 2011-08-11

Similar Documents

Publication Publication Date Title
KR101446735B1 (ko) 비아들의 어레인지먼트들을 제공하는 시스템들 및 방법들
KR101639989B1 (ko) 윈도우 인터포저를 갖는 3d 집적 회로 패키지
US9748201B2 (en) Semiconductor packages including an interposer
KR100843213B1 (ko) 메모리 칩과 프로세서 칩이 스크라이브 영역에 배열된관통전극을 통해 연결된 다중 입출력 반도체 칩 패키지 및그 제조방법
US20110180916A1 (en) Multi-chip package having frame interposer
US20190333834A1 (en) Semiconductor packages including bridge die spaced apart from semiconductor die
US11158621B2 (en) Double side mounted large MCM package with memory channel length reduction
US10325881B2 (en) Vertical semiconductor device having a stacked die block
US20220084922A1 (en) Capacitor interposer layer (cil) chiplet design with conformal die edge pattern around bumps
US20140227835A1 (en) Process for improving package warpage and connection reliability through use of a backside mold configuration (bsmc)
US11515289B2 (en) Stacked die integrated with package voltage regulators
CN114551364A (zh) 一种多芯片扇出型封装结构及封装方法
KR20090114492A (ko) 반도체 장치 및 그 제조 방법
US11626359B2 (en) Three-dimensional integrated circuit (3D IC) power distribution network (PDN) capacitor integration
US11296024B2 (en) Nested interconnect structure in concentric arrangement for improved package architecture
US11310911B2 (en) Three-dimensional (3D) integrated circuit (IC) integration of an embedded chip and a preformed metal routing structure
KR100851108B1 (ko) 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법
US11342246B2 (en) Multi-terminal integrated passive devices embedded on die and a method for fabricating the multi-terminal integrated passive devices
CN118116884A (zh) 半导体封装结构

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170629

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180628

Year of fee payment: 5