JP2013519244A - ビアの配列を提供するシステムおよび方法 - Google Patents

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Abstract

半導体チップは、電気コンタクトのアレイと、半導体チップの少なくとも１つの回路を電気コンタクトのアレイに連結する多数のビアとを含む。電気コンタクトのアレイの１番目の電気コンタクトは、Ｎ個のビアに連結され、電気コンタクトのアレイの２番目の電気コンタクトは、Ｍ個のビアに連結される。ＭおよびＮは異なる正の整数値である。また、１番目の電気コンタクトはパワーコンタクトを含み、２番目の電気コンタクトは信号コンタクトを含み、さらにＭはＮより大きいことがある。複数のビアは少なくとも１つの熱的ビアを含み、また貫通シリコンビア（TSV）を含むことがある。

Description

本明細書は一般的に、半導体回路におけるフィーチャの配列、より具体的にはビアの配列に関する。
図１は、例示的な従来のチップパッケージ100を示す図面である。チップパッケージ100は、ロジックチップ102の上部に取り付けられたワイド入力／出力（I／O）メモリチップ101を含む。チップ101および102は、例えば接着剤を用いて、パッケージ基板104上に取り付けられる。ロジックチップ102は、ワイヤボンド105を用いて、基板102上のコンタクト（図示せず）と電気的に通じている。
チップ101および102は、ボールグリッドアレイ103、106を用いて、互いに電気的に連結しているように示される。具体的に、メモリチップ101が（側面から示された）ボールグリッドアレイ103を含み、ロジックチップ102が（同じく側面から示された）ボールグリッドアレイ106を含む。それぞれのボールグリッドアレイ103および106は互いに整列しており、チップ101および102が通じるように、コンタクトがそれらの間に作られる。
図２は、メモリチップ101（図１）に対する従来の例示的なレイアウトを示す図面である。メモリはそれ自体、８個のバンク201−208に分けられる。ワイドI／Oインターフェース（例えば、図１の103）は、４個のチャネル211−214に分けられる。各バンク201−208のそれぞれはチャネルによって支配され、チャネル211−214のそれぞれは２個のバンクを支配する。
チャネル211−214などのチャネルは、様々な形状およびサイズの何れかで提供できる。ボールグリッドアレイの一例は４個のチャネルを含み、各チャネルは略5ミリメートル×0.6ミリメートルであり、6行×48列のボールを含む。本明細書には示されていないが、ある従来システムでは、各ボールグリッドアレイ103、106の下には再分配層（RDL）があり、それは、各はんだボールをそれぞれのメモリ素子（メモリチップ101の場合）またはロジック回路（ロジックチップ102の場合）に連結する。他の従来システムでは、貫通シリコンビア（TSV）がロジックチップ102において、はんだボールをそれらのそれぞれのロジック回路に接続する。
図３は、メモリチップ101またはロジックチップ102の何れかで使用するための例示的な従来のボールグリッドアレイ300を示す図面である。４個のチャネル301−304が、説明を容易にするために、平面で切断された形で示されている。簡単にするために、３種類のコンタクト−パワーコンタクト、接地コンタクト、および信号コンタクト−のみが示されており、それらは図３において濃淡で示されている。ボールグリッドアレイ300はコンタクトの配列を含み、そこでパワーおよび接地接続部は、ボールグリッドアレイ300の周辺部だけでなく、ボールグリッドアレイ300の中心領域にも同様に存在する。例えば、パワーコンタクト310−314はボールグリッドアレイ300の周辺部に位置しているが、一方、パワーコンタクト315−318はボールグリッドアレイ300の中心領域に位置している。
図３の配列は、幾つかの不利点を有する。例えば、それぞれのパワーおよび接地コンタクトと、パワーおよび接地層との間にTSVを作るのに、より多くのルーティングリソースが用いられるが、それはコンタクトとそのそれぞれの層が同一の列にない場合に垂直である。同様に、コンタクトとそのそれぞれの層が同一の行にない場合、より多くの水平なルーティングリソースが用いられる。パワーおよび接地コンタクトは上部層金属への低抵抗パスを所望するため、ほとんどすべてのルーティングリソースがTSVで消費される。言い換えると、従来の設計ではより多くのルーティングリソースを用い、そこでTSVはより多くの行および／または列を用いて広がる。加えて、裏面金属層が同一のノードのTSVおよびコンタクトをショートするのに用いられる場合、コンタクトおよびTSVは従来通り、分離したBGAセミオートマウンター（BGA Semiauto Mounter、BSM）の島によってショートされる。それぞれパワー（または接地）を提供するコンタクトの群に対する分離したBSMの島の使用は、多少複雑で非効率的である。従って、ボールグリッドアレイ300は改善され得る。
図１に戻り、ボールグリッドアレイ103、106のボールが互いに接触しないように、メモリチップ101がロジックチップ102上に配置されることに注意すべきである。しかしながら、ボールグリッドアレイ103はメモリチップ101の裏面の全表面積を覆わない。製造の間、アンダーフィル（図示せず）がチップパッケージ100に添加され、様々な構成要素に機械的サポートを提供することがあるが、（アンダーフィルが添加される前の）製造の間、メモリチップ周辺の圧力は、ボールグリッドアレイ103、106の相互接触および配列に影響を及ぼすトルクをもたらすことがある。トルク問題は、ボールグリッドアレイ103によって覆われていないメモリチップ101の裏面の表面積値が増加するにつれて増加する。
一実施形態では、半導体チップは、電気コンタクトのアレイと、半導体チップの少なくとも１つの回路を電気コンタクトのアレイに連結する複数のビアとを含む。電気コンタクトのアレイの１番目の電気コンタクトは、複数のビアのＮ個のビアに連結され、電気コンタクトのアレイの２番目の電気コンタクトは、複数のビアのＭ個のビアに連結され、ＭおよびＮは異なる正の整数値である。
別の実施形態では、半導体チップは、半導体チップの外部に電気コンタクトを提供するための第１および第２手段を含む。チップはまた、第１電気コンタクト手段と通じている、半導体チップの第１回路に連結するための第１手段と、半導体チップの第２回路に連結するための第２手段とを含む。第２回路連結手段は、第２電気コンタクト手段と通じている。第１回路連結手段の数は、第２回路連結手段の数と異なる。
さらに別の実施形態では、半導体チップ製造方法は、半導体チップの少なくとも１つの回路に連結された複数のビアを作る段階と、複数のビアと通じている電気コンタクトのアレイを作る段階とを含む。電気コンタクトのアレイの１番目の電気コンタクトは、複数のビアのＮ個のビアに連結され、電気コンタクトのアレイの２番目の電気コンタクトは、複数のビアのＭ個のビアに連結され、ＭおよびＭは異なる正の整数値である。
前述では、以下に続く詳細な説明がより良く理解され得るために、本開示の特徴および技術的利点をかなり広く概説した。本開示の特許請求の範囲の対象を形成する追加の特徴および利点は、以下で説明される。本開示と同一の目的を実施するために、開示された概念および特定の実施形態が他の構造を修正または設計するベースとして容易に利用され得ることは、当業者には理解されよう。このような等価な構成が添付の特許請求の範囲に記載の本開示の技術から逸脱しないこともまた、当業者には理解されよう。さらなる目的および利点とともに、その組織および操作方法の両方として本開示の特徴と信じられる新規な特徴は、添付の図面に関連して考慮される場合、以下の説明からより良く理解されよう。しかしながら、それぞれの特徴が例示および説明の目的のみのために提供され、本開示の制限の規定として意図されていないことは、明白に理解され得る。
本開示のより完全な理解のために、ここで添付の図面と併せて以下の説明が参照される。
例示的な従来のチップパッケージを示す図面である。 図１のメモリチップに対する従来の例示的なレイアウトを示す図面である。 図１のメモリチップまたはロジックチップの何れかで使用するための例示的な従来のボールグリッドアレイを示す図面である。 一実施形態に応じて適合された例示的なシステムを示す図面である。 一実施形態に応じて適合された例示的なプロセスを示す図面である。 一実施形態に応じて適合された例示的なアレイを示す図面である。 幾つかの実施形態で使用するための入力／出力コンタクトに対する例示的なTSVの配列を示す図面である。 一実施形態に応じて適合された例示的なプロセスを示す図面である。 本開示の一実施形態が有利に採用され得る例示的な無線通信システムを示す図面である。
図４は、一実施形態に応じて適合された例示的なシステム400を示す図面である。システム400は、ロジックチップ402とメモリチップ401とを含む。メモリチップ401はコンタクト422、423を含み、ロジックチップ402はコンタクト412、413を含む。図４は便宜上、４個のコンタクト412、413、422、423のみを示しているが、様々な実施形態がアレイに配列されたより多くのコンタクトを含み得ることが理解される。図４では、コンタクトは、ロジックチップ402とメモリチップ401との間に電気コンタクトを提供するように整列されたアレイで配列される。具体的には、コンタクト422および423は再分配層415と通じており、メモリチップ401における様々なメモリユニット（図示せず）にアクセスする。同様に、コンタクト412および413は貫通シリコンビア（TSV）416、417によって、ロジック回路（図示せず）および金属層418と通じている。図４の実施形態ではRDLがロジックチップ402に示されていないが、RDLは代替実施形態で提供され得る。さらに、半導体材料としてのシリコンの使用は例示的あり、他の実施形態は他の半導体材料を採用し得る。
TSV416、417に注意を向けると、コンタクト412が単一のTSVと通じている一方、コンタクト413は２つのTSVと通じていることが分かる。様々な実施形態では性能を改善するために、幾つかのコンタクトに対して異なる数のTSVが採用される。例えば、この例では、コンタクト412は信号コンタクトであり、TSV416は金属層418の回路からコンタクト412にデータ信号を伝達する。加えて、この例では、コンタクト413は、TSV417aおよび417bを介して電力を受け取るパワーコンタクトである。一般的に、単一のコンタクトにおけるTSVの数が増加するにつれて、抵抗は減少し、一方、キャパシタンスは増加する。一方、一般的に、単一のコンタクトにおけるTSVの数が減少するにつれて、抵抗は増加し、一方、キャパシタンスは減少する。コンタクト412は、コンタクト412と金属層418の回路との間のキャパシタンス値を減少させるために、単一のTSVと通じている。一方、コンタクト413は、電源（図示せず）とコンタクト413との間の抵抗値を減少させるために、２つのTSVと通じており、特に減少した抵抗の利益を考慮して、ある程度の値のキャパシタンスは許容され得る。
図４が例示的な一実施形態を示す一方、実施形態の範囲は何れかの特定の数のコンタクト毎のTSVに限定されない。ある応用では、信号コンタクトに対するTSVの数は１を超え、一方、あるパワーコンタクトは単一のTSVのみを利用し得る。所与のコンタクトに提供されるTSVの数は、コスト、性能、または他の関連する因子に関して設計の利益になるように構成され得る。加えて、様々な実施形態では、電源または信号を伝達する以外の目的のためのビアが採用され得る。例えば、ある実施形態では、チップ外部に向かって熱を移動させることによって熱的サポートを提供するビアが使用され得、このような熱的ビアは、上述の原理に応じて構成され得る。
機械的サポートバンプ411、421は、ロジック回路またはメモリユニットと接触しない。代わりに、機械的サポートバンプ411、421は、それぞれのチップの周辺部に向かうそれぞれのチップ401、402のボールグリッドアレイ領域の外部に置かれ、機械的サポートを提供する。多くの実施形態では、コンタクト412、413および422、423ははんだボールであり、機械的サポートバンプ411および421はまた、コンタクト412、413および422、423を作るのと同一のプロセスによって作られたボールである。他の実施形態では、機械的サポートバンプは、実際の電気コンタクトとは異なるプロセスおよび／または異なった時間に作られる。加えて、実施形態の範囲は、電気コンタクトまたは機械的サポートバンプの何れかの特定の形状に限定されない。さらに、ある実施形態では、例えばより大きなバンプまたは異なった形状のバンプを使用することによって機械的サポートを提供しながら、他方ではなく一方のチップに機械的サポートバンプを加えることができる。
機械的サポートバンプ411、421は整列され、機械的圧力の効果を改善するためにチップ401および402の端部付近に置かれるが、そうでなければトルクを引き起こし、コンタクト412、413および422、423の整列および／または電気的通信を妨害することがある。バンプ411および421などの機械的サポートバンプの利用可能性は、チップパッケージの設計者に柔軟性を提供することができる。例えば、図２に示すように、メモリチップ上のコンタクトは、チップの中心付近にアレイで配置され得る。メモリチップがロジックチップと積層されるとき、２つのチップ間のアレイ接続により、メモリチップの中心で良好にサポートされ得る。しかしながら、メモリチップの表面積がメモリチップのコンタクトアレイの面積より大きい場合、メモリチップの端部付近に機械的サポートがほとんどなく、メモリチップの端部付近に力が加えられるときには、その積層体に機械的破壊が起こりやすくなる。
チップパッケージの設計者は、機械的サポートを増加するために、メモリチップおよび／またはロジックチップに機械的サポートバンプを加えることができる。機械的サポートバンプの利用可能性により、設計者は様々なメモリチップの中からそれぞれのコンタクトアレイの面積に比べて大きな表面積を有するものを選ぶことができる。設計者はチップの製造中またはチップが積層された後に、機械的サポートバンプを加えることができる。
上記の実施形態が１つのメモリチップおよび１つのロジックチップを含む一方、実施形態の範囲はそのように限定されない。例えば、様々な実施形態では、用いられるチップのタイプまたはチップの数にかかわらず、機械的サポートバンプを何れかの種類の積層されたチップ配列に適用することができる。
図５は、一実施形態に応じて適合された例示的なプロセス500を示す図面である。プロセス500は、例えば半導体チップパッケージを作る人および／または機械によって実施され得る。
ブロック501では、第１および第２半導体チップがチップパッケージで積層される。第１半導体チップは、第２半導体チップ上の電気コンタクトの第２アレイと整列している電気コンタクトの第１アレイを有する。半導体チップの何れかまたは両方が、図４に関連して上述したように、１つまたは複数の因子（例えば性能など）を最適化するためにその場所に配列されたビアを含むことができる。ブロック502では、チップパッケージに対する機械的サポートが、バンプを用いて、電気コンタクトの第１および第２アレイの外部並びに第１および第２半導体チップの間の表面積内に提供される。バンプは、例えば機械的サポートが最も効果的な場所をベースとして配置され得る。例えば、バンプは、小さなチップの角または角付近、小さなチップの１つまたは複数の角付近、および／または有益であり得る何れかの場所に配置され得る。バンプは、現在既知のまたは後に開発される様々な技術の何れかによって作られ得る。一例では、アンダーバンプ金属層（UBM）がウエハ上に堆積され、電気めっきのための電極を提供する。リソグラフィプロセスが、ウエハ上のレジストをパターン化するために実施され、バンプを形成する領域はレジストを有しなくなる。ウエハはカソードとしてバイアスされたウエハとともに、めっき溶液に浸される。金属（例えば、Cu、Sn、および／または同様のもの）が目的とする領域に堆積される。めっき完了後、レジストが取り除かれる。オープン領域上のUBMは、湿式化学によって取り除かれる。
プロセス500が一連の別個のプロセスとして示される一方、実施形態の範囲はそのように限定されない。様々な実施形態では、プロセス500のアクションを加え、省略し、再配置し、または修正することができる。例えば、ある実施形態では、バンプは、例えば個別の半導体チップの製造の間などの半導体チップが積層される前に加えられる。他の実施形態では、バンプは半導体チップが作られた後でさえも加えられ得る。様々な実施形態では、プロセス500は、アンダーフィルを加える、および／またはチップパッケージを、例えば携帯電話、コンピュータ、ナビゲーションデバイス、または同様のものなどのデバイスに組み込むなどのさらなるアクションを含むことができる。
上記の例示的な実施形態は、機械的サポートバンプの使用を含む機械的サポートを提供するための技術を示す。以下の例は、２つ以上の積層されたチップ間、並びに電気コンタクトとチップ内の回路との間に電気的通信を提供するための技術を示す。
図６は、一実施形態に応じて適合された例示的なアレイ600を示す図面である。コンタクトのアレイ600は、図１および４のチップなどのメモリおよびロジックチップで使用され得る。図３のレイアウトとは対照的に、パワーおよび接地コンタクトは、アレイ周辺付近およびアレイの中心から離れたところに群がっている。例えば、パワーコンタクトは行610および611に配置され、接地コンタクトは行620および621に配置される。パワーコンタクトはパワー金属層630と通じている。同様に、接地コンタクトは接地金属層640と通じており、この例では、それは単一のBGAセミオートマウンター（BSM）の形状を含む。
図６に示された配列の結果、パワーコンタクトを他のパワーコンタクト付近に保ち、接地コンタクトを他の接地コンタクト付近に保ち、パワーおよび接地コンタクトの両方は、パワーおよび接地金属層に隣接して配置される。さらに、接地金属層640がアレイ600の中心に隣接しているにもかかわらず、接地コンタクト（およびパワーコンタクト）はアレイの中心から外される。図３に示された従来のアレイとは対照的に、図６のアレイは、より多くのコンタクトが分離したBSMの島ではなくフラッドタイプの領域によってショートされることを可能にする方法で、コンタクトを整列させる。言い換えると、図６の例示的なレイアウトは、１つのVDD（パワー）ノードがパワーコンタクトをショートし、１つのVSS（接地）ノードが接地コンタクトをショートするようにコンタクトを配列するが、それは少なくともルーティングリソースの観点で、図３のアレイよりもより効果的な配列である。
図６は、多数のチャネルに分けられないアレイを示すが、実施形態の範囲はそのように限定されない。別の例では、アレイは４個のチャネルに分けられる。多くの実施形態は、Ｎ×Ｍのチャネル配列を含み、ここでＮおよびＭは、ゼロより大きい任意の整数であり得る。コンタクトの任意のアレイは、様々な実施形態に応じて適合され得る。
図７は、幾つかの実施形態で使用するための入力／出力コンタクト（例えば、はんだボール）に対する例示的なTSVの配列を示す図面である。図７は、コンタクト（例えば、はんだボール）710、720および730の上から見た図面を提供し、それぞれのコンタクト710、720および730に関してTSVの可能な配置を示すためにその場所に示された点を有する。それぞれのTSVは、所与のコンタクトと半導体チップ内の１つまたは複数のロジック回路またはメモリユニット（図示せず）との間の電気的または熱的通信を提供し得る。
図のように、コンタクト710は１つのTSV711と通じており、一方、コンタクト720は２個のTSV721、722と通じている。コンタクト730は４個のTSV731−734と通じている。コンタクト710、720および730の形状、並びに相対的な配置およびTSVの数は例示的であり、他の実施形態では異なることがある。図７の原理に応じたTSVの配列は、図１および４におけるコンタクトのアレイでの使用のために適合され得る。
図８は、一実施形態に応じて適合された例示的なプロセス800を示す図面である。プロセス800は、例えば半導体チップパッケージを作る人および／または機械によって実施され得る。
ブロック801では、アース端子がコンタクトの第１群と電気的に接触する。ブロック802では、電源がコンタクトの第２群と電気的に接触する。ある実施形態では、コンタクトはボールグリッドアレイにおいてはんだバンプを含み、電源およびアース端子は金属層を含む。アース端子／電源とコンタクトとの間の電気的通信は、TSVおよび／またはRDLの使用によるものを含む様々な任意の方法で実施され得る。TSVは、図４に関して上述したように、１つまたは複数の関連因子（例えば、抵抗および／またはキャパシタンス）に影響を及ぼすように配置され得る。
ブロック803では、データ線がコンタクトの第３群と電気的に接触する。データ線上のデータ信号は、メモリユニットまたはロジック回路から受け取ることができ、TSVおよび／またはRDLの使用によって伝達することができる。コンタクトの第１および第２群は、アレイの周辺部付近に群がっている。図６に示すように、パワーおよび接地コンタクトは、パワーおよび接地コンタクトがコンタクトのアレイの中心付近ではなく、むしろアレイの周辺部付近に配置されるように配置される。
プロセス800が一連の別個のプロセスとして示される一方、実施形態の範囲はそのように限定されない。様々な実施形態では、プロセス800のアクションを加え、省略し、再配置し、または修正することができる。例えば、ある実施形態では、コンタクトおよびそれらの電気的接続部は、同時に同一のプロセスを用いて作られる。さらに、プロセス800は、そのアレイを別のチップ上のアレイと整列させる段階、およびチップが互いに通じるようにチップを積層する段階など、さらなる加工段階を含むことができる。プロセス800によって作られた半導体チップは、様々なプロセッサベースのデバイスの何れかに組み込むことができる。
図９は、本開示の一実施形態が有利に採用され得る例示的な無線通信システム900を示す図面である。例示の目的で、図９は、３つの遠隔ユニット920、930および940と、２つの基地局950、960とを示す。無線通信システムがより多くの遠隔ユニットおよび基地局を有することができることが認められよう。遠隔ユニット920、930および940は、上述のように、それぞれ様々な実施形態において改善された電気コンタクト配列および／または内部機械的サポート構造を含む、改善された半導体デバイス925A、925Bおよび925Cを含む。図９は、基地局950、960並びに遠隔ユニット920、930および940からの上りリンク信号980、並びに遠隔ユニット920、930および940から基地局950、960への下りリンク信号990を示す。
図９では、遠隔ユニット920は、携帯電話として示され、遠隔ユニット930は、ポータブルコンピュータとして示され、遠隔ユニット940は、無線ローカルループシステム内のコンピュータとして示される。例えば、遠隔ユニット920は、セル方式の携帯無線電話、携帯用パーソナル通信システム（PCS）ユニット、携帯データ端末などの携帯型データユニットなどの携帯機器を含むことができる。遠隔ユニット920はまた、メータ読み出し装置などの固定位置データユニットを含むことができる。図９は本開示の教示による遠隔ユニットを示すが、本開示はこれらの例示的に示されるユニットに限定されない。本開示は、半導体チップを含む任意のデバイスに適切に採用され得る。特定の電気回路が記述されているが、開示された電気回路の全てが本開示を実施するのに必要であるとは限らないことが、当業者には認識されよう。さらに、本開示に焦点を維持するために、特定の既知の電気回路については記載していない。
本明細書に記載する方法論は、用途に応じた様々な構成要素によって実施され得る。例えば、これらの方法論は、ハードウェア、ファームウェア、ソフトウェア、またはその任意の組み合わせで実施され得る。ハードウェアでの実施に対し、プロセッシングユニットは、１つまたは複数の特定用途向け集積回路（ASICs）、デジタル・シグナル・プロセッサ（DSPs）、デジタル・シグナル・プロセッシング・デバイス（DSPDs）、プログラマブル・ロジック・デバイス（PLDs）、フィールド・プログラマブル・ゲート・アレイ（FPGAs）、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、電子デバイス、本明細書に記載の機能を果たすように設計された他の電子ユニット、またはその組み合わせ内に実装され得る。
ファームウェアおよび／またはソフトウェアでの実施に対し、方法論は、本明細書に記載の機能を果たすモジュール（例えば、手順、機能など）で実施され得る。命令を明白に具現化する任意の機械可読媒体は、本明細書に記載の方法論の実施に使用され得る。例えば、ソフトウェアコードは、メモリに記憶され、プロセッサユニットによって実行され得る。メモリは、プロセッサユニット内またはプロセッサユニットの外部に実装され得る。本明細書では、用語“メモリ”は、任意のタイプの長期、短期、揮発性、非揮発性、または他のメモリを意味し、任意の特定のタイプのメモリまたはメモリの数、あるいはメモリが記憶される媒体のタイプに限定されない。
ファームウェアおよび／またはソフトウェアで実施される場合、機能はコンピュータ可読媒体に、１つまたは複数の命令またはコードとして記憶され得る。データ構造でコード化されたコンピュータ可読媒体およびコンピュータプログラムでコード化されたコンピュータ可読媒体が例として含まれる。コンピュータ可読媒体は、物理的なコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定しない例として、このようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CD-ROMまたは他の光ディスク記憶装置、磁気ディスク記憶装置または他の磁気記憶デバイス、あるいは所望のプログラムコードを命令またはデータ構造の形態で記憶するのに使用でき、コンピュータによってアクセスされ得る任意の他の媒体を含むことができる；本明細書では、ディスク（disk）およびディスク（disc）は、コンパクトディスク（CD、compact disc）、レーザーディスク（登録商標）（laser disc）、光ディスク（optical disc）、デジタル多用途ディスク（DVD、digital versatile disc）、フロッピー（登録商標）ディスク（floppy disk）およびブルーレイディスク（blu-ray disc）を含み、ここでディスク（disk）は通常、磁気的にデータを再生し、一方ディスク（disc）は、レーザーで光学的にデータを再生する。上記の組み合わせはまた、コンピュータ可読媒体の範囲内に含まれるべきである。
コンピュータ可読媒体への記憶に加えて、命令および／またはデータは、通信装置に含まれる伝送媒体における信号として提供され得る。例えば、通信装置は、命令およびデータを示す信号を有するトランシーバを含むことができる。命令およびデータは、１つまたは複数のプロセッサが特許請求の範囲に要約された機能を実施するように構成される。
本開示およびその利点が詳細に記載されたが、添付の特許請求の範囲によって規定された本開示の技術を逸脱することなく、様々な変更、置換および修正が本明細書でなされ得ることが理解されよう。さらに、本願の範囲は、本明細書に記載のプロセス、機械、製造、物質の組成、手段、方法および段階の特定の実施形態に限定されることを意図していない。当業者には本開示から容易に認識されるように、本明細書に記載の対応する実施形態と実質的に同一の機能を果たすか、または同一の結果を達成する、現在存在しているか、または後に開発されるプロセス、機械、製造、物質の組成、手段、方法または段階は、本開示に応じて利用され得る。従って、添付の特許請求能範囲は、このようなプロセス、機械、製造、物質の組成、手段、方法または段階などの範囲内に含まれることを意図している。
１０１ メモリチップ
１０２ ロジックチップ
１０３、１０６ ボールグリッドアレイ
１０４ パッケージ基板
１０５ ワイヤボンド
２０１〜２０８ バンク
２１１〜２１４ チャネル

Claims (24)

  1. 電気コンタクトのアレイと、
    半導体チップの少なくとも１つの回路を前記電気コンタクトのアレイに連結する複数のビアであって、前記電気コンタクトのアレイの１番目の電気コンタクトは、前記複数のビアのＮ個のビアに連結され、前記電気コンタクトのアレイの２番目の電気コンタクトは、前記複数のビアのＭ個のビアに連結され、ＭおよびＮは異なる正の整数値である、複数のビアと、
    を含む、半導体チップ。
  2. 前記１番目の電気コンタクトはパワーコンタクトを含み、前記２番目の電気コンタクトは信号コンタクトを含み、さらにＭはＮより大きい、請求項１に記載の半導体チップ。
  3. 前記複数のビアは少なくとも１つの熱的ビアを含む、請求項１に記載の半導体チップ。
  4. 前記複数のビアは貫通シリコンビア（TSV）を含む、請求項１に記載の半導体チップ。
  5. 前記Ｎ個のビアは前記１番目の電気コンタクトに直接連結する、請求項１に記載の半導体チップ。
  6. 前記Ｎ個のビアは、再分配層を介して前記１番目の電気コンタクトに連結する、請求項１に記載の半導体チップ。
  7. 前記電気コンタクトのアレイの外部に複数のサポートバンプをさらに含み、前記サポートバンプは、前記半導体チップを含むチップパッケージに対する機械的サポートを提供する、請求項１に記載の半導体チップ。
  8. 前記１番目の半導体チップは、前記チップパッケージにおいてメモリチップに連結されたロジックチップを含む、請求項７に記載の半導体チップ。
  9. 前記電気コンタクトのアレイが、
    複数の接地コンタクトと、
    複数のパワーコンタクトと、
    複数の信号コンタクトと、を含み、
    前記複数のパワーコンタクトおよび前記複数の接地コンタクトが前記電気コンタクトのアレイの周辺部付近に群がっている、請求項１に記載の半導体チップ。
  10. 音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、およびコンピュータからなる群から選択されたデバイスに組み込まれる、請求項１に記載の半導体チップ。
  11. 半導体チップの外部に電気コンタクトを提供するための第１手段と、
    前記半導体チップの外部に電気コンタクトを提供するための第２手段と、
    前記半導体チップの第１回路に連結するための第１手段であって、前記第１回路連結手段は前記第１電気コンタクト手段と通じている、手段と、
    前記半導体チップの第２回路に連結するための第２手段であって、前記第２回路連結手段は前記第２電気コンタクト手段と通じている、手段と、を含み、
    前記第１回路連結手段の数は、前記第２回路連結手段の数と異なる、半導体チップ。
  12. 前記第１および第２電気コンタクト手段は、ボールグリッドアレイにおいてはんだボールを含む、請求項１１に記載の半導体チップ。
  13. 前記第１および第２回路連結手段は、貫通シリコンビア（TSV）を含む、請求項１１に記載の半導体チップ。
  14. 前記第１電気コンタクト手段はパワーコンタクトを含み、前記第２電気コンタクト手段は信号コンタクトを含む、請求項１１に記載の半導体チップ。
  15. 前記第１回路連結手段の数は前記第２回路連結手段の数より大きい、請求項１４に記載の半導体チップ。
  16. 前記半導体チップはメモリチップを伴うチップパッケージに含まれ、前記第１および第２電気コンタクト手段は前記メモリチップの複数のコンタクトとの電気的通信を提供する、請求項１１に記載の半導体チップ。
  17. 音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、およびコンピュータからなる群から選択されたデバイスに組み込まれる、請求項１１に記載の半導体チップ。
  18. 半導体チップの少なくとも１つの回路に連結された複数のビアを作る段階と、
    前記複数のビアと通じている電気コンタクトのアレイを作る段階であって、前記電気コンタクトのアレイの１番目の電気コンタクトは、前記複数のビアのＮ個のビアに連結され、前記電気コンタクトのアレイの２番目の電気コンタクトは、前記複数のビアのＭ個のビアに連結され、ＭおよびＭは異なる正の整数値である、段階と、
    を含む、半導体チップの製造方法。
  19. チップパッケージにおいて、別の半導体チップとともに前記半導体チップを積層する段階をさらに含む、請求項１８に記載の方法。
  20. 音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、およびコンピュータからなる群から選択されたデバイスに前記半導体チップを組み込む段階をさらに含む、請求項１８に記載の方法。
  21. 半導体チップの少なくとも１つの回路に連結された複数のビアを作るステップと、
    前記複数のビアと通じている電気コンタクトのアレイを作るステップであって、前記電気コンタクトのアレイの１番目の電気コンタクトは、前記複数のビアのＮ個のビアに連結され、前記電気コンタクトのアレイの２番目の電気コンタクトは、前記複数のビアのＭ個のビアに連結され、ＭおよびＭは異なる正の整数値である、ステップと、
    を含む、半導体チップの製造方法。
  22. 前記電気コンタクトのアレイは、はんだバンプを含む、請求項２１に記載の方法。
  23. チップパッケージにおいて、別の半導体チップとともに前記半導体チップを積層するステップをさらに含む、請求項２１に記載の方法。
  24. 音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（PDA）、固定位置データユニット、およびコンピュータからなる群から選択されたデバイスに前記半導体チップを組み込むステップをさらに含む、請求項２１に記載の方法。
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