WO2024145830A1 - 一种集成电路的层次化版图及其顶层电源设置方法 - Google Patents

一种集成电路的层次化版图及其顶层电源设置方法 Download PDF

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刘明
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers

Definitions

  • the wiring obstacle is disposed on the same layer as the top-layer power line of the corresponding layer.
  • the step of arranging the top-layer power line to avoid the winding obstacle may include:
  • the wiring obstacle is disposed on the same layer as the top-layer power line of the corresponding layer.
  • the top-layer power line is arranged at a position away from the location of the winding obstacle.
  • the top-layer power cord is arranged at a position outside a preset range of the position of the preset mark, so that the arrangement position of the top-layer power cord avoids the position where the winding obstacle is located.
  • the preset range may be set accordingly according to different process requirements, and the detailed range is not limited here.
  • a top power line is arranged along one side of each of the winding obstacles whose distance to the top power line closest to the same layer and in the same direction meets a preset distance range.
  • pitch is a preset spacing between adjacent top-layer power lines
  • W is a width of a preset range of the preset mark in a setting direction perpendicular to the top-layer power line of the metal layer where the preset mark is located.
  • the width W may refer to the width of the line (ie, the width of the winding obstacle).
  • the width W may be set accordingly according to different process requirements, and no specific numerical value is limited herein.
  • the distance of the power line in the same layer and in the same direction that is closest to the routing blockage can be calculated according to the coordinates of the boundary routing blockage. If the calculated distance is within the pitch ⁇ W width range, it means that the routing blockage set on the boundary blocks the setting of the top-level power line.
  • a power line can be added on the edge of the routing blockage (a power line can be set on the first side of the routing blockage, and the first side refers to the side located inside the BLOCK boundary, corresponding to the top of the BLOCK, so that the added power line will not exceed the BLOCK boundary when connected to the BLOCK) to avoid large-area power line loss and ensure the robustness of the power supply.
  • the method of setting routing blockage at the BLOCK boundary may vary depending on the process. As long as the routing blockage is set at the BLOCK boundary, it falls within the protection scope of the embodiment of the present disclosure.
  • the embodiments of the present disclosure can be applied to the implementation process of hierarchy design of integrated circuit chips to prevent the top-level power line from exceeding the boundary of the BLOCK when it is connected downward to the BLOCK.
  • the high-level power line is connected downward to the BLOCK, and the high-level power line will not exceed the boundary of the BLOCK, thereby ensuring the design correctness of the BLOCK.
  • the present disclosure also provides a method for setting a top-level power supply in a hierarchical layout of an integrated circuit. Based on the hierarchical layout of the integrated circuit, as shown in FIG4 , the method may include: steps S101-S103
  • the step of providing a winding obstacle on the boundary of the top layer of the BLOCK may include:
  • a preset mark is set on the entire boundary, or at the starting position of the boundary, or at the ending position of the boundary, or at the starting position and the ending position of the boundary, as the winding obstacle.
  • the step of arranging the top-layer power line to avoid the winding obstacle may include:
  • the top-layer power line is arranged at a position outside a preset range of the position of the preset mark, so that the arrangement position of the top-layer power line avoids the position where the winding obstacle is located.
  • the method may further include:
  • the top power line closest to each of the winding obstacles and in the same direction is detected, and the distance between the winding obstacle and the top power line is calculated;
  • a top-layer power wire is arranged along the wire winding obstacle.
  • the preset distance range may include: (pitch-W)-(pitch+W);
  • any of the aforementioned integrated circuit chip embodiments are applicable to the top-level power setting method embodiment in the hierarchical layout of the integrated circuit, and will not be described one by one here.

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Abstract

本公开实施例公开了一种集成电路芯片及其顶层电源生产工艺方法和装置，该集成电路芯片包括：多个模块BLOCK和顶层电源线；多个所述BLOCK的顶层边界上设置有绕线阻碍物；所述顶层电源线的设置位置避开所述绕线阻碍物所在位置。

Description

一种集成电路的层次化版图及其顶层电源设置方法 技术领域
本公开实施例涉及集成电路芯片技术，尤指一种集成电路的层次化版图及其顶层电源设置方法。
背景技术
在集成电路芯片hierarchy(层次化)设计过程中，往往需要自上而下切分多个BLOCK(模块)，这就要求在TOP(顶层)上将高层电源都设置好，然后分出来给BLOCK。但是BLOCK数量较多，顶层在设置高层电源的时候，难以保证电源不会压在BLCOK边界上，这样高层电源线向下连接到BLOCK时，可能会出现某根高层电源线超出BLOCK的边界。
发明概述
以下是对本文详细描述的主题的概述，本概述并非是为了限制权利要求的保护范围。
本公开实施例提供了一种集成电路的层次化版图，可以包括：多个模块BLOCK和顶层电源线；
多个所述BLOCK的顶层边界上设置有绕线阻碍物；
所述顶层电源线的设置位置避开所述绕线阻碍物所在位置。
在本公开的示例性实施例中，所述绕线阻碍物包括：在整个所述边界上，或者在所述边界的起始位置，或者在所述边界的终止位置，或者在所述边界的起始位置和终止位置设置的预设标识。
在本公开的示例性实施例中，在所述预设标识所在位置的预设范围以外的位置设置有所述顶层电源线，以使得所述顶层电源线的设置位置避开所述绕线阻碍物所在位置。
在本公开的示例性实施例中，所述绕线阻碍物与对应层的所述顶层电源线设置于同一层。
在本公开的示例性实施例中，与距离最近且同层同方向的顶层电源线之间的距离满足预设的距离范围的每条所述绕线阻碍物的一侧均设置有一条沿该绕线阻碍物的顶层电源线。
在本公开的示例性实施例中，所述预设的距离范围可以包括：(pitch-W)-(pitch+W)；
其中，pitch为预设的相邻顶层电源线的间距，W为所述预设标识的所述预设范围在垂直于所述绕线阻碍物所在金属层的顶层电源线的设置方向上的宽度。
本公开实施例还提供了一种集成电路的层次化版图中顶层电源设置方法，基于所述的集成电路的层次化版图，所述方法可以包括：
在设置顶层电源线前，检测所述集成电路芯片的全部模块BLOCK的顶层边界坐标；
根据所述顶层边界坐标，在所述BLOCK的顶层的边界上设置绕线阻碍物；
在设置所述顶层电源线过程中，避开所述绕线阻碍物设置所述顶层电源线。
在本公开的示例性实施例中，所述在所述BLOCK的顶层的边界上设置绕线阻碍物，可以包括：
在整个所述边界上，或者在所述边界的起始位置，或者在所述边界的终止位置，或者在所述边界的起始位置和终止位置设置预设标识，作为所述绕线阻碍物。
在本公开的示例性实施例中，所述避开所述绕线阻碍物设置所述顶层电源线，可以包括：
在所述预设标识所在位置的预设范围以外的位置设置所述顶层电源线，以使得所述顶层电源线的设置位置避开所述绕线阻碍物所在位置。
在本公开的示例性实施例中，所述绕线阻碍物与对应层的所述顶层电源线设置于同一层。
在本公开的示例性实施例中，所述方法还可以包括：
在所述顶层电源线设置完成以后，检测与每条所述绕线阻碍物距离最近且同方向的顶层电源线，并计算所述绕线阻碍物与该条顶层电源线的距离；
当所述绕线阻碍物与该条顶层电源线的距离满足预设的距离范围时，确定所述绕线阻碍物阻挡了顶层电源线的设置。
在本公开的示例性实施例中，在确定所述绕线阻碍物阻挡了顶层电源线的设置时，所述方法还可以包括：
在阻挡了顶层电源线的所述绕线阻碍物的一侧，沿所述绕线阻碍物设置一条顶层电源线。
在本公开的示例性实施例中，所述在阻挡了顶层电源线的所述绕线阻碍物的一侧，沿所述绕线阻碍物设置一条顶层电源线，可以包括：
在所述绕线阻碍物的第一侧设置一条顶层电源线，所述第一侧是指位于BLOCK边界内侧的、对应于BLOCK上方的一侧。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图概述
附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。
图1为本公开实施例的设置有绕线阻碍物的集成电路的层次化版图的TOP示意图；
图2为本公开实施例的M10的电源线压在BLOCK交界处的示意图；
图3为本公开实施例的在绕线阻碍物的一侧设置电源线的示意图；
图4为本公开实施例的集成电路的层次化版图中顶层电源设置方法流程图。
详述
本公开描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本公开所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在详细实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。
本公开包括并设想了与本领域普通技术人员已知的特征和元件的组合。本公开已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的发明方案。任何实施例的任何特征或元件也可以与来自其它发明方案的特征或元件组合，以形成另一个由权利要求限定的独特的发明方案。因此，应当理解，在本公开中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行多种修改和改变。
此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法和/或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本公开实施例的精神和范围内。
本公开实施例提供了一种集成电路的层次化版图，如图1所示，可以包括：多个模块BLOCK和顶层电源线；
多个所述BLOCK的顶层边界上设置有绕线阻碍物；
所述顶层电源线的设置位置避开所述绕线阻碍物所在位置。
在本公开的示例性实施例中，如图1所示，集成电路芯片中可以包括模块BLOCK1、BLOCK2和BLOCK3。
在本公开的示例性实施例中，假设采用1P10M(即1poly10metal，可以翻译为1层多晶硅10层金属层)工艺，其中M9(第9层金属层)和M10(第10层金属层)用于设置高层POWER(电源线)，假设M9的电源线在二维平面上采取横向设置法，M10的电源线在二维平面上采取纵向设置法。那么在集成电路芯片hierarchy(层次化)设计实现的Partition(切分)过程中，需要在TOP(顶层，该顶层是一个广泛的含义，不是指最高的那层金属层，而是指最高的一层或多层金属层，由于在其它的实施例方案中有将电源线设置于集成电路底层的方案，而本公开实施例方案主要应用于电源线设置于集成电路高层的层次化设计方案中，因此，将电源线设置于集成电路高层的方案简称为TOP设计方案，将用于设置电源线的一层或多层的高层金属层称为TOP，同理，在一层或多层的高层金属层设置的电源线可以称为顶层电源线)上设置M10层电源线和M9层电源线，且一般M9(奇数层)和M10(偶数层)的电源线呈现十字交叉方式设置。
在本公开的示例性实施例中，TOP和BLOCK的边界如图1所示，其中，TOP的边界为AB、AG、GH和BH，BLOCK1的边界为PD、CD、CF和EF，BLOCK2的边界为CD、CF、EF、DM和MN，BLOCK3的边界为PM和MN。
在本公开的示例性实施例中，由于不同的电源线宽度、线间距以及BLOCK边界较多，可能会出现下图2所示的M10的电源线压在BLOCK交界处，例如，M10的电源线(纵向设置的电源线)可能刚好压在了CD边上，或者压在了EF边上，或者压在了MN边上，而CD、EF、MN这三条边都是BLOCK的边界(其中，CD、EF为BLOCK1和BLOCK2的边界，MN为BLOCK2和BLOCK3的边界)，这样在顶层M10的电源线连接到BLOCK时，M10电源线会超出BLOCK1的边界，或者超出BLOCK2的边界，又或者超出BLOCK3的边界，给BLOCK带来大量的DRC(设计规则)问题，从而影响芯片收敛的进度，影响封装时间。
在本公开的示例性实施例中，同理，由于不同的电源线宽度、线间距以及BLOCK边界较多，可能会出现M9的电源线(横向设置的电源线)设置在BLOCK交界处，也就是M9可能刚好设置在了PM(BLOCK3的边界)边 上，或者设置在了CF(BLOCK1和BLOCK2的边界)边上；这样顶层M9向下方的BLOCK连接电源线时，可能出现M9的电源线超过BLOCK1、BLOCK2或者BLOCK3的边界。
在本公开的示例性实施例中，针对以上问题，提出了一种在BLOCK的边界设置绕线阻碍物的策略，可以应用于集成电路芯片hierarchy设计实现过程中，避免了顶层电源线向下连接到BLOCK时可能会超出BLOCK的边界，并且根据同层设置的电源线与绕线阻碍物的距离，可以酌情增加电源线，保证了电源线的健壮度。
在本公开的示例性实施例中，如图1所示，在设置TOP电源线前，根据所有BLOCK(包括BLOCK1、BLOCK2和BLOCK3)边界的坐标点，在BLOCK1、BLOCK2和BLOCK3的边界上可以设置routing blockage(绕线阻碍物)。
在本公开的示例性实施例中，所述绕线阻碍物与对应层的所述顶层电源线设置于同一层。
在本公开的示例性实施例中，例如，横向的绕线阻碍物可以设置为与M9层的电源线金属层同层，纵向的绕线阻碍物可以设置为与M10层的电源线金属层同层。
在本公开的示例性实施例中，按照本文前面的假设，横向方向的routing blockage只能设置于M9，纵向方向的routing blockage只能设置于M10。这样顶层设置电源线的时候，完美地避开了在每个BLOCK边界设置上电源线的情况。
在本公开的示例性实施例中，例如，如图1所示，在PM和CF上覆盖了一条细长的M9的routing blockage，在CD、EF和MN上覆盖一条细长的M10的routing blockage，这样顶层设置M9和M10的电源线时，由于BLOCK边界上设置有routing blockage，从而完美地避开在每个BLOCK边界上设置电源线的情况，相应地，避免了电源线向下连接到BLOCK时超过BLOCK边界。
在本公开的示例性实施例中，所述绕线阻碍物可以包括但不限于：在整 个所述边界上，或者在所述边界的起始位置，或者在所述边界的终止位置，或者在所述边界的起始位置和终止位置设置的预设标识。
在本公开的示例性实施例中，该预设标识可以包括但不限于：线条、文字、字母、数字、图案等。
在本公开的示例性实施例中，该预设标识的尺寸(例如，所设置线条的宽度，文字、字母、数字、图案等的大小等)可以根据不同的工艺要求进行相应的设置，在此对于详细尺寸不做限定。
在本公开的示例性实施例中，在所述预设标识所在位置的预设范围以外的位置设置有所述顶层电源线，以使得所述顶层电源线的设置位置避开所述绕线阻碍物所在位置。
在本公开的示例性实施例中，该预设范围可以是指到所设置的线条的中轴线的距离为设定距离的范围内(例如，整个线条的宽度范围内)，也可以是指到所设置的文字、字母、数字、图案等预设标识所在位置的中心点所引出的与该层金属层中的电源线平行的射线的距离为设定距离的范围内。
在本公开的示例性实施例中，该预设范围可以根据不同的工艺要求进行相应的设置，在此对于详细范围不做限定。
在本公开的示例性实施例中，与距离最近且同层同方向的顶层电源线之间的距离满足预设的距离范围的每条所述绕线阻碍物的一侧均设置有一条沿该绕线阻碍物的顶层电源线。
在本公开的示例性实施例中，所述预设的距离范围可以包括但不限于：(pitch-W)-(pitch+W)；
其中，pitch为预设的相邻顶层电源线的间距，W为所述预设标识的预设范围在垂直于该预设标识所在金属层的顶层电源线的设置方向上的宽度。
在本公开的示例性实施例中，例如，当所述绕线阻碍物为设置的线条标识时，该宽度W可以是指该线条的宽度(即绕线阻碍物的宽度)。
在本公开的示例性实施例中，所述宽度W可以根据不同的工艺要求进行相应的设置，在此对于详细数值不做限定。
在本公开的示例性实施例中，如图3所示，为了保证电源的健壮性，还 可以根据边界routing blockage的坐标计算出与该routing blockage距离最近(例如，可以是指与线条形预设标识的垂直距离最近，也可以是指与根据文字、字母、数字、图案等预设标识确定出的射线的垂直距离最近)的同层同方向电源线的距离，如果计算出的这个距离在pitch±W宽度范围内，说明边界上设置的routing blockage阻挡了顶层电源线的设置，此时可以在routing blockage边上补上一条电源线(可以在routing blockage的第一侧设置一条电源线，该第一侧是指位于BLOCK边界内侧的一侧，对应于BLOCK上方，以便于补充的该条电源线在连接到BLOCK时同样不会超过BLOCK边界)，避免大面积电源线缺失，保证电源的健壮性。
在本公开的示例性实施例中，任何工艺下的集成电路芯片hierarchy设计方式，不管采用什么方式设置电源线，只要涉及Partition，都可能出现高层电源线向下连接到BLOCK时出现超出BLOCK边界的现象。那么采取在TOP上的每个BLOCK交界处加上routing blockage来避免高层电源线向下连到BLOCK外面，都属于本公开实施例方案提到的策略的保护范畴。
在本公开的示例性实施例中，BLOCK边界处routing blockage的设置方法可以因工艺不同而不相同，只要是在BLOCK边界设置routing blockage的方案都属于本公开实施例方案的保护范畴。
在本公开的示例性实施例中，至少包括以下优势：
1、本公开实施例方案可以应用于集成电路芯片hierarchy设计实现过程中，避免顶层电源线向下连接至BLOCK时超出BLOCK的边界。
2、使用本公开实施例技术方案以后，高层电源线向下连接到BLOCK，不会出现高层电源线超出BLOCK边界的现象，从而保证了BLOCK的设计正确性。
3、在边界上的routing blockage阻挡了顶层电源线的设置时，在routing blockage边上补上一条电源线，避免大面积电源线缺失，保证了电源的健壮性。
4、对于BLOCK数量众多的芯片来说，该技术取得的效果更加明显，因为BLOCK越多，BLOCK间的交界处就越多，在顶层设置顶层电源线时， 顶层电源线出现在BLOCK交界处的概率也会越多。
本公开实施例还提供了一种集成电路的层次化版图中顶层电源设置方法，基于所述的集成电路的层次化版图，如图4所示，所述方法可以包括：步骤S101-S103
S101、在设置顶层电源线前，检测所述集成电路芯片的全部模块BLOCK的顶层边界坐标；
S102、根据所述顶层边界坐标，在所述BLOCK的顶层的边界上设置绕线阻碍物；
S103、在设置所述顶层电源线过程中，避开所述绕线阻碍物设置所述顶层电源线。
在本公开的示例性实施例中，所述在所述BLOCK的顶层的边界上设置绕线阻碍物，可以包括：
在整个所述边界上，或者在所述边界的起始位置，或者在所述边界的终止位置，或者在所述边界的起始位置和终止位置设置预设标识，作为所述绕线阻碍物。
在本公开的示例性实施例中，所述避开所述绕线阻碍物设置所述顶层电源线，可以包括：
在所述预设标识所在位置的预设范围以外的位置设置所述顶层电源线，以使得所述顶层电源线的设置位置避开所述绕线阻碍物所在位置。
在本公开的示例性实施例中，所述绕线阻碍物与对应层的所述顶层电源线设置于同一层。
在本公开的示例性实施例中，所述方法还可以包括：
在所述顶层电源线设置完成以后，检测与每条所述绕线阻碍物距离最近且同方向的顶层电源线，并计算所述绕线阻碍物与该条顶层电源线的距离；
当所述绕线阻碍物与该条顶层电源线的距离满足预设的距离范围时，确定所述绕线阻碍物阻挡了顶层电源线的设置。
在本公开的示例性实施例中，在确定所述绕线阻碍物阻挡了顶层电源线 的设置时，所述方法还可以包括：
在阻挡了顶层电源线的所述绕线阻碍物的一侧，沿所述绕线阻碍物设置一条顶层电源线。
在本公开的示例性实施例中，所述预设的距离范围可以包括：(pitch-W)-(pitch+W)；
其中，pitch为预设的相邻顶层电源线的间距，W为所述绕线阻碍物的预设范围在垂直于所在金属层的顶层电源线的设置方向上的宽度。
在本公开的示例性实施例中，所述在阻挡了顶层电源线的所述绕线阻碍物的一侧，沿所述绕线阻碍物设置一条顶层电源线，可以包括：
在所述绕线阻碍物的第一侧设置一条顶层电源线，所述第一侧是指位于BLOCK边界内侧的、对应于BLOCK上方的一侧。
在本公开的示例性实施例中，前述的集成电路芯片实施例中的任意实施例均适用于该集成电路的层次化版图中顶层电源设置方法实施例中，在此不再一一赘述。
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些组件或所有组件可以被实施为由处理器，如数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以 被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。

Claims (13)

  1. 一种集成电路的层次化版图，包括：多个模块BLOCK和顶层电源线；
    多个所述BLOCK的顶层边界上设置有绕线阻碍物；
    所述顶层电源线的设置位置避开所述绕线阻碍物所在位置。
  2. 根据权利要求1所述的集成电路的层次化版图，其中，所述绕线阻碍物包括：在整个所述边界上，或者在所述边界的起始位置，或者在所述边界的终止位置，或者在所述边界的起始位置和终止位置设置的预设标识。
  3. 根据权利要求2所述的集成电路的层次化版图，其中，在所述预设标识所在位置的预设范围以外的位置设置有所述顶层电源线，以使得所述顶层电源线的设置位置避开所述绕线阻碍物所在位置。
  4. 根据权利要求1-3任意一项所述的集成电路的层次化版图，其中，所述绕线阻碍物与对应层的所述顶层电源线设置于同一层。
  5. 根据权利要求3所述的集成电路的层次化版图，其中，与距离最近且同层同方向的顶层电源线之间的距离满足预设的距离范围的每条所述绕线阻碍物的一侧均设置有一条沿该绕线阻碍物的顶层电源线。
  6. 根据权利要求5所述的集成电路的层次化版图，其中，所述预设的距离范围包括：(pitch-W)-(pitch+W)；
    其中，pitch为预设的相邻顶层电源线的间距，W为所述预设标识的所述预设范围在垂直于所述绕线阻碍物所在金属层的顶层电源线的设置方向上的宽度。
  7. 一种集成电路的层次化版图中顶层电源设置方法，其特征在于，基于如权利要求1-6任意一项所述的集成电路芯片，所述方法包括：
    在设置顶层电源线前，检测所述集成电路芯片的全部模块BLOCK的顶层边界坐标；
    根据所述顶层边界坐标，在所述BLOCK的顶层的边界上设置绕线阻碍物；
    在设置所述顶层电源线过程中，避开所述绕线阻碍物设置所述顶层电源 线。
  8. 根据权利要求7所述的集成电路的层次化版图中顶层电源设置方法，其中，所述在所述BLOCK的顶层的边界上设置绕线阻碍物，包括：
    在整个所述边界上，或者在所述边界的起始位置，或者在所述边界的终止位置，或者在所述边界的起始位置和终止位置设置预设标识，作为所述绕线阻碍物。
  9. 根据权利要求8所述的集成电路的层次化版图中顶层电源设置方法，其中，所述避开所述绕线阻碍物设置所述顶层电源线，包括：
    在所述预设标识所在位置的预设范围以外的位置设置所述顶层电源线，以使得所述顶层电源线的设置位置避开所述绕线阻碍物所在位置。
  10. 根据权利要求7所述的集成电路的层次化版图中顶层电源设置方法，其中，所述绕线阻碍物与对应层的所述顶层电源线设置于同一层。
  11. 根据权利要求7所述的集成电路的层次化版图中顶层电源设置方法，还包括：
    在所述顶层电源线设置完成以后，检测与每条所述绕线阻碍物距离最近且同方向的顶层电源线，并计算所述绕线阻碍物与该条顶层电源线的距离；
    当所述绕线阻碍物与该条顶层电源线的距离满足预设的距离范围时，确定所述绕线阻碍物阻挡了顶层电源线的设置。
  12. 根据权利要求11所述的集成电路的层次化版图中顶层电源设置方法，其中，在确定所述绕线阻碍物阻挡了顶层电源线的设置时，还包括：
    在阻挡了顶层电源线的所述绕线阻碍物的一侧，沿所述绕线阻碍物设置一条顶层电源线。
  13. 根据权利要求12所述的集成电路的层次化版图中顶层电源设置方法，其中，所述在阻挡了顶层电源线的所述绕线阻碍物的一侧，沿所述绕线阻碍物设置一条顶层电源线，包括：
    在所述绕线阻碍物的第一侧设置一条顶层电源线，所述第一侧是指位于BLOCK边界内侧的、对应于BLOCK上方的一侧。
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