JP2009032762A - 半導体集積回路のレイアウト修正方法及び半導体集積回路のレイアウト修正装置 - Google Patents

Abstract

【課題】ダミーメタルを含めた配置配線の設計の完了後に信号配線の修正を行う場合でも、ダミーメタルの変更によるタイミングへの影響を最小限に抑える。
【解決手段】半導体集積回路のレイアウト修正方法は、少なくとも信号配線とダミー配線（ダミーメタル）とが配置配線された半導体集積回路のレイアウト修正方法である。（ａ）前記ダミー配線を無視して前記信号配線の修正を行い、（ｂ）前記ダミー配線を無視して修正された前記信号配線と前記ダミー配線との配線エラーをチェックし、（ｃ）前記配線エラーが存在した場合、前記配線エラーが生じたダミー配線を削除し、（ｄ）前記ダミー配線を削除した後、別なダミー配線で埋める。
【選択図】図７

Description

本発明は、半導体集積回路のレイアウト修正方法及び半導体集積回路のレイアウト修正装置に関し、特にダミーメタルの配置に関わる半導体集積回路のレイアウト修正方法及び半導体集積回路のレイアウト修正装置に関する。

半導体集積回路の製造工程において、配線の密度の偏りのため、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）の平坦性に偏りが生じる場合がある。このような平坦性の偏りを解消するために、配線の密度の粗密がなくなるように、信号配線や電源配線が疎の領域にダミーメタル（ダミー配線）を設ける技術が知られている。そのようなダミーメタルの配置処理を実行する技術としては、例えば特開２００２−３４２３９９号公報に開示されている。

すなわち、特開２００２−３４２３９９号公報には、研磨工程に伴うダミーパターンの設計方法、プログラムおよびそのプログラムを記録した記録媒体が開示されている。これは、半導体装置の配線層に形成される、当該配線層の配線パターンとは別のダミーパターンの設計方法である。このダミーパターンの設計方法は、（ａ）配線層のパターン密度に基づく研磨シミュレーションを行って、チップ上に定義された各計算単位領域における所定の基準面から研磨面までの高さを表す被研磨層膜厚を計算するステップと、（ｂ）前記計算により求められた各計算単位領域の被研磨層膜厚に基づいて、研磨面の表面段差が許容範囲内か否かを判定するステップと、（ｃ）前記判定において許容範囲外と判定した場合に、前記計算単位領域ごとに、配線パターンとダミーパターンとの間に生ずる配線間容量が所定値以下となるようにダミーパターンを配置した場合の当該計算単位領域のパターン密度の上限値を表す許容パターン密度と、前記研磨面の表面段差が許容範囲内となるようにダミーパターンを配置した場合の当該計算単位領域のパターン密度を表す適正パターン密度とを求め、前記許容パターン密度および適正パターン密度に基づいて当該計算単位領域の修正パターン密度を決定するステップとを含む。ステップ（ａ）における配線層のパターン密度を前記修正パターン密度と置き換えて、ステップ（ａ）から（ｃ）までを前記研磨面の段差が許容範囲内と判定されるまで繰り返すことにより、各計算単位領域のパターン密度を決定することを特徴とする。

特開２００２−３４２３９９号公報

ダミーメタルを含めた配置配線の設計の完了後に、試作結果により判明した不具合の修正や仕様変更等のため、レイアウトパターンにおいて信号配線の修正を行う必要が生じる場合がある。その場合、信号配線のレイアウト修正方法は、以下のようになると考えられる。図１は、従来の方法を用いた場合における信号配線のレイアウト修正方法のフローチャートである。図２〜図５は、図１の各工程における、信号配線のレイアウトパターンの一例（部分）を示す概略図である。まず、図２を参照して、配置配線の設計の完了したレイアウトパターンには、仮想のグリッド上に、信号配線１１１ａ〜１１１ｇ、ダミーメタル１１３ａ〜１１３ｈが配置されている。ここで、信号配線１１１ａ、１１１ｂの修正を行う必要が生じた場合、以下のように信号配線のレイアウト修正を行う。

まず、ダミーメタル１１３を全て削除する（図１：ステップＳ１０１）。図２の場合、ダミーメタル１１３ａ〜１１３ｈを全て削除する。その結果、図３のようになる。グリッド上には、信号配線１１１ａ〜１１１ｇが残っている。
次に、信号配線の修正の処理を行う（図１：ステップＳ１０２）。図３の場合、信号配線１１１ａ、１１ｂを所望の位置へ修正する。その結果、図４のようになる。グリッド上には、信号配線１１１ａ、１１１ｂの位置が修正され、信号配線１１２ａ、１１２ｂとして再配置されている。他の信号配線１１１ｃ〜１１１ｇは、位置の修正を行っていない。
続いて、ダミーメタルを埋める（配置する）処理を行う（図１：ステップＳ１０３）。図４の場合、信号配線１１２ａ、１１２ｂ、１１１ｃ〜１１１ｇの配置していない領域について、所定のダミーメタル配置ルールに基づいて、ダミーメタル１１４ａ〜１１４ｈを配置する。その結果、図５のようになる。グリッド上には、信号配線１１２ａ、１１２ｂ、１１１ｃ〜１１１ｇ、及び、ダミーメタル１１４ａ〜１１４ｈが配置されている。
その後、検証の処理を行い（図１：ステップＳ１０４）、エラーがあれば（図１：ステップＳ１０５：Ｙｅｓ）、修正を行い（図１：ステップＳ１０６）、上記工程を繰り返す。エラーがなければ（図１：ステップＳ１０５：Ｎｏ）、上記工程を終了する。

図２と図５とを比較すると、ダミーメタル１１３ａ、１１３ｂ、１１３ｆ、１１３ｇ、１１３ｍは、それぞれダミーメタル１１４ａ、１１４ｂ、１１４ｆ、１１４ｇ、１１４ｈと概ね同じである。しかし、ダミーメタル１１３ｃに対応する位置にダミーメタル１１４ｃが配置されているが、その長さは大きく異なる。同様に、ダミーメタル１１３ｊ、１１３ｋに対応する位置にそれぞれダミーメタル１１４ｄ、１１４ｅが配置されているが、その長さが大きく異なる。更に、ダミーメタル１１３ｄ、１１３ｅ、１１３ｈ、１１３ｉ、１１３ｌに対応する位置には、ダミーメタルは配置されていない。

このように全てのダミーメタルを修正する場合、以下のような問題点があることが発明者の研究により今回明らかになった。この従来の方法では、信号配線（１１１ａ、１１１ｂ）の修正のため、まず、全てのダミーメタル（１１３ａ〜１１３ｈ）を削除している。そして、信号配線の修正の後（信号配線１１２ａ、１１２ｂ）、ダミーメタルを埋め直している（ダミーメタル１１４ａ〜１１４ｈ）。そのため、修正する必要のないダミーメタルまで修正されてしまう。

例えば、図２と図５とを比較すると、ダミーメタル１１３ｄ、１１３ｌは、修正後の信号配線１１２ａ、１１２ｂと重なるので、修正（この場合、除去）する必要があるが、それ以外のダミーメタル１１３は、修正する必要はない。しかし、実際には、ダミーメタル１１３ｃ、１１３ｊ、１１３ｋはダミーメタル１１４ｃ、１１４ｄ、１１４ｅのように大きさが修正され、ダミーメタル１１３ｄ、１１３ｅ、１１３ｈ、１１３ｉ、１１３ｌは修正により削除されている。このように、全てのダミーメタルを削除すると、ダミーメタルを配置する処理を新たに再度行うのでレイアウトパターンが変更される箇所が増えてしまう。

その結果、修正を行った信号配線とダミーメタルとの配線間容量等だけでなく、修正を行わない信号配線とダミーメタルとの配線間容量等も、修正前の状態から変更されてしまう。そうなると、半導体装置の設計において考慮すべき種々のタイミングに意図しない影響を与えてしまうおそれがある。そのような影響は、単に信号配線を修正した箇所及びその近傍だけでなく、他の箇所の信号配線にも影響を及ぼすことも多い。ダミーメタルを含めた配置配線の設計の完了後に信号配線の修正を行う場合でも、ダミーメタルの変更によるタイミングへの影響を最小限に抑えることが可能な半導体集積回路のレイアウト修正技術が望まれる。

以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の半導体集積回路のレイアウト修正方法は、少なくとも信号配線とダミー配線（ダミーメタル）とが配置配線された半導体集積回路のレイアウト修正方法である。（ａ）ダミー配線を無視して信号配線の修正を行い、（ｂ）ダミー配線を無視して修正された信号配線とダミー配線との配線エラーをチェックし、（ｃ）配線エラーが存在した場合、配線エラーが生じたダミー配線を削除し、（ｄ）ダミー配線を削除した後、別なダミー配線で埋める。

本発明は、ダミー配線（ダミーメタル）を埋める処理の完了後に信号配線を修正する場合、一旦ダミー配線を削除してから配線処理を行うのではなく、配線処理時にはダミー配線を無視し、配線処理完了後に配線エラーとなるダミー配線のみ削除する。そして、削除されたダミー配線の箇所やその近傍、修正された信号配線の箇所やその近傍について、ダミー配線のルール（メタル密度ルール）を満たすように、再度ダミー配線を埋める。従って、全面的にダミー配線を削除してダミー配線を埋め直す従来の方法に比較して、ダミー配線を再配置する領域を極めて狭い領域に限定することが出来る。その結果、再配置するダミー配線の量を極めて少なくできるので、ダミー配線が変更することによるタイミングへの影響を最小限に抑えることができる。

本発明により、信号配線の変更に伴うダミー配線の変更を抑え、ダミー配線の変更によるタイミングへの影響を少なくすることができる。

以下、本発明の半導体集積回路のレイアウト修正装置及び半導体集積回路のレイアウト修正方法の実施の形態に関して、添付図面を参照して説明する。

まず、本発明の半導体集積回路のレイアウト修正装置の実施の形態の構成について説明する。図６は、本発明の半導体集積回路のレイアウト修正装置の実施の形態の構成を示すブロック図である。半導体集積回路のレイアウト修正装置１は、少なくとも信号配線とダミーメタル（ダミー配線）とが配置配線された半導体集積回路のレイアウトを修正する。半導体集積回路のレイアウト修正装置１は、パーソナルコンピュータに例示される情報処理装置に、本発明の半導体集積回路のレイアウト修正プログラム（半導体集積回路のレイアウト修正方法）がインストールされて、本発明の半導体集積回路のレイアウト修正装置１として機能する。半導体集積回路のレイアウト修正プログラムは、信号配線修正部２、配線エラー検出部３、エラー配線削除部４、ダミー配線部５、検証部６、修正部７、ルールデータベース８を具備している。

ルールデータベース８は、少なくともダミーメタル（ダミー配線）の配置処理を実行するときに参照されるダミーメタル配置ルール、ＤＲＣ（Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ）を実行するときに参照されるデザインルールを記憶している。
信号配線修正部２は、少なくとも複数の信号配線と複数のダミーメタルとが配置配線された半導体集積回路のレイアウトパターンについて、それら複数のダミーメタルを無視して、複数の信号配線のうちの所望の信号配線に対して修正を行う。
配線エラー検出部３は、複数のダミーメタルを無視して修正された信号配線と、それら複数のダミーメタルとの関係において、ＤＲＣを実行して、ＤＲＣエラーの有無をチェックする。ＤＲＣエラーは、配線エラーに例示される。
エラー配線削除部４は、上記チェックにおいてＤＲＣエラーが存在した場合、ＤＲＣエラーが生じたダミーメタルを削除する。
ダミー配線部５は、上記ダミーメタルの削除の後、ルールデータベース８を参照して、削除されたダミーメタルの箇所やその周囲、修正された信号配線の箇所やその周囲について、ダミーメタルの配置処理を実行し、別なダミーメタルで埋める。
検証部６は、ダミーメタルを配置されたレイアウトデータに関して、ＲＣ抽出及びタイミング検証等の検証を実行する。
修正部７は、検証の結果、タイミングエラーが検出された場合、タイミングエラーがなくなるようにタイミングの最適化（タイミングエラー修正）を行う。

上記本発明の半導体集積回路のレイアウト修正プログラムは、半導体装置の自動配置配線装置や、半導体装置の自動設計装置に組み込まれていてもよい。

次に、本発明の半導体集積回路のレイアウト修正装置の実施の形態の動作（半導体集積回路のレイアウト修正方法）について説明する。図７は、本発明の半導体集積回路のレイアウト修正装置の実施の形態の動作を示すフローチャートである。図８〜図１１は、図７の各工程における、信号配線のレイアウトパターンの一例（部分）を示す概略図である。まず、図８を参照して、配置配線の設計の完了したレイアウトパターンには、仮想のグリッド上に、信号配線１１ａ〜１１ｇ、ダミーメタル１３ａ〜１３ｈが配置されている。ここで、信号配線１１ａ、１１ｂの修正を行う必要が生じた場合、以下のように信号配線のレイアウト修正を行う。

（１）ステップＳ０１（図７）
半導体集積回路のレイアウト修正装置１の信号配線修正部２は、少なくとも複数の信号配線１１ａ〜１１ｇと複数のダミーメタル１３ａ〜１３ｈとが配置配線された半導体集積回路のレイアウトパターン（図８）を示すレイアウトパターンデータを読み出す。そして、そのレイアウトパターン（図８）について、それら複数のダミーメタル１３ａ〜１３ｈを無視して、複数の信号配線のうちの修正対象の信号配線１１ａ、１１ｂに対して、所望の修正を行う。その結果、図８のレイアウトパターンは図９のようになる。すなわち、図９において、グリッド上の信号配線１１ｃ〜１１ｇ及びダミーメタル１３ａ〜１３ｈの配置をそのままにして、信号配線１１ａ、１１ｂが信号配線１２ａ、１２ｂのように修正され配置されている。
なお、本修正方法における修正対象としての半導体集積回路のレイアウトパターン（図８）に関するレイアウトパターンデータは、外部から入力されてもよいし、半導体集積回路のレイアウト修正装置１の記憶装置（図示されず）に予め格納していてもよい。
（２）ステップＳ０２（図７）
次に、半導体集積回路のレイアウト修正装置１の配線エラー検出部３は、複数のダミーメタル１３ａ〜１３ｈを無視して修正された信号配線１２ａ、１２ｂと、それら複数のダミーメタル１３ａ〜１３ｈとの関係に関して、ＤＲＣを実行して、ＤＲＣエラーの有無をチェックする。すなわち、図９のレイアウトパターンについて、ＤＲＣエラー（例示：配線エラー）の有無をチェックする。
（３）ステップＳ０３（図７）
ここで、半導体集積回路のレイアウト修正装置１の配線エラー検出部３が配線エラーを発見しない場合（ステップＳ０３：Ｎｏ）、処理は検証部６（ステップＳ０６）に移る。一方、配線エラー検出部３が配線エラーを発見した場合（ステップＳ０３：Ｙｅｓ）、処理はエラー配線削除部４に移る（ステップＳ０４）。
図９のレイアウトパターンの場合、信号配線１２ａ、１２ｂは、それぞれダミーメタル１３ｌ、１３ｄと一部重なり配線エラーを起こしている。従って、処理はエラー配線削除部４（ステップＳ０４）に移る。
（４）ステップＳ０４（図７）
その後、半導体集積回路のレイアウト修正装置１のエラー配線削除部４は、上記チェックにおいて発見された配線エラー（信号配線１２ａ、１２ｂがダミーメタル１３ｌ、１３ｄと一部重なっていること）について、配線エラーが生じたダミーメタル１３ｌ、１３ｄを削除する。その結果、図９のレイアウトパターンは図１０のようになる。
（５）ステップＳ０５（図７）
次に、半導体集積回路のレイアウト修正装置１のダミー配線部５は、上記ダミーメタル１３ｌ、１３ｄの削除の後、ルールデータベース８を参照して、削除されたダミーメタル１３ｌ、１３ｄの箇所やその周囲や、修正された信号配線１１ａ、１１ｂ、１２ａ、１２ｂの箇所やその周囲について、ダミーメタルの配置処理を実行する。そして、ダミーメタル配置ルールに基づいて、ダミーメタルの必要な箇所に別なダミーメタル１４を埋める。その結果、図１０のレイアウトパターンは図１１のようになる。図１１のレイアウトパターンの場合、信号配線１１ａ、１１ｂが削除された箇所やその近傍において、メタル密度ルールを満たすようにダミーメタル１４が配置されている。
（６）ステップＳ０６（図７）
続いて、半導体集積回路のレイアウト修正装置１の検証部６は、ダミーメタル１４が新たに配置されたレイアウトデータ（図１１）に関して、ＲＣ抽出及びタイミング検証等の検証を実行する。
（７）ステップＳ０７（図７）
そして、半導体集積回路のレイアウト修正装置１の検証部６がエラーを発見しない場合（ステップＳ０７：Ｎｏ）、処理は終了する。そして、処理後のレイアウトパターンデータが出力される。一方、検証部６がエラーを発見した場合（ステップＳ０７：Ｙｅｓ）、処理は修正部７に移る（ステップＳ０８）。
図１０のレイアウトパターンの場合、エラーがないとして処理が終了する。
（８）ステップＳ０８（図７）
半導体集積回路のレイアウト修正装置１の修正部７は、上記検証において検出されたタイミングエラーについて、タイミングエラーがなくなるようにタイミングの最適化（タイミングエラー修正）を行う。

以上のようにして、本発明の半導体集積回路のレイアウト修正装置（半導体集積回路のレイアウト修正方法）が実施される。

上記のように本発明は、ダミーメタル（ダミー配線）の配置を完了した後に信号配線を引く必要性が生じた場合に、一旦ダミーメタルを全て削除してから配線処理を行うのではなく、配線処理時にはダミーメタルを無視し、配線処理完了後にＤＲＣエラーとなるダミーメタルのみ削除する。
ダミーメタルが削除された箇所には、メタル密度ルールを満たすためにダミーメタルを再度配置する必要がある。しかし、ダミーメタルが再度配置されることによるタイミングへの影響は大きい。本発明では、可能な限り配置し直すダミーメタルの量を少なくすることで、再度配置したことによるタイミングインパクトを最小限に抑えることが可能となる。

本発明のプログラムは、コンピュータ読取可能な記憶媒体に記録され、その記憶媒体から情報処理装置に読み込まれても良い。

本発明は上記実施の形態に限定されず、本発明の技術思想の範囲内において、実施の形態は適宜変形又は変更され得ることは明らかである。

図１は、従来の方法を用いた場合における信号配線のレイアウト修正方法のフローチャートである。 図２は、図１の各工程における信号配線のレイアウトパターンの一例を示す概略図である。 図３は、図１の各工程における信号配線のレイアウトパターンの一例を示す概略図である。 図４は、図１の各工程における信号配線のレイアウトパターンの一例を示す概略図である。 図５は、図１の各工程における信号配線のレイアウトパターンの一例を示す概略図である。 図６は、本発明の半導体集積回路のレイアウト修正装置の実施の形態の構成を示すブロック図である。 図７は、本発明の半導体集積回路のレイアウト修正装置の実施の形態の動作を示すフローチャートである。 図８は、図７の各工程における、信号配線のレイアウトパターンの一例を示す概略図である。 図９は、図７の各工程における、信号配線のレイアウトパターンの一例を示す概略図である。 図１０は、図７の各工程における、信号配線のレイアウトパターンの一例を示す概略図である。 図１１は、図７の各工程における、信号配線のレイアウトパターンの一例を示す概略図である。

符号の説明

１ 半導体集積回路のレイアウト修正装置
２ 信号配線修正部
３ 配線エラー検出部
４ エラー配線削除部
５ ダミー配線部
６ 検証部
７ 修正部
８ ルールデータベース
１１、１１ａ〜１１ｇ、１２ａ、１２ｂ、１１１、１１１ａ〜１１１ｇ、１１２ａ、１１２ｂ 信号配線
１３ａ〜１３ｍ、１４、１１３、１１３ａ〜１１３ｍ、１１４ａ〜１１４ｈ ダミーメタル（ダミー配線）

Claims (3)

1. 少なくとも信号配線とダミー配線とが配置配線された半導体集積回路のレイアウト修正方法であって、
   （ａ）前記ダミー配線を無視して前記信号配線の修正を行い、
   （ｂ）前記ダミー配線を無視して修正された前記信号配線と前記ダミー配線との配線エラーをチェックし、
   （ｃ）前記配線エラーが存在した場合、前記配線エラーが生じたダミー配線を削除し、
   （ｄ）前記ダミー配線を削除した後、別なダミー配線で埋める
   半導体集積回路のレイアウト修正方法。
2. コンピュータに請求項１に記載の半導体集積回路のレイアウト修正方法を実行させる半導体集積回路のレイアウト修正プログラム。
3. 少なくとも信号配線とダミー配線とが配置配線された半導体集積回路のレイアウト修正装置であって、
   前記ダミー配線を無視して前記信号配線の修正を行う信号配線修正部と、
   前記ダミー配線を無視して修正された前記信号配線と前記ダミー配線との配線エラーをチェックする配線エラー検出部と、
   前記配線エラーが存在した場合、前記配線エラーが生じたダミー配線を削除するエラー配線削除部と、
   前記ダミー配線を削除した後、別なダミー配線で埋めるダミー配線部とを有する半導体集積回路のレイアウト修正装置。

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