JP4522486B2 - 半導体装置のレイアウトデータ検証プログラム - Google Patents

Description

本発明は、半導体装置の設計方法およびレイアウトデータ検証プログラムに関し、特に、半導体装置におけるマクロレベルでのレイアウトデータの密度検証を含む半導体装置の設計方法およびレイアウトデータ検証プログラムに関する。

近年、半導体装置（ＬＳＩ：半導体集積回路）は多層化が進み、また、ＣＭＰ（Chemical Mechanical Polishing）工程などのプロセス的な制約から配線の平坦性が求められている。そのため、例えば、物理検証時において、配線密度がある一定の基準値内に納まっているかどうかを検証する密度検証（チップ領域を検証枠で区切って所定の幅でステップさせる）を実施する必要がある。そして、配線密度がある一定の基準値内に納まっていなければ、配線レイアウトを修正する。

従来の半導体装置のレイアウトデータ検証方法（設計方法）では、マクロレベルでの密度検証はエラー無しでパスしていてもマクロを搭載したチップレベルでの密度検証を実施すると開始原点の違い（密度検証枠へのパターンの入り方の違い）から密度エラー（最大密度オーバー）が生じることがあった。

このような場合、品種個別で密度検証をパスするようにマクロを作り直すためその都度修正工数が発生することになっていた。また、このような対応では、別の品種に同じマクロを搭載した場合に再びエラーとなる可能性が有るため、本質的な解決にはなっていなかった。

ところで、従来、半導体装置のレイアウトデータ検証をチェック対象のデータ量を減少して処理時間を短縮するために、機能ブロックの外形枠から設計基準値の幅の図形データ抽出領域を設定し、少なくとも一部が図形データ抽出領域に含まれるパターンデータを抽出して抽出化データを作成し、他の各機能ブロックについても同様にして抽出化データを作成し、配線ブロックの境界線から設計基準値の幅の配線データ抽出領域を設定し、少なくとも一部が配線データ抽出領域に含まれるパターンデータを抽出して配線抽出化データを作成し、そして、すべての抽出化データおよび配線抽出化データに基づいて半導体装置全体のデザインルールチェックを行う半導体装置のレイアウトデータ検証方法が提案されている（例えば、特許文献１参照）。

特開平０６−１２５００７号公報

前述したように、ＬＳＩの多層化が進みＣＭＰ工程といったプロセス的な側面などから配線の平坦性が求められてきており、配線密度を基準値（例えば、４０％〜６０％％）以内に納める必要が出てきている。

そして、従来の半導体装置のレイアウトデータ検証方法では、物理検証フェーズ（ＤＲＣ：デザインルールチェック）において密度検証（例えば、１００μｍ×１００μｍの正方形形状の検証枠で区切り、１０μｍといった所定のステップ幅で検証枠を順次移動させて行う密度検証）を実施していた。

図１〜図４は従来の半導体装置のレイアウトデータ検証方法における問題点を説明するための図である。図１〜図４において、参照符号１００はチップ、２００はマクロ（マクロＡ）、Ｏ１はチップの原点、Ｏ２はマクロの原点、そして、Ｗは密度検証枠を示している。

図１に示されるように、例えば、チップ（半導体装置：ＬＳＩ）１００の密度検証は、チップ１００の原点Ｏ１を基準として、この原点Ｏ１から所定のステップ幅（例えば、１０μｍ）だけ密度検証枠（１００μｍ×１００μｍの正方形形状の検証枠）Ｗを順にシフト（移動）して行われる。ここで、密度検証は、通常、左下の原点（Ｏ１）から右方向或いは上方向に予め定められたステップ幅だけ密度検証枠Ｗをシフトさせ、その密度検証枠Ｗ内に含まれる領域のパターンに対して密度検証を行うようになっている。

ところで、図２に示されるように、マクロ（マクロＡ）２００の密度検証（マクロレベルの密度検証）は、通常、マクロ２００における原点Ｏ２を基準として、この原点Ｏ２から所定のステップ幅だけ密度検証枠Ｗを順にシフトして行われる。

しかしながら、マクロ２００をチップ１００上に配置する場合、マクロ２００はチップ１００上の任意の位置に配置されるため、チップ１００の密度検証（チップレベルの密度検証）は、マクロ２００の原点Ｏ２とは異なるチップ１００の原点Ｏ１を基準として行われることになる。

そのため、例えば、図３に示されるように（図３では、マクロ２００の原点Ｏ２とチップ１００の原点Ｏ１とがＸ軸方向（横方向）で異なる場合を示している）、Ｎ−１ステップおよびＮステップによるマクロレベル（２００）での密度検証はエラー無しでパス（ＯＫ）していても、Ｘステップによるマクロを搭載したチップレベル（１００）での密度検証を実施した場合、開始原点のずれによる密度検証枠Ｗへのパターンの入り方の違いから密度エラー（最大密度オーバーによる疑似エラー）が発生してしまう。

具体的に、図３の例では、密度検証枠Ｗの周辺（左右の端）において、マクロレベルのＮ−１ステップでは密度検証枠Ｗにメタルパターン（金属配線）Ｍ１０１が含まれ、また、マクロレベルのＮステップでは密度検証枠ＷにメタルパターンＭ１０２が含まれて密度検証がＯＫ（例えば、配線密度が最大密度６０％以下）となっても、例えば、チップレベルのＸステップでは密度検証枠Ｗに両方のメタルパターンＭ１０１およびＭ１０２が含まれて密度検証がエラーとなる（例えば、配線密度が最大密度６０％をオーバーする）ことがあった。これは、通常、マクロは、密度基準の上限ぎりぎりで作成しているためである。

そして、従来、このようにチップレベルの密度検証で密度エラーが生じると、マクロレベルに戻って（マクロ修正の出戻り）、品種個別でチップレベルの密度検証をパスするようにマクロを作り直しており、その都度修正工数が発生していた。また、このような対応では、別の品種に同じマクロを搭載した場合に再びエラーとなる可能性が有り、本質的な解決にはなっていなかった。

これに対して、マクロ修正の出戻りを発生することなく密度検証の基準を満たす手法として、マクロレベルの密度検証におけるステップ幅を小さく（微細に）することが考えられる。図４は、それまでの１０μｍのステップ幅を１．０μｍのステップ幅に変更した例を示している。

図４に示されるように、例えば、マクロレベルの密度検証において、ステップ幅を１．０μｍとした場合（Ｎ−１およびＮステップ）にはＯＫとなる領域に対しても（Ｎ’ステップ）にはエラーが検出されることが分かる。

しかしながら、マクロレベルの密度検証において、単純にステップ幅を小さくして密度検証の基準を満たすためには、そのステップ幅を、半導体装置の製造に使用する設計ルールの最小グリッド（例えば、５ｎｍ）まで小さくする必要があるが、このように、ステップ幅を微細にすると、密度検証に要する時間が膨大なものとなるため実用上不可能である。

このように、本来マクロレベルにおいて、無限の開始原点からの検証でも（任意の位置の検証枠で切り出しても）密度基準を満たす必要があるが、ＴＡＴ（Turn Around Time：工期）やツールの問題から実現不可能であり、或る１つの開始原点からの検証しか行っていないのが現状である。そのため、隣接するステップ間に存在する任意の開始位置での検証枠で密度基準を満たすことができておらず、検証不足領域が存在している。さらに、ステップ幅を微細にすることは、密度検証に要する時間の増大に直結するため実用的ではない。

従って、従来の半導体装置のレイアウトデータ検証方法（プログラム）は、密度上限ぎりぎりで作成している場合、その他の開始原点からの検証にて密度エラーを発生させてしまう可能性をマクロレベルで含んでいた。

本発明は、上述した従来技術が有する課題に鑑み、いかなる検証枠でも密度エラー（最大密度オーバー）を生じることがない半導体装置の設計方法およびレイアウトデータ検証プログラムの提供を目的とする。

本発明によれば、コンピュータに、検証枠の周辺に対して所定のステップ幅の仮想パターンを配置させ、前記仮想パターンが配置された前記検証枠を前記所定のステップ幅で順次移動させることを実行させ、半導体装置のレイアウトデータの密度検証を行わせることを特徴とする半導体装置のレイアウトデータ検証プログラムが提供される。

本発明によれば、密度検証を修正した検証枠に基づいて行うので、密度エラー（最大密度オーバー）を生じることがない、レイアウトデータの密度検証を含む半導体装置の設計方法およびレイアウトデータ検証プログラムを提供することができる。

以下、本発明に係るレイアウトデータの密度検証を含む半導体装置の設計方法およびレイアウトデータ検証プログラムの実施例を、添付図面を参照して詳述する。

図５は本発明に係る半導体装置の設計方法の一実施例を概略的に説明するための図である。図５において、参照符号Ｗは検証枠、Ｗｄは検証枠幅、Ｗｓはステップ幅、そして、Ｍ１１〜Ｍ１４は仮想メタルパターンを示している。

図５に示されるように、本実施例の半導体装置の設計方法において、検証枠Ｗは正方形形状とされ、この正方形形状の検証枠Ｗの各辺（４つの辺）の外側にはステップ幅Ｗｓの仮想メタルパターンＭ１１〜Ｍ１４がそれぞれ配置されている。

ここで、メタルパターンの密度Ｄｍ１は、仮想メタルパターンＭ１１〜Ｍ１４を合計した面積をＳ１とし、検証枠Ｗ内で抽出されたメタルパターンの面積Ｓ０とすると、
Ｄｍ１＝（Ｓ０＋Ｓ１）／（Ｗｄ＋２Ｗｓ）²
として表される。

すなわち、図５に示す実施例では、マクロレベル検証時に密度検証枠Ｗの外周（４つの辺の外側）にステップ幅分Ｗｓの仮想メタルパターンＭ１１〜Ｍ１４を配置し、メタルパターンＭ１１〜Ｍ１４が存在すると見なして密度検証が実施される。

図６は本発明に係る半導体装置の設計方法の他の実施例を概略的に説明するための図である。

図６に示されるように、本実施例の半導体装置の設計方法において、検証枠Ｗは正方形形状とされ、この正方形形状の検証枠Ｗの１つの辺の内側に、ステップ幅Ｗｓの仮想メタルパターンＭ２１が配置されている。

ここで、メタルパターンの密度Ｄｍ２は、仮想メタルパターンＭ２１の面積をＳ２とし、検証枠Ｗ内で抽出されたメタルパターンの面積Ｓ０とすると、
Ｄｍ２＝（Ｓ０＋Ｓ２）／Ｗｄ²
として表される。

すなわち、図６に示す実施例では、マクロレベル検証時に密度検証枠Ｗの１つの辺の内側にステップ幅分Ｗｓの仮想メタルパターンＭ２１を配置し、メタルパターンＭ２１が存在すると見なして密度検証が実施される。

図７は図５および図６に示す各実施例をより詳細に説明するための図である。
図７に示されるように、例えば、適用されるマスクの設計ルールで規定される金属配線幅の最大値を０．８μｍで空隙（間隔）の最小値を０．１５μｍとし、さらに、検証枠の幅（一辺）を１００μｍでステップ幅を１．０μｍとすると、１．０μｍのステップ幅の中には、少なくとも０．１５μｍの空隙が含まれることになる。

すなわち、ステップ幅１．０μｍの全てを仮想メタルとしなくとも、設計ルールにより規定されるステップ幅中の最大のメタル領域（（１．０−０．１５）／１．０＝０．８５：８５％）が決まる。従って、ステップ幅の全てを仮想メタルとせずに、ステップ幅の８５％を仮想メタルとすれば十分である。

このように、所定のステップ幅内で取り得る最大面積の仮想メタルを考慮して密度検証を実施することにより、任意の原点に基づく検証ステップおよび検証枠での密度エラー（最大密度エラー）を防ぐことが可能となる。

なお、例えば、ステップ幅をメタル領域よりも小さく設定する場合には、ステップ幅の全てを仮想メタルとする必要が生じることになる。

図８は図５に示す実施例をより詳細に説明するための図である。
図８と前述した図３との比較から明らかなように、検証枠Ｗの４つの辺の外側に対して所定のステップ幅の仮想パターンを配置し、その仮想パターンが配置された検証枠を所定のステップ幅で順次移動してレイアウトデータの密度検証を行う。これにより、任意の原点に基づく検証ステップおよび検証枠による密度エラーの発生を未然に防ぐことが可能になる。

ここで、図７を参照して説明したように、所定のステップ幅における仮想メタルパターンは、適用される設計ルールにより規定されるステップ幅に含まれる最大面積のメタルパターンとすることができる。

図９は図６に示す実施例をより詳細に説明するための図である。図９において、ステップ幅Ｗｓ＝Ｗａ＋Ｗｂとする。

図９において、レイアウトデータの密度検証は、所定のステップ幅Ｗｓ（＝Ｗａ＋Ｗｂ）内に存在する配線パターンの変化分による密度変動を一定のステップで検出する必要がある。従って、所定のステップ幅Ｗｓ内で取り得る最大面積の仮想メタル分を加味した密度検証を実施することにより、任意の検証枠での密度エラーを防ぐことができる。

図１０は図５に示す実施例の変形例を概略的に説明するための図である。
図５（図８）に示す実施例では、検証枠Ｗを正方形形状としたが、この検証枠Ｗは、図１０に示されるように、隣接する辺の長さが異なる矩形形状としても良い。矩形形状の検証枠Ｗを使用してレイアウトデータの密度検証を行う場合でも、検証枠Ｗの４つの辺の外側に対して所定のステップ幅の仮想パターンＭ１１〜Ｍ１４を配置し、その仮想パターンが配置された検証枠Ｗを所定のステップ幅で順次移動してレイアウトデータの密度検証を行うことにより、任意の検証枠での密度エラーを防ぐことができる。

図１１は図６に示す実施例の変形例を概略的に説明するための図である。
図６（図９）に示す実施例では、検証枠Ｗを正方形形状としたが、この検証枠Ｗは、図１１に示されるように、隣接する辺の長さが異なる矩形形状としても良い。矩形形状の検証枠Ｗを使用してレイアウトデータの密度検証を行う場合でも、検証枠Ｗの１つの辺の内側に対して所定のステップ幅の仮想パターンＭ２１を配置し、その仮想パターンが配置された検証枠Ｗを所定のステップ幅で順次移動してレイアウトデータの密度検証を行うことにより、任意の検証枠での密度エラーを防ぐことができる。

なお、図１０および図１１の各変形例において、検証枠Ｗの縦方向および横方向のステップ幅は同一のＷｓとしなくとも良い。この場合には、縦方向および横方向のそれぞれのステップ幅分の仮想パターンをそれぞれ検証枠Ｗの上下の辺の外側および左右の辺の外側に配置し、縦方向および横方向の各ステップ幅で順次移動してレイアウトデータの密度検証を行うことになる。

また、図１０および図１１に示すような矩形形状の検証枠Ｗを使用する場合においても、図７を参照して説明したように、所定のステップ幅における仮想メタルパターンは、適用される設計ルールにより規定されるステップ幅に含まれる最大面積のメタルパターンとすることができるのはいうまでもない。

図１２は本発明に係る半導体装置のレイアウトデータ検証プログラムの処理の一例を説明するためのフローチャートである。

図１２に示されるように、半導体装置のレイアウトデータ検証処理が開始されると、まず、ステップＳＴ１において、ＧＤＳ（設計データ）から検証用データを入力し、ステップＳＴ２に進んで、密度検証条件（ステップ値）を設定する。

すなわち、ステップＳＴ２では、ステップ値を設定し、その設定されたステップ値に応じ仮想配置面積情報（テーブル）により、マスク設計ルールにより取りうる最大面積値が求められる。具体的に、例えば、ステップ値がＷ１，Ｗ２，…のとき、マスク設計ルールにより取りうる最大面積値はＳ１，Ｓ２，…となる。

そして、ステップＳＴ３に進んで、密度検証を実行する。ここで、図５を参照して説明したように、メタルパターンの密度Ｄｍ１は、検証枠内抽出面積（検証枠Ｗ内で抽出されたメタルパターンの面積）をＳ０とし、仮想配置面積（仮想メタルパターンを合計した面積）をＳ１とし、検証枠幅をＷｄとし、そして、ステップ幅をＷｓとすると、
Ｄｍ１＝（Ｓ０＋Ｓ１）／（Ｗｄ＋２Ｗｓ）²
として表される。
ここで、上記の密度がある一定の基準値内に納まっていなければ、配線レイアウトを修正する。

図１３は本発明が適用される半導体装置のレイアウトデータ検証プログラムを記録した媒体の例を説明するための図である。図１３において、参照符号１０は処理装置、２０はプログラム（データ）提供者、そして、３０は可搬型記録媒体を示している。

本発明は、例えば、図１３に示すような処理装置１０に対するプログラム（データ）として与えられ、処理装置１０により実行される。処理装置１０は、プロセッサを含む演算処理装置本体１１、および、演算処理装置本体１１に対してプログラム（データ）を与え或いは処理された結果を格納する処理装置側メモリ（例えば、ＲＡＭ（Random Access Memory）やハードディスク）１２等を備える。処理装置１０に提供されたプログラムは、ローディングされて処理装置１０のメインメモリ上で実行される。

プログラム提供者２０は、プログラムを格納する手段（回線先メモリ：例えば、ＤＡＳＤ（Direct Access Storage Device））２１を有し、例えば、インターネット等の回線を介してプログラムを処理装置１０に提供し、或いは、ＣＤ−ＲＯＭやＤＶＤ等の光ディスクまたは磁気ディスクや磁気テープといった可搬型記録媒体３０を介して処理装置１０に提供する。本発明に係る半導体装置のレイアウトデータ検証プログラムを記録した媒体は、上記の処理装置側メモリ１２、回線先メモリ２１、および、可搬型記録媒体３０等の様々なものを含むのはいうまでもない。

以上、詳述したように、本発明によれば、マクロレベルで全ての開始原点において密度基準を満たすことができるため、チップレベルにて開始原点の違いによる密度エラーの発生を回避することができる。また、１つの開始原点からの検証を実施することにより、無限に存在する開始原点での検証と同精度の密度検証が可能となる。さらに、ステップ幅を変更しても密度基準をステップ幅に応じて変更する必要が無い。そして、マクロレベルの密度検証時に、最小ステップ値（最小設計グリッド値）に設定しなくても処理可能な時間内での高精度の密度検証を行うことが可能となる。

本発明は、様々な半導体装置のレイアウトデータを検証するために適用することができ、特に、レイアウトデータをマクロレベルで密度検証する半導体装置の設計方法およびレイアウトデータ検証プログラムとして好適なものである。

従来の半導体装置の設計方法における問題点を説明するための図（その１）である。 従来の半導体装置の設計方法における問題点を説明するための図（その２）である。 従来の半導体装置の設計方法における問題点を説明するための図（その３）である。 従来の半導体装置の設計方法における問題点を説明するための図（その４）である。 本発明に係る半導体装置の設計方法の一実施例を概略的に説明するための図である。 本発明に係る半導体装置の設計方法の他の実施例を概略的に説明するための図である。 図５および図６に示す各実施例をより詳細に説明するための図である。 図５に示す実施例をより詳細に説明するための図である。 図６に示す実施例をより詳細に説明するための図である。 図５に示す実施例の変形例を概略的に説明するための図である。 図６に示す実施例の変形例を概略的に説明するための図である。 本発明に係る半導体装置のレイアウトデータ検証プログラムの処理の一例を説明するためのフローチャートである。 本発明が適用される半導体装置のレイアウトデータ検証プログラムを記録した媒体の例を説明するための図である。

１０ 処理装置
１１ 演算処理装置本体
１２ 処理装置側メモリ
２０ プログラム（データ）提供者
２１ プログラムを格納する手段（回線先メモリ）
３０ 可搬型記録媒体
１００ チップ（半導体装置）
２００ マクロ
Ｗ 検証枠
Ｍ１１〜Ｍ１４，Ｍ２１ 仮想メタルパターン
Ｗｓ ステップ幅

Claims (9)

1. コンピュータに、
   検証枠の周辺に対して所定のステップ幅の仮想パターンを配置させ、
   前記仮想パターンが配置された前記検証枠を前記所定のステップ幅で順次移動させることを実行させ、半導体装置のレイアウトデータの密度検証を行わせることを特徴とする半導体装置のレイアウトデータ検証プログラム。
2. 請求項１に記載の半導体装置のレイアウトデータ検証プログラムであって、
   前記仮想パターンは、前記検証枠の周辺に沿って配置されることを特徴とする半導体装置のレイアウトデータ検証プログラム。
3. 請求項１または２に記載の半導体装置のレイアウトデータ検証プログラムにおいて、
   前記検証枠は、矩形形状であることを特徴とする半導体装置のレイアウトデータ検証プログラム。
4. 請求項１または２に記載の半導体装置のレイアウトデータ検証プログラムにおいて、
   前記検証枠は、正方形形状であることを特徴とする半導体装置のレイアウトデータ検証プログラム。
5. 請求項３または４に記載の半導体装置のレイアウトデータ検証プログラムにおいて、
   前記仮想パターンは、前記検証枠の４つ全ての辺の外側に前記所定のステップ幅でそれぞれ配置される仮想メタルパターンであることを特徴とする半導体装置のレイアウトデータ検証プログラム。
6. 請求項３または４に記載の半導体装置のレイアウトデータ検証プログラムにおいて、
   前記仮想パターンは、前記検証枠の１つの辺の内側に前記所定のステップ幅で配置される仮想メタルパターンであることを特徴とする半導体装置のレイアウトデータ検証プログラム。
7. 請求項５または６に記載の半導体装置のレイアウトデータ検証プログラムにおいて、
   前記仮想メタルパターンは、前記ステップ幅に含まれる最大面積のメタルパターンであることを特徴とする半導体装置のレイアウトデータ検証プログラム。
8. 請求項７に記載の半導体装置のレイアウトデータ検証プログラムにおいて、
   前記ステップ幅に含まれる最大面積のメタルパターンは、当該半導体装置に適用される設計ルール応じて規定されることを特徴とする半導体装置のレイアウトデータ検証プログラム。
9. 請求項１〜８のいずれか１項に記載の半導体装置のレイアウトデータ検証プログラムにおいて、
   前記レイアウトデータの密度が所定の基準を満たさない場合には、前記コンピュータに、前記レイアウトを再配置させることを特徴とする半導体装置のレイアウトデータ検証プログラム。

Images