JP2002324841A - 半導体装置および半導体設計支援装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 所望の位置に、ＬＳＩの面積を増加させるこ
と無くキャパシタを形成することができ、アナログおよ
びデジタル回路を混載した半導体装置等における電源ノ
イズ対策を効率的に行い得る半導体装置を提供する。 【解決手段】 半導体基板上に形成された第１のレベル
の導体層１１１〜１１５および第２のレベルの導体層１
０１と、それらの第１、第２のレベルの導体層の間に介
在する層間絶縁膜と、層間絶縁膜を開口して形成され、
導電体が埋め込まれた同一レベルの複数のスルーホール
１２１、１２２とを有する。それらの複数のスルーホー
ルは、それぞれ複数の異なる深さを有するとともに、第
１のレベルの導体層および第２のレベルの導体層の少な
くとも一方に電気的に接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、所望の位置にキャ
パシタを形成して電源ノイズ対策を効率的に行うことが
でき、微細化の進んだプロセス技術においても、より占
有面積が小さく、より大容量のキャパシタを構成した半
導体装置、およびその設計のための設計支援装置に関す
る。

【０００２】

【従来の技術】一般に、アナログ回路およびデジタル回
路を混載した半導体装置や、低電圧で動作する半導体装
置では、半導体装置内のデジタル回路によって発生する
電源ノイズが問題となっている。このような電源ノイズ
を抑制するために、従来から、半導体装置の外周部の電
源幹線となる配線を２層化して、電源配線に付加される
容量を増加させる手法が知られている。

【０００３】図９に従来の容量付加手法の例を示す。７
０１は上層配線で電源電位レベル（ＶＤＤ）であり、７
０２は下層配線で接地電位レベル（ＶＳＳ）である。こ
のように、ＶＤＤ配線とＶＳＳ配線を上下に重ねて配置
することにより、２つの層間絶縁膜を挟んだ上下２つの
配線間に、電源ノイズ抑制用のキャパシタ７０３を形成
するものである。

【０００４】電源ノイズは、主としてデジタル回路に入
力される信号の変化により電源電流が変化して起こるス
イッチングノイズであり、信号が変化しないときに付加
容量を充電し、信号が変化するスイッチング時に、その
付加容量に電源電圧供給源の役割を持たせることによ
り、電源電圧の急激な変動を抑制してノイズレベルを低
減するものである。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置における電源ノイズ対策は、半導体装置
設計支援装置における配置・配線ツールによる配線の制
約から、自動的な対応が、外周部の電源幹線配線に対す
る場合に限られるという問題点があった。

【０００６】また特に、より厳しいノイズ対策が要求さ
れるような場合などでは、２つの導体層の配線を利用し
た大容量のキャパシタを、別途半導体装置上に形成して
電源配線に付加させる等の対処が為される。しかしなが
ら、導体層を利用した平行平板型のキャパシタは、それ
を形成するための面積を別に必要とするので高集積化の
妨げとなり、特に微細化の進んだプロセス技術の場合に
その影響は顕著にあらわれるという問題点もあった。

【０００７】さらに、同層配線間の容量について考える
と、微細化の進展に伴い、配線間隔は縮小化の方向にあ
るため、信号配線の同層配線間の寄生容量を削減する目
的で、配線抵抗とのバランスを考えた上で配線膜厚の薄
膜化が進むことになる。これは、信号配線の高速伝播、
消費電力の面においては有効な対応ではあるものの、逆
に電源ノイズ対策としての電源容量においては、同層配
線間の電源容量を稼ぐことが出来なくなるという問題点
もある。

【０００８】本発明は、上記従来の問題点に鑑みて為さ
れたものであって、所望の位置に、ＬＳＩの面積を増加
させること無くキャパシタを形成することができ、アナ
ログ回路およびデジタル回路を混載した半導体装置や、
低電圧で動作する半導体装置などにおける電源ノイズ対
策を効率的に行い得る、半導体装置およびその設計支援
装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、本発明の基本構成にかかる半導体装置は、請求項１
に記載のように、半導体基板上に形成された第１のレベ
ルの導体層および第２のレベルの導体層と、それらの第
１、第２のレベルの導体層の間に介在する層間絶縁膜
と、層間絶縁膜を開口して形成され、導電体が埋め込ま
れた同一レベルの複数のスルーホールとを有する。それ
らの複数のスルーホールは、それぞれ複数の異なる深さ
を有するとともに、第１のレベルの導体層および第２の
レベルの導体層の少なくとも一方に電気的に接続されて
いる。

【００１０】上記基本構成の半導体装置において、請求
項２に記載のように、最も深いスルーホールは、第１の
レベルの導体層からなる下層の配線および、第２のレベ
ルの導体層からなる上層の配線と電気的に接続されてお
り、浅いスルーホールは、第２のレベルの導体層からな
る上層の配線とのみ電気的に接続された構成とすること
ができる。

【００１１】また上記基本構成の半導体装置において、
請求項３に記載のように、最も深いスルーホールは、第
１のレベルの導体層からなる下層の配線および、第２の
レベルの導体層からなる上層の配線と電気的に接続され
ており、浅いスルーホールは、第１のレベルの導体層か
らなる下層の配線とのみ電気的に接続された構成とする
ことができる。

【００１２】上記いずれかの構成の半導体装置におい
て、請求項４に記載のように、スルーホールの深さは２
種類とすることができる。

【００１３】また上記いずれかの構成の半導体装置にお
いて、請求項５に記載のように、最も深いスルーホール
よりも浅いスルーホールの深さは、層間絶縁膜の膜厚の
概略３分の２以下であり、かつ、電気的に接続されてい
る導体層の厚みの概略５分の１以上であるように構成す
ることが好ましい。

【００１４】上記の基本構成の半導体装置において、請
求項６に記載のように、第２のレベルの導体層からなり
互いに隣接して配置された第１の配線と第２の配線とを
含み、第１の配線の、第２の配線と隣接する端部に、第
１の配線と電気的に接続され、第１のレベルの導体層と
は電気的に接続されていないスルーホールが配置された
構成とすることができる。

【００１５】また上記の基本構成の半導体装置におい
て、請求項７に記載のように、以下の構成とすることが
できる。すなわち、第２のレベルの導体層からなる互い
に隣接して配置された第１の配線および第２の配線と、
第１の配線の、第２の配線と隣接する端部の近傍に配置
され、第１の配線と電気的に接続され、第１のレベルの
導体層とは電気的に接続されていない第１のスルーホー
ルと、第２の配線の、第１の配線と隣接する端部近傍に
配置され、第２の配線と電気的に接続され、第１のレベ
ルの導体層とは電気的に接続されていない第２のスルー
ホールとを含む。そして、第１のスルーホール、第２の
スルーホール、および両スルーホールの間に介在する層
間絶縁膜により、スルーホールの深さ方向に沿ったキャ
パシタが構成される。

【００１６】また上記の基本構成の半導体装置におい
て、請求項８に記載のように、以下の構成とすることが
できる。すなわち、第２のレベルの導体層からなる互い
に隣接して配置された第１の配線および第２の配線と、
第１の配線の、第２の配線と隣接する端部近傍に配置さ
れ、第１の配線と電気的に接続され、第１のレベルの導
体層とは電気的に接続されていない第１のスルーホール
と、第２の配線の、第１の配線と隣接する端部近傍に配
置され、第２の配線、および第１のレベルの導体層と電
気的に接続された第２のスルーホールとを含む。そし
て、第１のスルーホール、第２のスルーホール、および
両スルーホールの間に介在する層間絶縁膜により、スル
ーホールの深さ方向に沿ったキャパシタが構成される。

【００１７】また上記の基本構成の半導体装置におい
て、請求項９に記載のように、以下の構成とすることが
できる。すなわち、第１のレベルの導体層からなる第１
の配線と、第２のレベルの導体層からなる第２の配線
と、第１の配線と第２の配線の交差する部分に配置さ
れ、第２の配線とは電気的に接続され、第１の配線とは
電気的に接続されていないスルーホールとを含む。そし
て、スルーホールの底面、第１の配線、およびスルーホ
ールと第１の配線の間に介在する層間絶縁膜によりキャ
パシタが構成される。

【００１８】本発明の半導体設計支援装置は、上記の請
求項７〜９のいずれかに対応する半導体装置におけるキ
ャパシタを形成するための半導体回路の設計支援装置で
ある。そして、半導体装置の回路の物理設計図に基づい
て、第１のスルーホールおよび第２のスルーホールを論
理を変更することなく配置可能な箇所を抽出し、自動的
にスルーホールを配置する構成を有する。

【００１９】

【発明の実施の形態】本発明は、通常は単一の深さであ
る同レベルのスルーホールの深さを複数の深さにし、Ｌ
ＳＩ内部の各部位に深さの異なるスルーホールを組み合
わせて用いることにより、従来のプロセス構造では得ら
れなかった容量を形成するものである。なお、スルーホ
ールには金属等の導電材が充填されるが、以下の記載に
おいては説明の便宜上、導電材が充填された状態につい
ても、単にスルーホールと称して説明する。

【００２０】（実施の形態１）まず、実施の形態１にお
ける、同レベルの層間絶縁膜に、深さの異なるスルーホ
ールを開口する方法について説明する。図１は、同レベ
ルの層間絶縁膜に異なる深さのスルーホールを開口する
方法の例を簡単に描いたものである。この方法は、以下
の手順により行われる。

【００２１】図１（ａ）において、２０１はウェハ（図
示せず）上に形成された下層配線層である。この下層配
線層２０１上に堆積させた層間絶縁膜２０２上に、深ス
ルーホールパターンを開口したレジストパターン２０３
を形成し、層間絶縁膜２０２をエッチングすることで、
深スルーホール２０４を形成する。

【００２２】次に図１（ｂ）に示すように、浅スルーホ
ールパターンを開口したレジストパターン２１１を形成
し、層間絶縁膜２０２をエッチングすることで、浅スル
ーホール２１２を形成する。この工程で、図１（ｃ）に
示すように、層間絶縁膜２０２を、ＳｉＯ₂とＳｉＮな
どのエッチングレートの異なる２種類の材料で構成して
おけば、浅スルーホールの深さの精度を上げることが可
能である。

【００２３】次に図１（ｄ）に示すように、上層配線パ
ターンを開口したレジストパターン２２１を形成し、層
間絶縁膜２０２をエッチングすることで、配線パターン
２２２を形成する。

【００２４】最後に、図１（ｅ）に示すように、図１
（ａ）、図１（ｂ）、図１（ｄ）の各工程で形成したス
ルーホール２０４、２１２および配線パターン２２２
に、導電材としてメタル２３１を埋め込む。

【００２５】以上が同レベルの層間絶縁膜２０２に、メ
タル２３１が埋め込まれた、異なる深さのスルーホール
２３２、および２３３を形成する場合の、配線１層分の
配線工程の例である。

【００２６】図２は、第１のレベルの導体層からなる配
線群と、第２のレベルの導体層からなる配線群とが交差
している状態に形成されたレイアウトのモデルを示す。

【００２７】図中、１０１、１０２、１０３は第２のレ
ベルの導体層からなる上層の配線、１１１、１１２、１
１３、１１４、１１５、１１６、１１７、１１８は第１
のレベルの導体層からなる下層の配線である。正方形
（□）で示された１２１は、第２のレベルの導体層と第
１のレベルの導体層との間に介在する層間絶縁膜を開口
して形成された深スルーホールである。深スルーホール
１２１は、第１のレベルの導体層からなる下層の配線１
１１、１１４、１１５、１１６および、第２のレベルの
導体層からなる上層の配線１０１、１０２、１０３と電
気的に接続されている。円（○）で示された１２２は、
第２のレベルの導体層と第１のレベルの導体層との間に
介在する層間絶縁膜を開口して形成された浅スルーホー
ルである。この浅スルーホール１２２は、上層の配線１
０１、１０２と電気的に接続され、下層の配線１１１等
とは電気的に分離されている。なお、深スルーホールの
正方形（□）、浅スルーホールの円（○）は、理解し易
くするための記載であり、各スルーホールがそのような
断面形状であることを要する意味ではない。

【００２８】上記の構成は例えば、上層の配線１０１、
１０２はそれぞれＶＤＤ（電源電位レベル）、およびＶ
ＳＳ（接地電位レベル）に接続され、電源ノイズ対策を
目的とするキャパシタをＶＤＤ−ＶＳＳ間に設けるもの
として、以下の説明を行う。また、上層の配線１０３、
下層の配線１１２、１１３、１１６、１１７，１１８
は、ＶＤＤおよびＶＳＳとはノードが異なる信号配線で
あるものとする。

【００２９】以下、図３を参照して、実施の形態１につ
いてより具体的に説明する。図３は、図２の半導体装置
の各部における配線構造を示す断面図である。なお理解
を助けるために、図２と同様、深スルーホールには正方
形（□）が、浅スルーホールには円（○）が付記されて
いる。

【００３０】図３（ａ）は、図２のＡ−Ａ’における断
面図で、第１のレベルの導体層からなる下層の配線１１
１〜１１５、第２のレベルの導体層からなる上層の配線
１０１、深スルーホール１２１、および浅スルーホール
１２２の位置関係を示したものである。深スルーホール
１２１と浅スルーホール１２２の使い分けについて、以
下に説明する。

【００３１】図３（ｂ）は、図２のＢ−Ｂ’における断
面図である。ＶＤＤ−ＶＳＳ間に容量を付加するため
に、下層配線の存在しない位置に、深スルーホール１２
１が、相互に隣接する配線１０１、１０２に最も近接す
るように配置されている。これにより、従来の配線側面
間のキャパシタ１３１に加え、深スルーホール１２１の
側面と、深スルーホール１２１間の絶縁膜を利用したス
ルーホール間キャパシタ１３２を形成することができ
る。深スルーホール１２１に代えて浅スルーホール１２
２を配置しても、キャパシタ１３２の容量は変わるが同
様の効果は得られる。

【００３２】図３（ｂ）のように下層配線の存在しない
位置への容量形成のために、ＬＳＩ全体で、浅スルーホ
ールではなく深スルーホール１２１を配置すれば、浅ス
ルーホール形成のためのマスク追加や工程が不要となる
ため、特別なコストを一切かけることなく、容量を付加
することが可能である。

【００３３】図３（ｃ１）は、図２のＣ１−Ｃ１’にお
ける断面図である。この断面では、ＶＳＳノードの配線
１０２と信号配線１０３が隣接している。下層配線１１
６は信号配線であり、スルーホール１２１を介して信号
配線１０３と接続されている。この例では、配線１０２
の配線１０３に近接する位置には、深スルーホールはも
ちろん、浅スルーホールも配置されていない。この配置
の場合は、電源容量としてのキャパシタ形成にならず
に、遅延の増大を招くキャパシタを発生させてしまうた
めである。

【００３４】図３（ｃ２）は、図２のＣ２−Ｃ２’にお
ける断面図である。この断面の場合は、下層の配線１１
３は、ＶＤＤ、ＶＳＳとはノードの異なる信号配線であ
る。従って、スルーホール間のキャパシタを形成するた
めに深スルーホールを配置することができない。この場
合には、図示しているように、浅スルーホール１２２
を、相互に隣接する配線１０１、１０２に最も近接する
位置に配置する。浅スルーホール１２２は、下層信号配
線１１３には接続されないスルーホールであるため、下
層信号配線１１３とショートさせることなく、スルーホ
ール間キャパシタ１４２を形成することができる。

【００３５】この場合、浅スルーホール１２２の底面と
下層信号配線１１３間にはキャパシタ１４３が発生す
る。このキャパシタ１４３が回路の特性上で遅延等にと
って問題となる場合には、浅スルーホール１２２を配置
せずともよい。

【００３６】図３（ｄ）は、図２のＤ−Ｄ’における断
面図である。この断面では、ＶＤＤノードの配線１０１
とＶＳＳノードの配線１０２が隣接している。下層配線
１１４はＶＤＤノードの配線であり、複数の深スルーホ
ール１２１を介してＶＤＤ配線１０１と接続されてい
る。またＶＳＳ配線１０２には、複数の浅スルーホール
１２２が配置されている。

【００３７】この例のように、ＶＳＳ配線１０２の隣接
配線および下層配線１１４がＶＤＤ配線の場合、ＶＳＳ
配線１０２には、ＶＤＤ配線１０１に近接する位置だけ
でなく、配置可能なだけ浅スルーホール１２２を配置す
ることによって、より効果的にキャパシタを形成するこ
とができる。つまり、ＶＳＳ配線１０２のＶＤＤ配線１
０１に近接する位置に浅スルーホール１２２を配置する
ことで、深スルーホール１２１との間にスルーホール間
のキャパシタ１５２を形成することができるのに加え、
上層のＶＳＳ配線１０２と下層のＶＤＤ配線１１４の間
に、配置可能なだけ浅スルーホール１２２を配置するこ
とで、浅スルーホール１２２の底面と下層のＶＤＤ配線
１１４間にキャパシタ１５３を複数形成することができ
る。

【００３８】ＶＤＤ配線の隣接配線および下層配線がＶ
ＳＳ配線の場合も、同様の浅スルーホールの配置方法に
よって、より効率的にキャパシタを形成することができ
る。

【００３９】上記の説明においては、簡単のため、スル
ーホールの深さを２種類として説明したが、図３（ｃ
２）のような構造において、スルーホール側面のキャパ
シタを形成しつつ下層配線との寄生容量を増やしたくな
い等の場合には、プロセスのためのマスクを追加するこ
とにより、さらに深さの異なるスルーホールを配置して
もよい。

【００４０】下層配線に接続されないスルーホールの複
数の深さはいずれも、最も深いスルーホールの深さ、つ
まり上層配線と下層配線の層間絶縁膜厚の、概略３分の
２以下の深さとすることが望ましい。これは、次のよう
な理由による。上層配線と下層配線を接続する通常のス
ルーホールを形成する際には、層間絶縁膜厚やスルーホ
ールのエッチング深さなどのプロセスばらつきに起因し
て、ホールの深さが不充分なために発生する接続ミスが
起こらないように、エッチング深さを予め余分に設定
し、オーバーエッチする。したがって、下層配線に接続
しないスルーホールの複数の深さについては、オーバー
エッチ分を考慮し、意図しない箇所での下層配線への接
続を避けるためには、層間絶縁膜厚の概略３分の２以下
の深さに設定することが望ましい。

【００４１】逆に浅すぎるスルーホールは、上層配線膜
厚のプロセス上のばらつき範囲に入ってしまって機能せ
ず、無意味となることが考えられる。したがって、下層
配線に接続しないスルーホールの複数の深さについて
は、上層配線膜厚の概略５分の１以上の深さに設定す
る。

【００４２】（実施の形態２）浅スルーホールの形成に
は、上記とは別の方法を用いることもできる。上記の例
では、掘る深さを浅くした穴に金属を埋め込むことによ
り浅スルーホールを形成したが、別の方法では、スルー
ホールに埋め込む金属を積層する高さを変えることによ
り、深さの異なるスルーホールを形成する。この構造
は、一旦、下層配線に接続された同じ高さのスルーホー
ルを形成した後、全体に絶縁膜を積層し、上層配線に接
続するスルーホール上の絶縁膜にのみ穴をあけ、金属を
埋め込むことで実現可能である。図４に、この方法によ
る工程の例を示す。

【００４３】図４（ａ）において、４０１はウェハ（図
示せず）上に形成された下層配線層である。この下層配
線層４０１上に堆積させた層間絶縁膜４０２上に、浅ス
ルーホールパターンを開口したレジストパターン４０３
を形成し、層間絶縁膜４０２のスルーホール部４０４を
エッチングする。

【００４４】次に図４（ｂ）に示すように、スルーホー
ル部４０４に金属を埋め込んだ浅スルーホール４１４の
上に、再度層間絶縁膜４１２を堆積させる。さらにその
上に深スルーホールパターンを開口したレジストパター
ン４１３を形成し、層間絶縁膜４１２をエッチングす
る。

【００４５】次に図４（ｃ）に示すように、スルーホー
ル部に金属４２４を埋め込み、深スルーホール（図４
（ｄ）に４３２で示される）を形成する。さらに、配線
層を形成するために金属膜４２２と、配線パターン４２
１を残すためのレジストパターン４２３を形成する。

【００４６】最後に図４（ｄ）に示すように、金属膜４
２２のエッチングを行い、配線パターン４３１を形成す
る。

【００４７】以上が、同レベルの層間絶縁膜に異なる深
さのスルーホール４３２と４３３を形成する場合の、配
線１層分の配線工程の例である。

【００４８】以上のように、金属を積み上げる方式で形
成した異なる高さのスルーホールを用いても、前述し
た、レイアウトの場所に応じた使い分けによって、より
多くのキャパシタを形成するという、実施の形態１と同
様の効果を得ることができる。

【００４９】図５は、実施の形態１における図２に対応
し、第１のレベルの導体層からなる配線群と、第２のレ
ベルの導体層からなる配線群とが交差している状態に形
成されたレイアウトのモデルを示す。従って、図２と同
様の要素については同一の符号を付して説明する。但
し、図２の場合とは、上層の配線群と下層の配線群の配
置が逆転している。すなわち、図中、１０１、１０２、
１０３は下層の配線、１１１、１１２、１１３、１１
４、１１５、１１６、１１７、１１８は上層の配線であ
る。また、１２１、および１２２はそれぞれ、本実施の
形態の上記の方法で形成された深スルーホール、および
浅スルーホールを示す。

【００５０】図６は、実施の形態１における図３と同様
に、図５の半導体装置の各部における配線構造を示す断
面図である。図５および図６に示される各配線の構造、
機能等は、図２および図３に対応するので、具体的な説
明は省略する。

【００５１】以上の実施の形態に基づいて具体的に説明
した、配線およびスルーホールの配置パターン以外につ
いても、下層に配線が存在しない箇所に上層配線からの
スルーホールを配置することや、下層に異ノード配線が
存在する箇所に浅スルーホールを配置すること等、本発
明を適用してスルーホールを利用したキャパシタを適宜
形成できることは言うまでもない。

【００５２】（実施の形態３）本発明の実施の形態３に
おける半導体設計支援装置を、図７および図８を参照し
て説明する。

【００５３】図７は、従来のレイアウトデータに対し、
設計支援装置を用いて容量付加用のスルーホールを配置
するためのフロー図である。図中５０１は、従来のレイ
アウト設計により設計された加工前レイアウトデータで
ある。スルーホール配置装置５０２は、加工前レイアウ
トデータ５０１に容量付加用のスルーホールを配置する
機能を有し、スルーホール配置条件ファイル５０３に基
づき動作が制御される。スルーホール配置装置５０２に
より、スルーホール配置後レイアウトデータ５０４が生
成される。

【００５４】スルーホール配置後レイアウトデータ５０
４は、レイアウト検証装置５０６により、論理データ５
０５と比較検証される。レイアウト検証装置５０６は、
レイアウトの正当性を保証された検証後の最終レイアウ
トデータ５０７を出力する。

【００５５】スルーホール配置条件ファイル５０３に
は、スルーホール配置装置５０２により、レイアウト上
のどのノードにスルーホールを付加するのかが記述され
ている。また、その指定されたノードの配線構造が、ど
のような状態になっている場所にどのようにスルーホー
ルを配置するかも、併せて記述されている。

【００５６】図８に配置条件ファイル５０３の例を示
す。

【００５７】６０１で示す行では、ＶＤＤおよびＶＳＳ
ノードにスルーホールを付加するように指定している。
さらに６０２から６０５で示す行に、各ノードのレイア
ウト上での組合せと配置すべきスルーホールのタイプが
記述されている。下層配線に接続する深スルーホールを
Ａタイプ、下層配線と接続しない浅スルーホールのう
ち、より深いスルーホールをＢタイプ、浅いスルーホー
ルをＣタイプとすると、例えば６０２で示す行は、
「『ＶＤＤとＶＳＳが重なっている箇所』でかつ『ＶＤ
ＤとＶＳＳが平行である箇所』にはＢタイプのスルーホ
ールを配置する」ことを表している。同様に、６０３で
示す行は、「『ＶＤＤ直下には他の配線がない箇所』で
かつ『ＶＤＤとＶＳＳが平行である箇所』にはＡタイプ
のスルーホールを配置する」ことを表す。６０４で示す
行は、「『ＶＤＤと、ＶＤＤ／ＶＳＳ以外のノードが重
なっている箇所』でかつ『ＶＤＤとＶＳＳが平行である
箇所』にはＣタイプのスルーホールを配置する」ことを
表す。６０５で示す行は、「『ＶＤＤとＶＳＳが重なっ
ている箇所』でかつ『ＶＤＤと、ＶＤＤ／ＶＳＳ以外の
ノードが平行である箇所』にはＣタイプのスルーホール
を配置する」ことを表す。

【００５８】以上のような条件を与えることによって、
各箇所に最適なスルーホールを配置することができる。
このように、設計支援装置によりスルーホールを自動配
置することで、より効率的に、スルーホールを利用した
キャパシタを付加することが可能となる。

【００５９】

【発明の効果】本発明の半導体装置によれば、スルーホ
ールを利用したキャパシタを形成することにより、ＬＳ
Ｉの面積を増大させることなく、より多くの電源容量を
形成することができるため、電源ノイズ対策を効率的に
行いうる半導体集積回路設計が可能となる。

【００６０】また、上記スルーホールを自動配置可能な
設計支援装置によれば、より効率的に、スルーホールを
利用したキャパシタを付加することが可能となる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における、複数の深さ
のスルーホールを形成する方法の工程を示す断面図

【図２】 実施の形態１における半導体装置の配線群と
スルーホールの配置組合せのレイアウトモデルを示す平
面図

【図３】 図２の半導体装置の各部における配線構造を
示す断面図

【図４】 本発明の実施の形態２における、複数の深さ
のスルーホールを形成する方法の工程を示す断面図

【図５】 実施の形態２における半導体装置の配線群と
スルーホールの配置組合せのレイアウトモデルを示す平
面図

【図６】 図５の半導体装置の各部における配線構造を
示す断面図

【図７】 本発明の実施の形態３における設計支援装置
を用いて容量付加用のスルーホールを配置する方法を示
すフロー図

【図８】 図７の装置によりスルーホールを自動配置す
る際の配置条件ファイルを示す図

【図９】 従来例の電源ノイズ対策のための容量付加手
法の例を示す断面図

【符号の説明】

１０１ 第２のレベルの導体層からなる配線（ＶＤＤ） １０２ 第２のレベルの導体層からなる配線（ＶＳＳ） １０３ 第２のレベルの導体層からなる配線（他ノー
ド） １１１、１１４ 第１のレベルの導体層からなる配線
（ＶＤＤ） １１５ 第１のレベルの導体層からなる配線（ＶＳＳ） １１２、１１３、１１６ 第１のレベルの導体層からな
る配線（他ノード） １２１、２３２ 深スルーホール １２２、２３３ 浅スルーホール １３１、１３２、１４２、１４３、１５２、１５３ キ
ャパシタ ５０２ スルーホール自動配置装置 ５０３ スルーホール配置条件ファイル

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 21/88 Ｓ Ｆターム(参考） 5B046 AA08 BA06 JA01 5F033 HH00 JJ00 KK00 QQ09 QQ10 QQ11 QQ35 QQ38 RR04 RR06 UU04 VV04 VV05 VV10 5F038 AC05 AC17 BH03 BH19 CD02 CD03 CD05 CD09 CD14 EZ08 EZ15 EZ20

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された第１のレベル
   の導体層および第２のレベルの導体層と、前記第１、第
   ２のレベルの導体層の間に介在する層間絶縁膜と、前記
   層間絶縁膜を開口して形成され、導電体が埋め込まれた
   同一レベルの複数のスルーホールとを有し、前記複数の
   スルーホールは、それぞれ複数の異なる深さを有すると
   ともに、前記第１のレベルの導体層および前記第２のレ
   ベルの導体層の少なくとも一方に電気的に接続されたこ
   とを特徴とする半導体装置。
2. 【請求項２】 最も深い前記スルーホールは、前記第１
   のレベルの導体層からなる下層の配線および、前記第２
   のレベルの導体層からなる上層の配線と電気的に接続さ
   れており、浅い前記スルーホールは、前記第２のレベル
   の導体層からなる上層の配線とのみ電気的に接続されて
   いることを特徴とする請求項１に記載の半導体装置。
3. 【請求項３】 最も深い前記スルーホールは、前記第１
   のレベルの導体層からなる下層の配線および、前記第２
   のレベルの導体層からなる上層の配線と電気的に接続さ
   れており、浅い前記スルーホールは、前記第１のレベル
   の導体層からなる下層の配線とのみ電気的に接続されて
   いることを特徴とする請求項１に記載の半導体装置。
4. 【請求項４】 前記スルーホールの深さは２種類である
   ことを特徴とする請求項１〜３のいずれか１項に記載の
   半導体装置。
5. 【請求項５】 最も深い前記スルーホールよりも浅い前
   記スルーホールの深さは、前記層間絶縁膜の膜厚の概略
   ３分の２以下であり、かつ、電気的に接続されている前
   記導体層の厚みの概略５分の１以上であることを特徴と
   する請求項１〜４のいずれか１項に記載の半導体装置。
6. 【請求項６】 前記第２のレベルの導体層からなる互い
   に隣接して配置された第１の配線と第２の配線とを含
   み、前記第１の配線の、前記第２の配線と隣接する端部
   に、前記第１の配線と電気的に接続され、前記第１のレ
   ベルの導体層とは電気的に接続されていないスルーホー
   ルが配置されたことを特徴とする請求項１に記載の半導
   体装置。
7. 【請求項７】 前記第２のレベルの導体層からなる互い
   に隣接して配置された第１の配線および第２の配線と、 前記第１の配線の、前記第２の配線と隣接する端部の近
   傍に配置され、前記第１の配線と電気的に接続され、前
   記第１のレベルの導体層とは電気的に接続されていない
   第１のスルーホールと、 前記第２の配線の、前記第１の配線と隣接する端部近傍
   に配置され、前記第２の配線と電気的に接続され、前記
   第１のレベルの導体層とは電気的に接続されていない第
   ２のスルーホールとを含み、 前記第１のスルーホール、前記第２のスルーホール、お
   よび前記両スルーホールの間に介在する前記層間絶縁膜
   により、前記スルーホールの深さ方向に沿ったキャパシ
   タが構成されたことを特徴とする請求項１に記載の半導
   体装置。
8. 【請求項８】 前記第２のレベルの導体層からなる互い
   に隣接して配置された第１の配線および第２の配線と、 前記第１の配線の、前記第２の配線と隣接する端部近傍
   に配置され、前記第１の配線と電気的に接続され、前記
   第１のレベルの導体層とは電気的に接続されていない第
   １のスルーホールと、 前記第２の配線の、前記第１の配線と隣接する端部近傍
   に配置され、前記第２の配線、および前記第１のレベル
   の導体層と電気的に接続された第２のスルーホールとを
   含み、 前記第１のスルーホール、前記第２のスルーホール、お
   よび前記両スルーホールの間に介在する層間絶縁膜によ
   り、前記スルーホールの深さ方向に沿ったキャパシタが
   構成されたことを特徴とする請求項１に記載の半導体装
   置。
9. 【請求項９】 前記第１のレベルの導体層からなる第１
   の配線と、 前記第２のレベルの導体層からなる第２の配線と、 前記第１の配線と前記第２の配線の交差する部分に配置
   され、前記第２の配線とは電気的に接続され、前記第１
   の配線とは電気的に接続されていないスルーホールとを
   含み、 前記スルーホールの底面、前記第１の配線、および前記
   スルーホールと前記第１の配線の間に介在する層間絶縁
   膜によりキャパシタが構成されたことを特徴とする請求
   項１に記載の半導体装置。
10. 【請求項１０】 請求項７〜９のいずれか１項に記載の
    半導体装置におけるキャパシタを形成するための半導体
    回路の設計支援装置であって、前記半導体装置の回路の
    物理設計図に基づいて、前記第１のスルーホールおよび
    前記第２のスルーホールを論理を変更することなく配置
    可能な箇所を抽出し、自動的に前記スルーホールを配置
    する半導体設計支援装置。