WO2006095655A1 - 半導体集積回路 - Google Patents

半導体集積回路 Download PDF

Info

Publication number
WO2006095655A1
WO2006095655A1 PCT/JP2006/304122 JP2006304122W WO2006095655A1 WO 2006095655 A1 WO2006095655 A1 WO 2006095655A1 JP 2006304122 W JP2006304122 W JP 2006304122W WO 2006095655 A1 WO2006095655 A1 WO 2006095655A1
Authority
WO
WIPO (PCT)
Prior art keywords
pattern
wiring
dummy
semiconductor integrated
patterns
Prior art date
Application number
PCT/JP2006/304122
Other languages
English (en)
French (fr)
Inventor
Yoshiyuki Kawakami
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Priority to JP2007507085A priority Critical patent/JPWO2006095655A1/ja
Priority to US11/883,539 priority patent/US7541625B2/en
Publication of WO2006095655A1 publication Critical patent/WO2006095655A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to parasitic element extraction for extracting parasitic elements generated during automatic placement and routing in semiconductor circuit design.
  • CMP Chemical Mechanical Polishing
  • a semiconductor substrate on which a circuit is laid out is completely flattened.
  • the present invention relates to a semiconductor integrated circuit in which a dummy pattern is arranged at the time of LSI layout so that it can be processed.
  • a semiconductor device with high density and high integration often has a multilayer wiring structure in which a plurality of wiring layers separated by an insulating film are provided on a substrate.
  • Each wiring layer constituting such a semiconductor device needs to be finely patterned in the exposure process in the manufacturing process.
  • the surface of the substrate on which the pattern mask is placed has irregularities and the flatness is low, the resolution of the exposure process is lowered and a fine pattern cannot be formed.
  • CMP if there is a large difference in the degree of wiring congestion in a certain wiring layer, it is difficult to completely planarize the substrate surface.
  • dummy wiring or called dummy metal
  • area ratio aperture ratio
  • Patent Document 1 describes that the dummy pattern itself has a cross shape, and the length of the protruding portion of the cross shape can be arbitrarily changed. According to this technology, the additional capacitance generated in the existing wiring pattern is almost uniform regardless of where the existing wiring pattern formed in the upper or lower wiring layer is located relative to these cross-shaped dummy patterns.
  • the wiring interval between the dummy pattern and wiring pattern can be set to a predetermined value by changing the length of the cross-shaped protruding part arbitrarily. Thus, it is possible to make the wiring intervals uniform.
  • Patent Document 1 JP-A-6-61230 (Page 3, Fig. 1)
  • Patent Document 2 JP 2002-231815 A (Page 5, Fig. 1)
  • Patent Document 3 Japanese Patent Laid-Open No. 2003-282569 (Page 9, Figure 1)
  • the additional capacitance generated in the existing wiring pattern in the upper or lower wiring layer due to the presence of the dummy pattern can be made almost uniform, but the dummy pattern has a cross shape. Therefore, the amount of data increases. For example, for a rectangular dummy pattern that can be formed with 4 vertices, if the cross shape is expressed in vertex coordinates, it becomes 12 vertices. Because there are more dummy patterns than normal signal wiring patterns, the cross-shaped dummy pattern has more than double the data volume compared to the rectangular dummy pattern. As the data size increases, it becomes difficult to handle even with computer processing, so it is desirable to have a small amount of data.
  • the dummy patterns formed in the two wiring layers adjacent to each other in the vertical direction are arranged so as not to overlap each other, so that they are attached to these dummy patterns.
  • the additional capacity is not large.
  • the area where dummy patterns can be placed is limited, even if the number of signal wiring patterns is small, if the wiring patterns are arranged alternately between different layers, dummy patterns are placed. If this is not possible and the aperture ratio cannot be satisfied, there will be a problem.
  • Patent Document 3 the separation distance from the dummy pattern is limited depending on the type of the signal wiring pattern.
  • the additional capacitance between the wiring pattern arranged in two adjacent wiring layers and the dummy pattern is not considered, and the additional capacitance generated between different layers becomes a problem.
  • An object of the present invention is to reduce the added calacity that a dummy pattern is generated in the wiring pattern of the same wiring layer, while the dummy pattern is generated in the wiring pattern of the wiring layer adjacent to the upper layer or the lower layer of the wiring layer.
  • the fluctuation of the additional capacity to be It is to unify.
  • the wiring directions of a plurality of dummy patterns are arranged to be inclined at 45 degrees or the like with respect to the wiring direction of a wiring pattern such as a signal wiring pattern.
  • a plurality of actual pattern groups having a plurality of wiring pattern forces for connecting circuits and elements are arranged in each wiring layer of the plurality of wiring layers, and the actual pattern groups are arranged.
  • the plurality of dummy patterns have a reference direction that is the direction of one wiring pattern included in the plurality of wiring patterns. It is arranged in a direction that makes an angle of 45 degrees.
  • the present invention provides the semiconductor integrated circuit, wherein a plurality of dummy patterns adjacent to any one of the plurality of wiring patterns among the plurality of dummy patterns have a wiring pattern force adjacent thereto, and the like. It is characterized by being spaced apart.
  • each of the plurality of dummy patterns is a rectangle.
  • the plurality of dummy patterns include a plurality of rectangles having different sizes.
  • a plurality of dummy patterns arranged in each of two wiring layers adjacent in the vertical direction among the plurality of wiring layers intersect at an angle of 90 degrees. It is characterized by.
  • the present invention provides the semiconductor integrated circuit, wherein the dummy pattern includes a potential fixing dummy pattern connected to a fixed potential and a floating dummy pattern not connected to the fixed potential, and the potential fixing dummy pattern Of these, a part is arranged adjacent to the wiring pattern.
  • the floating dummy pattern occupies 50% or more of the number of the plurality of dummy patterns.
  • the present invention provides the semiconductor integrated circuit, wherein the plurality of dummy patterns are fixed electric power. And a floating dummy pattern not connected to the fixed potential, and a part of the floating dummy pattern is arranged adjacent to the wiring pattern, and the wiring dummy pattern is connected to the wiring pattern. A dummy pattern force adjacent to a floating dummy pattern arranged adjacent to the pattern is the potential fixing dummy pattern.
  • the fixed potential is a power supply potential or a ground potential.
  • the semiconductor integrated circuit of the present invention a region where a plurality of wiring pattern forces for connecting a circuit and an element are also arranged in each wiring layer of the plurality of wiring layers, and the actual pattern group is not arranged
  • the plurality of dummy patterns are defined with respect to the reference direction when the direction of one wiring pattern included in the plurality of wiring patterns is a reference direction.
  • each wiring layer of the plurality of wiring layers is provided with a plurality of actual pattern groups having a plurality of wiring pattern forces for connecting circuits and elements, and the actual pattern groups are not disposed.
  • the plurality of dummy patterns are defined with respect to the reference direction when the direction of one wiring pattern included in the plurality of wiring patterns is a reference direction.
  • a plurality of inclined dummy patterns inclined in a direction forming a predetermined angle, and the plurality of inclined dummy patterns of the plurality of inclined dummy patterns are arranged at an equal distance from one wiring pattern of the same wiring layer. It is characterized by being beaten!
  • the present invention includes a plurality of dummy patterns that are inclined by, for example, an angle of 45 degrees with respect to a reference direction defined as the direction of one arbitrary wiring pattern.
  • the patterns extend parallel to each other.
  • the area where the wiring pattern intersects with the inclined dummy pattern of 45 degrees or the like has the same crossing area no matter where the wiring pattern is formed in the adjacent wiring layer. Become. Therefore, the increase in capacitance caused by the inclined dummy pattern of 45 degrees or the like with respect to the wiring pattern of the adjacent wiring layer is uniform regardless of the position of the wiring pattern.
  • the inclination dummy pattern such as 45 degrees is necessary because it can be formed into a rectangular shape with a small number of vertices, such as the number of vertices less than 12 vertices.
  • the dummy pattern force is inclined at an angle of 5 degrees or the like, when these inclined dummy patterns are located in the vicinity of the wiring pattern of the same wiring layer, the dummy pattern is changed to the wiring pattern as before.
  • the area of the portion where these inclined dummy patterns are close to the wiring pattern is reduced, and these inclined dummy patterns are generated in the wiring pattern.
  • the additional capacity to be reduced is small.
  • the aperture ratio can be set to a desired value by arranging a plurality of inclined dummy patterns.
  • the unit that the dummy pattern arranged on the same wiring layer as the wiring pattern exerts on the wiring pattern The additional capacity per length is made uniform.
  • the inclined dummy pattern of 45 degrees or the like is arranged so as to form an angle of 90 degrees in relation to the dummy patterns of different wiring layers.
  • the crossing area of the dummy patterns intersecting between the line layers is constant, and the additional capacitance generated by the dummy patterns of different wiring layers can be made uniform.
  • the dummy pattern adjacent to the wiring pattern is connected to a fixed potential, the influence of the coupling capacitance of other wiring pattern forces can be shielded. Further, since the floating dummy pattern is provided in addition to the dummy pattern arranged adjacent to the wiring pattern, it is possible to reduce the number of dummy patterns that have to be removed along with the layout correction.
  • the floating dummy pattern is used as the dummy pattern arranged adjacent to the wiring pattern in the present invention, the number of dummy patterns that must be removed along with the layout correction can be suppressed.
  • the floating dummy Since the pattern is interposed between the potential fixing dummy pattern connected to the fixed potential and the wiring pattern, the potential fixing dummy pattern is separated from the wiring pattern and the additional capacitor is connected in series. The additional capacity given to the wiring pattern by the fixed dummy pattern can be reduced.
  • the additional capacitance generated between the wiring pattern and the dummy pattern formed in the same wiring layer can be reduced, and the dummy pattern and the wiring layer can be reduced. Can be made uniform, and the calculation accuracy of the parasitic capacitance extraction can be improved.
  • the positions of the plurality of dummy patterns in the same wiring layer are positioned so that the wiring pattern force is also equidistant from each other. It is possible to equalize the additional capacity.
  • a floating dummy pattern is provided which can obtain a shield effect by a dummy pattern of a fixed potential adjacent to the wiring pattern, reduce the influence of crosstalk, and can easily peel off the wiring. Thus, rewiring can be facilitated.
  • the potential fixing dummy pattern is arranged with the floating dummy pattern sandwiched between the wiring patterns, the additional capacitance given to the wiring pattern by the potential fixing dummy pattern can be reduced, and parasitic capacitance extraction can be performed. The calculation accuracy can be increased.
  • FIG. 1 is a diagram showing a main configuration of a semiconductor integrated circuit according to a first embodiment of the present invention.
  • FIG. 2 is a diagram showing a modification of the semiconductor integrated circuit, showing a state in which the dummy pattern is divided into small pieces.
  • FIG. 3 is a diagram showing a turn arrangement relationship between two dummy layers in the upper and lower adjacent wiring layers in the semiconductor integrated circuit.
  • FIG. 4 is a diagram showing a main configuration of a semiconductor integrated circuit according to a second embodiment of the present invention.
  • the rectangular dummy pattern 1 is the signal wiring pattern in the same wiring layer as the two signal wiring patterns 2 of the plurality of wiring pattern groups (actual pattern groups) constituting the semiconductor integrated circuit. 2 is not arranged, and is arranged in a vacant area and is inclined at approximately 45 degrees with respect to the signal wiring pattern 2 and arranged in parallel and at equal intervals.
  • the dummy pattern and the signal wiring pattern 3 are wirings formed in a wiring layer adjacent to the wiring layer of the dummy pattern 1 or the signal wiring pattern 2, for example, a wiring layer located immediately above the wiring layer, Part of In FIG.
  • a dummy pattern 12 is a dummy pattern in which the dummy pattern 1 of FIG. 1 is divided into small pieces.
  • the plurality of dummy patterns 1 and dummy patterns 12 adjacent to the signal wiring pattern 2 are each arranged apart from the signal wiring pattern 2 by a set distance S1.
  • an angle of approximately 45 degrees is formed between the two signal wiring patterns 2 shown in FIG. 1 or FIG. 2 with respect to the direction (reference direction) of the signal wiring pattern 2 (wiring pattern). Place dummy pattern 1 or 12 in the direction to be formed.
  • the signal wiring pattern 3 (second wiring) wired to a wiring layer (second wiring layer) different from the wiring layer (first wiring layer) on which the dummy pattern 1 is arranged.
  • the dummy pattern 1 Since the dummy pattern 1 is also arranged at approximately 45 degrees with respect to the signal wiring pattern), the portion of the dummy pattern 1 that intersects the signal wiring pattern 3 is regularly arranged along the signal wiring pattern 3, and this Thus, the additional capacitance exerted by the dummy pattern 1 on the signal wiring pattern 3 is constant with respect to the unit length of the signal wiring pattern 3 regardless of the position of the signal wiring pattern 3.
  • the signal wiring pattern 3 shown in FIG. 1 is in the horizontal direction, since the dummy pattern 1 is arranged at approximately 45 degrees with respect to the signal wiring pattern 2, the same is true even if the signal wiring pattern 3 is in the vertical direction.
  • the increment of the additional capacity per unit length can be made uniform. Also for the signal wiring pattern 2, since a plurality of adjacent dummy patterns 1 or 12 are spaced apart by the same distance of the set distance S1, the additional capacity per unit length of the additional capacity by the dummy pattern 1 or 12 Incremental amount can be made uniform.
  • the force indicating the configuration in which the dummy pattern 1 is inclined at about 45 degrees with respect to the signal wiring patterns 2 and 3 is not shown, but this is not shown, but at least two dummy If dummy pattern 1 forms a predetermined angle with respect to signal wiring pattern 2 to the extent that pattern 1 and one signal wiring pattern 3 intersect, the two dummy patterns 1 (multiple inclined dummy patterns) ), One signal wiring pattern 3 (second signal wiring pattern) intersects two dummy patterns 1 and one signal wiring pattern 3 in the same shape regardless of their positions. Therefore, the increment of the additional capacity per unit length can be made uniform, as in the case where the tilt angle is about 45 degrees. However, in this case, the increment of the additional capacity per unit length differs depending on whether the direction of the signal wiring pattern 3 is the horizontal direction or the vertical direction.
  • dummy pattern 1 is arranged adjacent to signal wiring pattern 2 in the same layer at an angle of approximately 45 degrees, dummy pattern 1 is orthogonal or parallel to signal wiring pattern 2. It is a little farther than the case where it is arranged in the direction. That is, if they are arranged orthogonally or in parallel, the force that the two vertices of dummy pattern 1 are equidistant from signal wiring pattern 2 in the vicinity of signal wiring pattern 2 By tilting dummy pattern 1 by approximately 45 degrees Since one vertex is left and the other vertex is separated from the signal wiring pattern 2, the dummy pattern 1 is slightly separated by this amount. As a result, the additional capacitance generated in the signal wiring pattern 2 can be reduced.
  • a dummy pattern 12 in which the dummy pattern 1 is divided into small pieces is arranged.
  • the additional capacitance when the dummy pattern 12 is placed next to the signal wiring pattern 2 in the same layer depends on the size of the dummy pattern.
  • the additional capacitance for the wiring pattern 2 can be reduced.
  • FIG. 3 shows a plurality of inclined dummy patterns in the wiring layer in which the signal wiring pattern 3 is formed so as to intersect with the inclined dummy pattern 1 formed in the lower wiring layer at an angle of approximately 90 degrees.
  • a configuration in which 13 is arranged is shown.
  • the plurality of upper dummy patterns 13 are arranged with an inclination of approximately 45 degrees in the direction opposite to the inclination direction of the plurality of lower dummy patterns 1 with the wiring direction of the signal wiring pattern 2 as the reference direction. Has been.
  • the force indicating the layout relationship of the plurality of dummy patterns 1 and 13 in the two adjacent wiring layers As for the other wiring layers, an inclined dummy pattern is formed between the two adjacent upper and lower wiring layers. Each dummy pattern is arranged so that they intersect each other at an angle of approximately 90 degrees. Therefore, the area where two or more dummy patterns 1 formed on one wiring layer and a plurality of dummy patterns 13 formed on other wiring adjacent to the wiring layer overlap each other between two wiring layers adjacent in the vertical direction is , Become constant. As a result, the additional capacitance generated between the dummy patterns in the upper and lower adjacent wiring layers is the same between any two wiring layers and is made uniform. Therefore, it is possible to increase the parasitic element extraction system.
  • the dummy patterns 1 and 13 that extend long have been described.
  • the dummy pattern 12 of a small piece also has an inclined dummy pattern between two adjacent upper and lower wiring layers.
  • the intersection angle may be set to approximately 90 degrees.
  • the shapes of the dummy patterns 1, 12, and 13 are rectangular.
  • the present invention is not limited to a rectangle. Even when the shape of the dummy pattern is not rectangular, if a plurality of non-rectangular dummy patterns are regularly arranged at an inclination of approximately 45 degrees with respect to the signal wiring pattern, the dummy patterns and the dummy patterns are arranged.
  • the crossing area with the signal wiring pattern formed in another wiring layer adjacent to the wiring layer of the pattern is the same area regardless of the position of the signal wiring pattern.
  • the capacity increment given by the dummy pattern can be made uniform regardless of the position of the signal wiring pattern in the adjacent wiring layer.
  • the adjacent plurality of dummy patterns 13 are equal to the signal wiring pattern 3 in the same wiring layer. If they are arranged so as to be separated by the set distance S1, the amount of increase per unit length of the additional capacitance with respect to the signal wiring pattern 3 of the same wiring layer due to the presence of these dummy patterns 13 can be made uniform. However, when the shape of the dummy pattern 13 becomes complicated, the data amount of the inclined dummy pattern 13 increases.
  • dummy pattern 11 is a dummy pattern connected to a fixed potential such as a power supply or ground
  • dummy pattern 12 is not electrically connected to any of a plurality of wiring patterns on a semiconductor integrated circuit including signal wiring pattern 2.
  • the floating pattern and the connection pattern 5 are wiring patterns that connect the dummy patterns 11, and these dummy patterns 11 and 12 are arranged in a region without the signal wiring pattern 2 for adjusting the area ratio.
  • a dummy pattern 11 connected to the power source or the ground is arranged adjacent to the signal wiring pattern 2 in FIG. In this way, there is almost no capacitive coupling that occurs via the dummy pattern 12 between the two signal wiring patterns 2.
  • the so-called shielding effect works and the crosstalk phenomenon can be suppressed.
  • at least one dummy pattern 11 arranged adjacent to the signal wiring pattern 2 does not need to be connected to a fixed potential, and at least one dummy pattern 11 is not connected to the fixed potential (not shown). However, for the one dummy pattern 11, the shielding effect of the present invention can be obtained.
  • the dummy pattern 12 shows a state in which all are floating dummy patterns.
  • the dummy pattern to be peeled off can be limited to only the portions that require layout.
  • layout correction occurs, rewiring is easier if the number of dummy patterns 12 that must be removed is minimized, so 50% or more of the dummy patterns 12 are floating dummy patterns. Hope there is.
  • the shielding effect is not shown.
  • the additional capacitance generated in the signal wiring pattern 2 can be made smaller than in the state shown in FIG. The reason for this is that the additional capacity decreases due to the separation of the dummy pattern 12 connected to the power supply or ground with respect to the signal wiring pattern 2, and the dummy pattern 12 and the signal wiring whose potential is fixed to the power supply or ground. This is because the floating dummy pattern 11 is interposed between the pattern 12 and the capacitance is connected in series, so that the additional capacitance can be further reduced.
  • the dummy pattern is arranged in an inclined state with respect to the actual wiring pattern, such as approximately 45 degrees, so that the additional capacitance generated in the wiring pattern is reduced.
  • the additional capacitance generated between adjacent wiring layers can be made uniform, timing convergence can be improved, and LSI design with severe timing constraints can be used. Useful for semiconductor integrated circuits.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

　ＬＳＩレイアウトパターンの平坦化処理において、ダミーパターンを配置する場合に、信号配線パターン２が配置される配線層には、信号配線パターン２に対して略４５度の傾斜角を持たせた複数のダミーパターン１が配置される。これ等のダミーパターン１は、上又は下に隣接する他の配線層に形成された信号配線パターン３に対しても略４５度の傾斜角を持って交差する。前記信号配線パターン３の配線層には、この信号配線パターン３対して略４５度の傾斜角を持たせた複数のダミーパターン１３が配置される。前記隣接する２つの配線層のダミーパターン１、１３は略９０度の角度で交差する。従って、配線容量変動が低減されると共に、配線容量変動量が可能な限り均一化される。

Description

明 細 書
半導体集積回路
技術分野
[0001] 本発明は、半導体回路設計において、自動配置配線時に生じる寄生素子を抽出 する寄生素子抽出に係わり、特に CMP (Chemical Mechanical Polishing)において、 回路がレイアウトされた半導体基板を完全に平坦ィ匕処理できるように、 LSIレイアウト 時にダミーパターンが配置された半導体集積回路に関するものである。
背景技術
[0002] 近年の半導体装置の高密度化や高集積化の要望に伴!、、半導体回路の製造ェ 程において、より微細なパターンの形成が求められている。一般的に、高密度化や高 集積化された半導体装置は、基板上に絶縁膜で分離した配線層を複数設けた多層 配線構造を有して ヽることが多 ヽ。このような半導体装置を構成する配線層は上記製 造工程における露光工程において各々が微細にパターユングされる必要がある。こ のとき、パターンマスクを設置する基板表面に凹凸があって平坦度が低いと、露光ェ 程の解像度が落ちて微細なパターンが形成できな 、と 、う不具合が生じる。 CMPに おいても、ある配線層で配線混雑度に大きな差が生じると、完全に基板表面を平坦 化処理することが困難である。即ち、ドライエッチングプロセスの際にウェハ上の各チ ップにおけるエッチング処理の状態を常に一定にするために、配線混雑度が低い配 線領域にダミー配線と称するダミーパターン (又は、ダミーメタルと呼ぶ）を配置して各 チップの面積率（開口率)を一定にしなければならな 、。
[0003] 一方、配線間隔の広いところでは、ダミーパターンを挿入することになる力 そのパ ターンの存在によって周辺の配線に対して付カ卩的な容量が発生し、結果として信号 配線パターンの容量変動に起因する動作不良やノイズ発生等が原因となり、回路特 性に影響を与えることになる。現在の高性能な半導体集積回路では、レイアウト設計 時に配線間の容量を低減することは重要な課題である。また、ダミーパターン挿入に よって付加的な容量が生じる場合でも可能な限り低減すること、又は付加容量を均一 ィ匕することは、タイミング収束の観点において非常に重要な課題の 1つといえる。 [0004] ダミーパターンの存在に起因して生じる付カ卩的な容量を低減するには、配線パター ンとの距離をできるだけ離すことで解決できる。し力しながら、もともと配線が行われて いる隙間にダミーパターンを配置することが目的であるため、配線パターンとの間に 設けることができる距離にも制限がある。また、任意の配線パターンに対して一律に 一定距離を離した場合には、付加的な容量の大きさは配線パターンの大きさに依存 する関係上、付加的容量は不均一になる。そこで、従来のダミーパターン挿入技術と して、特許文献 3には、信号配線パターンの幅に応じてその信号配線パターンとダミ 一パターンとの間の距離を設定し、この設定距離未満となる場合にはダミーパターン を配置しないように制限する記載がある。この方法によれば、局所的なダミーメタル占 有率 (開口率)の低下を防止できるだけでなく、ダミーパターンの挿入に起因する既 存配線パターンでの信号の性能の劣化を防止することができる。また、特許文献 2の ように、異層間にあるダミーパターンの位置がお互いに重ならな 、よう配置することに より、付加容量を低減する技術もある。通常、大きな容量が付加される状況は、バタ ーン同士が上下層で重なる場合又は同層で左右に隣り合つている場合である。逆に 、異なる配線層同士で上下層で重ならな 、対角方向にパターンが配置されて 、る場 合には、それら両パターンの間には容量が殆ど発生しない。この物理現象を利用し たものが特許文献 2である。
[0005] 一方、付加容量を均一化するためには、配線パターンに対してダミーパターンが隣 り合っている位置関係を常に同じ状態に保つことが一つの解決策となる。従来のダミ 一パターン挿入技術として、特許文献 1には、ダミーパターン自体を十字形状にし、 この十字形状の突き出し部分の長さは任意に変化できるものとする記載がある。この 技術によれば、これ等の十字形状のダミーパターンに対して、その上層又は下層の 配線層に形成された既存配線パターンが何処にあっても、その既存配線パターンに 生じる付加容量をほぼ均一化することができる。また、既存配線パターンが配線格子 にのらない場合であっても、十字形状の突き出し部分の長さを任意に変化させること により、ダミーパターンと配線パターンとの配線間隔を自在に所定値に設定して、そ の各配線間隔を均一化することが可能である。
特許文献 1：特開平 6— 61230号公報 (第 3ページ、第 1図） 特許文献 2 :特開 2002— 231815号公報 (第 5ページ、第 1図）
特許文献 3：特開 2003— 282569号公報 (第 9ページ、第 1図）
発明の開示
発明が解決しょうとする課題
[0006] し力しながら、特許文献 1の技術では、ダミーパターンの存在に起因して上層又は 下層の配線層の既存配線パターンに生じる付加容量をほぼ均一化できるものの、ダ ミーパターンが十字形状に形成されるため、データ量が大きくなる。例えば、 4頂点で 形成することができる矩形ダミーパターンに対して、十字形状を頂点座標で表現する と 12頂点になる。ダミーパターンは通常信号配線パターンよりも多い関係上、矩形ダ ミーパターンに比べて十字形状のダミーパターンは、データ量が 2倍以上に増えるこ とになる。データサイズが大きくなると、コンピュータ処理でも扱い難くなるため、少な いデータであることが望ましい。更に、特許文献 1の技術では、十字形状のダミーパ ターンは、これと同一配線層の信号配線パターンと平行に配置されているため、ダミ 一パターンの存在に起因してその信号配線パターンに生じる付加容量が大きくなつ てしまう問題がある。
[0007] また、特許文献 2では、上下に隣接する 2つの配線層に各々形成するダミーパター ンを相互に上下に重ならな 、ように配置して 、るので、これ等のダミーパターンに付 加的に発生する容量は大きくない。し力しながら、ダミーパターンを配置できる領域は 制限されるために、信号配線パターン数が少ない場合であっても、異層間で配線パ ターン同士が互い違いに配置されていると、ダミーパターンを配置できず、開口率を 満足な値にできな 、場合が起きると 、う問題がある。
[0008] 更に、特許文献 3では、信号配線パターンの種類に応じてダミーパターンとの間の 離隔距離を制限しているが、この方法は、同一配線層間について制限しているもの の、上下に隣接する 2つの配線層に配置された配線パターンとダミーパターンとの間 の付加容量については考慮しておらず、異層間に生じる付加容量が問題となる。
[0009] 本発明の目的は、ダミーパターンが同一配線層の配線パターンに生じさせる付カロ 容量を低減しながら、そのダミーパターンがその配線層の上層又は下層に隣接する 配線層の配線パターンに生じさせる付加容量の変動を、少ないデータサイズで、均 一化することにある。
課題を解決するための手段
[0010] 上記目的を達成するために、本発明は、信号配線パターン等の配線パターンの配 線方向に対して複数のダミーパターンの配線方向を 45度などに傾斜させて配置する
[0011] すなわち、本発明の半導体集積回路は、複数の配線層の各配線層に、回路及び 素子を接続するための複数の配線パターン力もなる実パターン群が配置され、前記 実パターン群が配置されない領域に複数のダミーパターンが配置された半導体集積 回路において、前記複数のダミーパターンは、前記複数の配線パターンに含まれる 一の配線パターンの方向を基準方向としたとき、前記基準方向に対して 45度の角度 をなす方向で配置されることを特徴とする。
[0012] 本発明は、前記半導体集積回路において、前記複数のダミーパターンのうち、前 記複数の配線パターンの何れか 1つに隣接する複数のダミーパターンは、その隣接 する配線パターン力も等 、距離離れて配置されて 、ることを特徴とする。
[0013] 本発明は、前記半導体集積回路において、前記複数のダミーパターンは、各々、 矩形であることを特徴とする。
[0014] 本発明は、前記半導体集積回路において、前記複数のダミーパターンは、互いに 異なる大きさの複数の矩形を含むことを特徴とする。
[0015] 本発明は、前記半導体集積回路において、前記複数の配線層のうち、上下に隣接 する 2つの配線層の各々に配置された複数のダミーパターン同士は、 90度の角度で 交差することを特徴とする。
[0016] 本発明は、前記半導体集積回路において、前記ダミーパターンは、固定電位に接 続された電位固定ダミーパターンと、固定電位に接続されな 、フローティングダミー ノターンとを備え、前記電位固定ダミーパターンのうち一部は、前記配線パターンに 隣り合って配置されて 、ることを特徴とする。
[0017] 本発明は、前記半導体集積回路において、前記フローティングダミーパターンは、 前記複数のダミーパターンの数の 50%以上を占めることを特徴とする。
[0018] 本発明は、前記半導体集積回路において、前記複数のダミーパターンは、固定電 位に接続された電位固定ダミーパターンと、固定電位に接続されな 、フローティング ダミーパターンとを備え、前記フローティングダミーパターンの一部は、前記配線パタ ーンに隣り合って配置されており、前記配線パターンに隣り合って配置されたフロー ティングダミーパターンに隣り合うダミーパターン力 前記電位固定ダミーパターンで あることを特徴とする。
[0019] 本発明は、前記半導体集積回路において、前記固定電位は、電源電位又はグラウ ンド電位であることを特徴とする。
[0020] 本発明の半導体集積回路は、複数の配線層の各配線層に、回路及び素子を接続 するための複数の配線パターン力もなる実パターン群が配置され、前記実パターン 群が配置されない領域に複数のダミーパターンが配置された半導体集積回路にお いて、前記複数のダミーパターンは、前記複数の配線パターンに含まれる一の配線 パターンの方向を基準方向としたとき、前記基準方向に対して所定の角度をなす方 向に傾斜する複数の傾斜ダミーパターンであり、前記複数の配線層のうち第 1の配線 層に含まれる前記複数の傾斜ダミーパターンは、前記第 1の配線層と異なる第 2の配 線層に含まれる前記複数の配線パターンとの間でも、平面から見て交差して!/、ること を特徴とする。
[0021] 本発明の半導体集積回路は、複数の配線層の各配線層に、回路及び素子を接続 するための複数の配線パターン力もなる実パターン群が配置され、前記実パターン 群が配置されない領域に複数のダミーパターンが配置された半導体集積回路にお いて、前記複数のダミーパターンは、前記複数の配線パターンに含まれる一の配線 パターンの方向を基準方向としたとき、前記基準方向に対して所定の角度をなす方 向に傾斜する複数の傾斜ダミーパターンであり、前記複数の傾斜ダミーパターンの 一部の複数の傾斜ダミーパターンは、同一配線層の 1つの配線パターンから等しい 距離離れて配置されて!ヽることを特徴とする。
[0022] 以上により、本発明では、 1つの任意の配線パターンの方向として定めた基準方向 に対して、例えば 45度の角度だけ傾斜させた複数のダミーパターンを備えており、こ れ等のダミーパターンは相互に平行に延びている。この状態において、これ等の 45 度等の傾斜ダミーパターンの配線層の上層又は下層の隣接配線層に配線パターン が形成されて 、る場合に、この配線パターンと前記 45度等の傾斜ダミーパターンと が交差する面積は、その配線パターンがその隣接配線層のどの位置に形成されて いても、同一交差面積となる。従って、 45度等の傾斜ダミーパターンがその隣接配線 層の配線パターンに対して生じさせる容量増加分は、その配線パターンの位置に関 わらず均一になる。し力も、それ等の 45度などの傾斜ダミーパターンは、従来のよう な十字形状にする必要がなぐその十字形状の 12頂点未満の少ない頂点数の例え ば 4頂点の矩形に形成できるので、必要とするデータ量が少なくなる。更に、ダミーパ ターン力 5度などの角度に傾斜しているので、これ等の傾斜ダミーパターンが同一 配線層の配線パターンの近傍に位置している場合には、従来のようにダミーパターン が配線パターンに対して平行又は直交して配置される場合と比較して、これ等の傾 斜ダミーパターンが配線パターンに近接する部分の面積が少なくなつて、これ等の傾 斜ダミーパターンが配線パターンに生じさせる付加容量は小さくなる。カロえて、複数 の傾斜ダミーパターンの配置によって開口率を所望値にすることが可能である。
[0023] 特に、本発明では、複数のダミーパターンは配線パターン力も等 、距離に離れて 配置されているので、配線パターンと同一の配線層に配置されたダミーパターンがそ の配線パターンに及ぼす単位長さ当りの付加容量は均一化される。
[0024] また、本発明では、 45度等の傾斜ダミーパターンは、異なる配線層のダミーパター ンとの関係では、 90度の角度をなすように配置されるので、上下に隣接する 2つの配 線層間で交差するダミーパターン同士の交差面積が一定となって、異なる配線層の ダミーパターン同士により生じる付加容量を均一化することができる。
[0025] 更に、本発明では、配線パターンに隣り合うダミーパターンを固定電位に接続する ので、他の配線パターン力もの結合容量による影響をシールドすることができる。また 、配線パターンに隣り合って配置されるダミーパターン以外にフローティングのダミー パターンを備えるので、レイアウト修正時に伴って引き剥がさなければならないダミー パターンを少なく抑えることができる。
[0026] カロえて、本発明では、配線パターンに隣り合って配置されるダミーパターンにフロー ティングダミーパターンを用いるので、レイアウト修正時に伴って引き剥がさなければ ならないダミーパターンを少なく抑えることができる。また、前記フローティングダミー パターンは、固定電位に接続された電位固定ダミーパターンと配線パターンとの間に 介在するので、電位固定ダミーパターンが配線パターンカゝら離れ且つ付加容量が直 列接続されることになつて、電位固定ダミーパターンが配線パターンに与える付加容 量を低減することができる。
発明の効果
[0027] 以上説明したように、本発明の半導体集積回路によれば、同一配線層に形成され た配線パターンとダミーパターンとの間に生じる付加容量を低減できると共に、その ダミーパターンとその配線層と隣接する配線層の配線パターンとの間に生じる付加容 量を均一化できて、寄生容量抽出の計算精度の向上を図ることができる。
[0028] 特に、本発明によれば、同一配線層にお 、て、複数のダミーパターンの位置を配 線パターン力も等距離離れる位置としたので、それ等ダミーパターンが配線パターン に及ぼす単位長当りの付加容量を均一化することが可能である。
[0029] また、本発明によれば、上下に隣接する 2つの配線層のダミーパターン同士の交差 面積を、何れの 2つの配線層間でも同一面積としたので、それ等ダミーパターン間に 付加容量を均一化して、寄生容量抽出の計算精度の向上を図ることができる。
[0030] また、本発明によれば、配線パターンに隣り合う固定電位のダミーパターンによりシ 一ルド効果を得て、クロストークの影響を低減できると共に、配線引き剥がしが容易な フローティングダミーパターンを備えて、再配線を容易化することができる。
[0031] 更に、本発明によれば、配線パターンにフローティングダミーパターンを挟んで電 位固定ダミーパターンを配置したので、電位固定ダミーパターンが配線パターンに与 える付加容量を低減できて、寄生容量抽出の計算精度を高くすることができる。 図面の簡単な説明
[0032] [図 1]図 1は本発明の第 1の実施の形態の半導体集積回路の要部構成を示す図であ る。
[図 2]図 2は同半導体集積回路の変形例を示し、ダミーパターンを小片に分割した様 子を示す図である。
[図 3]図 3は同半導体集積回路において、上下に隣接する 2つの配線層でのダミーは ターンの配置関係を示す図である。 [図 4]図 4は本発明の第 2の実施の形態の半導体集積回路の要部構成を示す図であ る。
符号の説明
[0033] 1 ダミーパターン (傾斜ダミーパターン）
2 信号配線パターン (配線パターン）
3 隣接配線層の信号配線パターン
5 接続パターン
11 電位固定ダミーパターン
12 小片化ダミーパターン（フローティングダミーパターン）
13 上層のダミーパターン
発明を実施するための最良の形態
[0034] (第 1の実施の形態）
以下、本発明の実施の形態について、図 1と図 2とを参照して説明する。図 1で、矩 形のダミーパターン 1は半導体集積回路を構成する複数の配線パターン群 (実バタ ーン群）のうちの 2本の信号配線パターン 2と同じ配線層において、この信号配線パ ターン 2が配置されな 、空き領域に配置され、且つ信号配線パターン 2に対してそれ ぞれ略 45度に傾斜して平行且つ等間隔に配置された幅が同じで長さが異なる矩形 の複数のダミーパターン、また、信号配線パターン 3はダミーパターン 1や信号配線 パターン 2の配線層に隣接する配線層、例えば直ぐ上の配線層に位置する配線層に 形成された配線であって、半導体集積回路の一部を構成する。図 2において、ダミー パターン 12は、前記図 1のダミーパターン 1を小片に分割して配置したダミーパター ンである。図 1及び図 2において、信号配線パターン 2に隣接する複数のダミーパタ ーン 1やダミーパターン 12は、各々、信号配線パターン 2から設定距離 S1だけ離間 して配置されている。
[0035] このように、図 1又は図 2に示した 2つの信号配線パターン 2の間に、信号配線パタ ーン 2 (配線パターン)の方向（基準方向）に対して略 45度の角度をなす方向でダミ 一パターン 1又は 12を配置する。図 1では、ダミーパターン 1の配置される配線層（第 1の配線層）と異なる配線層（第 2の配線層）に配線される信号配線パターン 3 (第 2の 信号配線パターン）に対しても略 45度にダミーパターン 1が配置されるので、信号配 線パターン 3と交差するダミーパターン 1の部分は、信号配線パターン 3に沿って規 則的に並び、これにより、ダミーパターン 1が信号配線パターン 3に及ぼす付加容量 は、信号配線パターン 3がどの位置にあっても、信号配線パターン 3の単位長さに対 して一定の大きさになる。また、図 1に示す信号配線パターン 3は水平方向であるが、 ダミーパターン 1が信号配線パターン 2に対して略 45度に配置されることから、信号 配線パターン 3が垂直方向であっても同様に、付加容量の単位長さ当たりの増分量 を均一にできる。また、信号配線パターン 2についても、隣接する複数のダミーパター ン 1又は 12が設定距離 S1という同一距離だけ離間して配置されているので、ダミー パターン 1又は 12による付加容量の単位長さ当りの増分量を均一にできる。
[0036] 尚、本実施の形態においては、信号配線パターン 2及び 3に対してダミーパターン 1を略 45度に傾けて配置する構成を示した力 これは、図示しないが、少なくとも 2本 のダミーパターン 1と 1本の信号配線パターン 3とが交差する程度にダミーパターン 1 が信号配線パターン 2に対して所定の角度をなしていれば、その 2本のダミーパター ン 1 (複数の傾斜ダミーパターン）に対しては、 1本の信号配線パターン 3 (第 2の信号 配線パターン）は、その位置によらず 2本のダミーパターン 1と 1本の信号配線パター ン 3とは同一形状にて交差するため、傾斜角が略 45度の場合と同様に、単位長さ当 たりの付加容量の増分量が均一にできる。ただし、この場合は、信号配線パターン 3 の方向が水平方向と垂直方向とでは単位長さ当たりの付加容量の増分量は異なる。
[0037] また、図 1では、ダミーパターン 1は同層内の信号配線パターン 2と略 45度の角度 で隣り合って配置されているので、ダミーパターン 1が信号配線パターン 2と直交又は 平行な方向にて配置される場合に比べて少し離れる。すなわち、直交又は平行に配 置されていれば信号配線パターン 2の近傍では、ダミーパターン 1の 2つの頂点が信 号配線パターン 2と等距離にある力 このダミーパターン 1を略 45度傾けることにより、 一方の頂点を残して他方の頂点が信号配線パターン 2から離れるため、この分だけ ダミーパターン 1が少し離れたことになる。これにより、信号配線パターン 2に発生する 付加容量を少なくできる。従って、同じ面積の空き領域にダミーパターンを敷き詰め たとき、略 45度で配置した方がより容量増分量を抑えることができるメリットがある。尚 、本実施の形態では、信号配線パターン 2とダミーパターン 1とが略 45度の角度をな して配置される場合を示したが、他の変形例、例えば、直交又は平行以外の関係に なるように、ダミーパターン 1を信号配線パターン 2に対して、上述したダミーパターン 1の 2つの頂点のうち一方を他方よりも信号配線 パターン 2から遠ざけるような所定 の角度だけ傾斜させることにより、同様に、信号配線パターン 2の付加容量を低減す る効果を得ることがでさる。
[0038] 図 2では、ダミーパターン 1を小片に分割したダミーパターン 12を配置している。こ れにより、ダミーパターン 12を同層の信号配線パターン 2に隣合わせて配置したとき の付カ卩的な容量はダミーパターンの大きさに依存するので、図 2は図 1に比べて、信 号配線パターン 2に対する付加容量を減らすことが可能である。し力しながら、データ 量が増えることになるので小片化は最小限に抑えることが望ましい。
[0039] また、図 3は、信号配線パターン 3が形成された配線層において、その下層の配線 層に形成された傾斜ダミーパターン 1と略 90度の角度で交差するように複数の傾斜 ダミーパターン 13を配置した構成を示している。即ち、この上層の複数のダミーパタ ーン 13は、信号配線パターン 2の配線方向を基準方向として、下層の複数のダミー パターン 1の傾斜方向とは逆方向に略 45度の傾斜を持たせて配置されている。
[0040] 図 3では、隣接する 2つの配線層での複数のダミーパターン 1、 13のレイアウト関係 を示した力 他の配線層についても、上下に隣接する 2つの配線層間では、傾斜ダミ 一パターン同士は略 90度の角度で交差するように、各ダミーパターンが配置される。 従って、上下に隣接する 2つの配線層間では、 1つの配線層に形成した複数のダミ 一パターン 1とその配線層に隣接する他の配線に形成した複数のダミーパターン 13 とが相互に重なり合う面積は、一定となる。その結果、上下に隣接する配線層のダミ 一パターン間に生じる付加容量は、どの 2つの配線層間でも同一となって、均一化す る。よって、寄生素子の抽出制度を高くすることが可能である。
[0041] 尚、図 3では、長く延びるダミーパターン 1、 13について説明したが、図 2のように小 片のダミーパターン 12についても、上下に隣接する 2つの配線層間でその傾斜ダミ 一パターンの交差角度を略 90度に設定しても良いのは勿論である。
[0042] 以上、前記図 1、図 2及び図 3において、ダミーパターン 1、 12、 13の形状を矩形と したが、本発明は矩形に限られない。ダミーパターンの形状が矩形でない場合であ つても、その矩形でない複数のダミーパターンを信号配線パターンに対して略 45度 に傾斜して規則的に配置すれば、それ等のダミーパターンと、そのダミーパターンの 配線層に隣接する他の配線層に形成した信号配線パターンとの交差面積は、その 信号配線パターンがどの位置にあっても同一面積となるので、隣接配線層の信号配 線パターンに対してダミーパターンが与える容量増分量はその信号配線パターンの 隣接配線層内の位置に関わらず均一にできる。
[0043] また、図 3に示したように、複数のダミーパターン 13を形成した配線層では、同一配 線層の信号配線パターン 3に対して、隣接する複数のダミーパターン 13が各々等し い設定距離 S1だけ離間するように配置すれば、これ等のダミーパターン 13の存在に 起因する同一配線層の信号配線パターン 3に対する付加容量の単位長さ当りの増 分量を均一にできる。但し、ダミーパターン 13の形状が複雑になると、傾斜ダミーパ ターン 13のデータ量が大きくなる。
[0044] (第 2の実施の形態）
以下、第 2の実施の形態について、図 4を参照して説明する。同図で、ダミーパター ン 11は電源又はグラウンド等の固定電位に接続したダミーパターン、ダミーパターン 12は信号配線パターン 2を含む半導体集積回路上の複数の配線パターンの何れに も電気的に接続されないフローティングのパターン、接続パターン 5はダミーパターン 11をつなぐ配線パターンであり、これらダミーパターン 11及び 12は、面積率の調整 のために信号配線パターン 2の配置されな 、領域に配置される。
[0045] 図 2に対して図 4では、電源又はグラウンドに接続するダミーパターン 11が、信号配 線パターン 2に隣り合って配置される。このようにすると、 2つの信号配線パターン 2の 間において、ダミーパターン 12を介して発生する容量結合が殆どなくなる。いわゆる シールデイング効果が働き、クロストーク現象を抑えることができる。ここで、信号配線 パターン 2に隣合って配置されるダミーパターン 11は、全てが固定電位に接続されて いる必要はなぐ少なくとも 1つが固定電位に接続されていれば（図示せず)、少なくと も、その 1つのダミーパターン 11については、本発明のシールディング効果を得るこ とがでさる。 [0046] また、ダミーパターン 12は、全てがフローティングダミーパターンである様子を示し ている。これにより、レイアウト修正が発生した場合においても、引き剥がすダミーバタ ーンは、レイアウトが必要な箇所のみに抑えることができる。しかし、本実施の形態に 示したように、ダミーパターン 12の全てがフローティングである必要はなぐダミーパタ ーン 12の一部がフローティングの状態であれば、このフローティングダミーパターン 1 2の近傍のレイアウト修正に対して、本発明の効果を得ることができる。しかし、レイァ ゥト修正が発生した場合は、引き剥がさなければならないダミーパターン 12をできる だけ少なく抑えた方が再配線は容易であるので、ダミーパターン 12の 50%以上はフ ローテイングダミーパターンであることが望まし 、。
[0047] また、図示しないが、ダミーパターン 12を電源又はグラウンド等の固定電位へ接続 し、ダミーパターン 11をフローティングダミーパターンにするというように、図 4の状態 と入れ替えると、シールデイング効果は図 4の配置と同様に得られ、信号配線パター ン 2に生じる付加的な容量値は図 4の状態よりも小さくすることが可能となる。その理 由は、信号配線パターン 2に対して、電源又はグラウンドに接続されたダミーパターン 12が離れることにより付加容量が小さくなることと、電源又はグラウンドに電位を固定 されたダミーパターン 12と信号配線パターン 12との間にフローティングのダミーパタ ーン 11が介在することにより、キャパシタンスが直列接続になって、更に付加容量の 低減が可能となるからである。この場合、信号配線パターン 2に隣り合って配置される フローティングのダミーパターン 11は、全てがフローティングである必要はなぐ少な くとも一部がフローティングであれば、その一部のフローティングダミーパターン 11に 関して、本発明の効果を得ることができる。
産業上の利用可能性
[0048] 本発明に力かるダミーパターン配置では、実パターンである配線パターンに対して ダミーパターンを略 45度などに傾斜させた状態で配置したので、配線パターンに生 じさせる付加容量を小さくすることができると共に、隣接する配線層間のダミーパター ンを直交させたので、隣接配線層間で発生する付加容量を均一化できて、タイミング 収束性が向上させることができ、タイミング制約の厳しい LSI設計における半導体集 積回路等に有用である。

Claims

請求の範囲
[1] 複数の配線層の各配線層に、回路及び素子を接続するための複数の配線パター ンカもなる実パターン群が配置され、前記実パターン群が配置されな 、領域に複数 のダミーパターンが配置された半導体集積回路において、
前記複数のダミーパターンは、
前記複数の配線パターンに含まれる一の配線パターンの方向を基準方向としたと き、前記基準方向に対して 45度の角度をなす方向で配置される
ことを特徴とする半導体集積回路。
[2] 前記請求項 1記載の半導体集積回路において、
前記複数のダミーパターンのうち、前記複数の配線パターンの何れか 1つに隣接す る複数のダミーパターンは、その隣接する配線パターン力も等 、距離離れて配置さ れている
ことを特徴とする半導体集積回路。
[3] 前記請求項 1又は 2記載の半導体集積回路において、
前記複数のダミーパターンは、各々、矩形である
ことを特徴とする半導体集積回路。
[4] 前記請求項 3記載の半導体集積回路において、
前記複数のダミーパターンは、互いに異なる大きさの複数の矩形を含む ことを特徴とする半導体集積回路。
[5] 前記請求項 1〜4の何れか 1項に記載の半導体集積回路において、
前記複数の配線層のうち、上下に隣接する 2つの配線層の各々に配置された複数 のダミーパターン同士は、 90度の角度で交差する
ことを特徴とする半導体集積回路。
[6] 前記請求項 1〜4の何れか 1項に記載の半導体集積回路において、
前記ダミーパターンは、
固定電位に接続された電位固定ダミーパターンと、
固定電位に接続されないフローティングダミーパターンとを備え、
前記電位固定ダミーパターンのうち一部は、前記配線パターンに隣り合って配置さ れている
ことを特徴とする半導体集積回路。
[7] 前記請求項 6記載の半導体集積回路において、
前記フローティングダミーパターンは、前記複数のダミーパターンの数の 50%以上 を占める
ことを特徴とする半導体集積回路。
[8] 前記請求項 1〜4の何れか 1項に記載の半導体集積回路において、
前記複数のダミーパターンは、
固定電位に接続された電位固定ダミーパターンと、
固定電位に接続されないフローティングダミーパターンとを備え、
前記フローティングダミーパターンの一部は、前記配線パターンに隣り合って配置 されており、
前記配線パターンに隣り合って配置されたフローティングダミーパターンに隣り合う ダミーパターンが、前記電位固定ダミーパターンである
ことを特徴とする半導体集積回路。
[9] 前記請求項 6〜8の何れか 1項に記載の半導体集積回路において、
前記固定電位は、電源電位又はグラウンド電位である
ことを特徴とする半導体集積回路。
[10] 複数の配線層の各配線層に、回路及び素子を接続するための複数の配線パター ンカもなる実パターン群が配置され、前記実パターン群が配置されな 、領域に複数 のダミーパターンが配置された半導体集積回路において、
前記複数のダミーパターンは、
前記複数の配線パターンに含まれる一の配線パターンの方向を基準方向としたと き、前記基準方向に対して所定の角度をなす方向に傾斜する複数の傾斜ダミーバタ ーンであり、
前記複数の配線層のうち第 1の配線層に含まれる前記複数の傾斜ダミーパターン は、
前記第 1の配線層と異なる第 2の配線層に含まれる前記複数の配線パターンとの 間でも、平面力 見て交差している
ことを特徴とする半導体集積回路。
複数の配線層の各配線層に、回路及び素子を接続するための複数の配線パター ンカもなる実パターン群が配置され、前記実パターン群が配置されな 、領域に複数 のダミーパターンが配置された半導体集積回路において、
前記複数のダミーパターンは、
前記複数の配線パターンに含まれる一の配線パターンの方向を基準方向としたと き、前記基準方向に対して所定の角度をなす方向に傾斜する複数の傾斜ダミーバタ ーンであり、
前記複数の傾斜ダミーパターンの一部の複数の傾斜ダミーパターンは、同一配線 層の 1つの配線パターン力も等し 、距離離れて配置されて!、る
ことを特徴とする半導体集積回路。
PCT/JP2006/304122 2005-03-11 2006-03-03 半導体集積回路 WO2006095655A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007507085A JPWO2006095655A1 (ja) 2005-03-11 2006-03-03 半導体集積回路
US11/883,539 US7541625B2 (en) 2005-03-11 2006-03-03 Semiconductor integrated circuit

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005069696 2005-03-11
JP2005-069696 2005-03-11

Publications (1)

Publication Number Publication Date
WO2006095655A1 true WO2006095655A1 (ja) 2006-09-14

Family

ID=36953254

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2006/304122 WO2006095655A1 (ja) 2005-03-11 2006-03-03 半導体集積回路

Country Status (4)

Country Link
US (1) US7541625B2 (ja)
JP (1) JPWO2006095655A1 (ja)
CN (1) CN100481347C (ja)
WO (1) WO2006095655A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7709962B2 (en) * 2006-10-27 2010-05-04 Infineon Technologies Ag Layout structure having a fill element arranged at an angle to a conducting line
JP2014033047A (ja) * 2012-08-02 2014-02-20 Nikon Corp 固体撮像装置、及び撮像装置
JP2018046116A (ja) * 2016-09-13 2018-03-22 株式会社東芝 半導体装置
JP7357582B2 (ja) 2020-04-20 2023-10-06 住友電気工業株式会社 フレキシブルプリント配線板

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267933A (ja) 2009-05-18 2010-11-25 Elpida Memory Inc ダミーパターンの配置方法及びダミーパターンを備えた半導体装置
JP2012212697A (ja) * 2009-08-21 2012-11-01 Panasonic Corp 半導体装置
CN102270625A (zh) * 2010-06-04 2011-12-07 中芯国际集成电路制造(上海)有限公司 一种虚拟金属填充结构及带虚拟金属填充物的平面电感器
US11334703B2 (en) * 2017-06-29 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit layouts with fill feature shapes
CN109240000B (zh) * 2018-11-14 2024-01-26 惠科股份有限公司 一种扇出线结构及显示装置
CN112366203B (zh) * 2020-10-23 2023-01-03 福建省晋华集成电路有限公司 图案布局以及其形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10125681A (ja) * 1996-08-27 1998-05-15 Toshiba Corp 半導体装置の製造方法
JPH1167918A (ja) * 1997-08-20 1999-03-09 Nec Corp 半導体装置
JP2002158278A (ja) * 2000-11-20 2002-05-31 Hitachi Ltd 半導体装置およびその製造方法ならびに設計方法
JP2004296864A (ja) * 2003-03-27 2004-10-21 Fujitsu Ltd 半導体装置及びパターン発生方法
JP2005057003A (ja) * 2003-08-01 2005-03-03 Sanyo Electric Co Ltd 半導体集積回路装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6413290A (en) * 1987-07-07 1989-01-18 Oki Electric Ind Co Ltd Semiconductor memory
JPH0661230A (ja) 1992-05-28 1994-03-04 Nec Corp 半導体集積回路装置
JP3156597B2 (ja) * 1996-09-04 2001-04-16 松下電器産業株式会社 画像情報復号化再生装置および画像情報復号化再生方法
US6441854B2 (en) * 1997-02-20 2002-08-27 Eastman Kodak Company Electronic camera with quick review of last captured image
JP3806016B2 (ja) 2000-11-30 2006-08-09 富士通株式会社 半導体集積回路
JP4469539B2 (ja) 2002-03-20 2010-05-26 株式会社リコー 半導体集積回路装置の製造方法
US8073211B2 (en) * 2007-02-23 2011-12-06 General Electric Company Method and apparatus for generating variable resolution medical images

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10125681A (ja) * 1996-08-27 1998-05-15 Toshiba Corp 半導体装置の製造方法
JPH1167918A (ja) * 1997-08-20 1999-03-09 Nec Corp 半導体装置
JP2002158278A (ja) * 2000-11-20 2002-05-31 Hitachi Ltd 半導体装置およびその製造方法ならびに設計方法
JP2004296864A (ja) * 2003-03-27 2004-10-21 Fujitsu Ltd 半導体装置及びパターン発生方法
JP2005057003A (ja) * 2003-08-01 2005-03-03 Sanyo Electric Co Ltd 半導体集積回路装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7709962B2 (en) * 2006-10-27 2010-05-04 Infineon Technologies Ag Layout structure having a fill element arranged at an angle to a conducting line
JP2014033047A (ja) * 2012-08-02 2014-02-20 Nikon Corp 固体撮像装置、及び撮像装置
JP2018046116A (ja) * 2016-09-13 2018-03-22 株式会社東芝 半導体装置
JP7357582B2 (ja) 2020-04-20 2023-10-06 住友電気工業株式会社 フレキシブルプリント配線板

Also Published As

Publication number Publication date
US20080164496A1 (en) 2008-07-10
US7541625B2 (en) 2009-06-02
CN101128921A (zh) 2008-02-20
JPWO2006095655A1 (ja) 2008-08-14
CN100481347C (zh) 2009-04-22

Similar Documents

Publication Publication Date Title
WO2006095655A1 (ja) 半導体集積回路
US6486066B2 (en) Method of generating integrated circuit feature layout for improved chemical mechanical polishing
JP4805600B2 (ja) 半導体装置
US6943129B2 (en) Interconnection structure and method for designing the same
KR102345538B1 (ko) 라인 패턴들을 포함하는 반도체 소자
US7365431B2 (en) Semiconductor device having multilayer structure and method for manufacturing thereof
JPH09162279A (ja) 半導体集積回路装置およびその製造方法
CN112133699B (zh) 有源区域结构与其形成方法
US6777815B2 (en) Configuration of conductive bumps and redistribution layer on a flip chip
EP1421620B1 (en) Integrated circuit with signal lines and mesh layer
US9437485B2 (en) Method for line stress reduction through dummy shoulder structures
JP2000349143A (ja) 半導体装置
US9059165B2 (en) Semiconductor device having mesh-pattern wirings
JP2006253498A (ja) 半導体集積回路装置
JP2005057003A (ja) 半導体集積回路装置
US20110309522A1 (en) Semiconductor integrated circuit device comprising different level interconnection layers connected by conductor layers including conductor layer for redundancy
JP2006165040A (ja) 半導体装置及び半導体装置のパターン設計方法
US7689963B1 (en) Double diamond clock and power distribution
US6094812A (en) Dishing avoidance in wide soft metal wires
JP2009252806A (ja) 半導体装置及びそのレイアウト方法
KR20090041895A (ko) 연결 콘택을 포함하는 반도체 소자 및 제조 방법
US9048238B1 (en) Integrated circuit device with a connector access region and method for making thereof
US20220375849A1 (en) Semiconductor structure
CN112349679B (zh) 集成电路的连线网络、集成电路、芯片及电子设备
US7400213B2 (en) System and method for configuring conductors within an integrated circuit to reduce impedance variation caused by connection bumps

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2007507085

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 11883539

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 200680006348.5

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

NENP Non-entry into the national phase

Ref country code: RU

122 Ep: pct application non-entry in european phase

Ref document number: 06715205

Country of ref document: EP

Kind code of ref document: A1