JP2012212697A - 半導体装置 - Google Patents
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Abstract
【課題】多層配線構造を有する半導体装置にダミーパタンを配線空隙に効率よく製造容易的に形成する。
【解決手段】多層配線構造の半導体装置において、狭い配線空隙(Area_S1)に、広い配線空隙(Area_S2)に形成されたダミーパタン(22,23)と異なる向きのダミーパタン(21)が形成されている。
【選択図】図1
【解決手段】多層配線構造の半導体装置において、狭い配線空隙(Area_S1)に、広い配線空隙(Area_S2)に形成されたダミーパタン(22,23)と異なる向きのダミーパタン(21)が形成されている。
【選択図】図1
Description
本発明は、半導体装置に関するものであり、特に多層配線構造を有する半導体装置に関する。
マイクロプロセッサやメモリ、あるいはシステムLSIと呼ばれる大規模集積回路の高集積化に伴い、トランジスタのゲート長などの素子寸法や配線ピッチの微細化が進んでいる。ここで配線の微細化を実現するために、製造工程で、層間絶縁膜に配線用溝を形成し、その溝の中に銅配線を形成する、いわゆるダマシン配線と呼ばれる埋め込み配線構造が使用されている。一般的な埋め込み配線の形成方法は、層間絶縁膜に配線用の溝を形成し、この溝を埋め込むように銅膜などの金属膜を全面に形成し、配線用溝の外部に形成した金属膜を化学機械研磨(Chemical Mechanical Polishing;以下、CMP)して除去することにより行う。
しかしながら、CMPの被研磨速度が銅膜と層間絶縁膜で大きく異なるため、配線密度が高い箇所ではエロージョンと呼ばれる配線膜厚の過剰研磨の現象が発生しやすい。一方、大きな配線幅の部位では、ディッシングと呼ばれる配線膜厚が薄膜化する現象が発生しやすい。これらのことから、配線密度や配線幅により、配線膜厚や層間絶縁膜の分布が不均一となり、平坦性が悪化し、配線パタンの形成不良や配線抵抗の増加、配線間寄生容量の増加を引き起こすという欠点があった。そこで、従来、配線空隙にダミーパタンを形成して配線密度の粗密差を小さくしている(例えば、特許文献1、2、3参照)。
また、近年、半導体装置の高速化、高集積化が急速に進んでいる。この場合、配線の高集積化による配線間容量の増大が半導体装置の高速化を妨げる主要な原因となりつつある。ダミーパタンを形成することにより、その隣接する配線に与える配線間容量だけでなく、上層配線あるいは下層配線に与える配線間容量も大きな問題となる。そこで、従来、上層配線あるいは下層配線と重なる領域を避けてダミーパタンを形成している(例えば、特許文献4参照)。
半導体装置のさらなる微細化に伴って配線密度の粗密差をさらに小さくする必要が生じている。これには配線間の狭小な空隙にもダミーパタンを挿入することが要求される。従来のダミーパタン形成技術では、配線空隙に四角形状や、T型形状、H型形状等のダミーパタンを形成しているが、配線間の狭小領域へダミーパタンを形成するには、ダミーパタンの形状を小さくする必要がある。この結果、従来のダミーパタン形成技術では、狭小領域に対してはデザインルールで決められる最小面積ルールと同等のダミーパタンが形成されてしまう。最小面積ルールと同等のダミーパタンは、製造工程においてパタン形成が困難なため、層間絶縁膜から剥がれてダストとなり、欠陥の発生要因となる。したがって、最小面積に違反するダミーパタンと同様に従来のダミーパタン形成技術で配線間の狭小な空隙にダミーパタンを形成することは困難である。そこで、このような多様な配線の形状や配線の延伸方向を問わず、ダミーパタンを効率よく形成し、配線密度の粗密差を低減すると同時に、デザインルール、とりわけ最小面積ルールに対して余裕度のあるダミーパタンを形成する技術が求められる。
一方、配線間容量を低減するために上層配線あるいは下層配線と重なる領域を避けてダミーパタンを形成すると配線密度の粗密差の低減が実現困難となる。上層配線あるいは下層配線と重なるようにダミーパタンを形成する場合には、半導体装置の高速化を達成するために、設計段階において上層配線あるいは下層配線に対する配線間容量の増加量の正確な見積もりと配線間容量の増加を極力低減する必要がある。
上記問題に鑑み、本発明は、多層配線構造を有する半導体装置に関して、ダミーパタンを配線空隙に効率よく製造容易的に形成することを課題とする。さらに、配線間容量の増加をできるだけ抑制するように、あるいは配線間容量の増加量の正確な見積もりができるようにダミーパタンを形成することを課題とする。
上記課題を解決するために本発明によって次のような手段を講じた。すなわち、複数の配線と複数の配線空隙に形成されたダミーパタンとを含む配線層を少なくとも一つ有する多層配線構造の半導体装置であって、当該配線層において、狭い配線空隙に、広い配線空隙に形成されたダミーパタンと異なる向きのダミーパタンが形成されているものとする。具体的には、狭い配線空隙に形成されたダミーパタンの向きが狭い配線空隙を構成する配線の延伸方向と等しい。
好ましくは、信号配線とそれに隣接するダミーパタンとの距離が電源配線とそれに隣接するダミーパタンとの距離よりも大きいものとする。具体的には、上記配線層において、信号配線によって構成される広い配線空隙に、狭い配線空隙に形成されたダミーパタンと同じ向きのダミーパタンが形成されている。
また、好ましくは、ダミーパタンは、上記配線層の直上または直下の配線層の配線非形成領域の平面視重畳する領域に形成されているものとする。具体的には、狭い配線空隙に形成されたダミーパタンの向きが上記配線層の直上または直下の優先配線方向と等しい。
また、好ましくは、狭い配線空隙に形成されたダミーパタンの中心線と他配線層に形成された配線の中心線との平面方向のずれが一定であるものとする。
また、好ましくは、狭い配線空隙に形成されたダミーパタンと電源配線とが接続されているものとする。具体的には、上記電源配線は、他配線層に形成されたものであり、狭い配線空隙に形成されたダミーパタンがヴィアを介して前記電源配線と接続されている。あるいは、上記電源配線は、狭い配線空隙を構成する配線であり、上記配線層において、狭い配線空隙に形成されたダミーパタンと電源配線とを接続する配線が形成されている。
また、好ましくは、狭い配線空隙に形成されたダミーパタンおよび広い配線空隙に形成されたダミーパタンが同じインスタンスの領域にあるものとする。具体的には、インスタンスは、SRAM(Static Random Access Memory)ブロック、ROM(Read Only Memory)ブロック、アナログ回路ブロックなどである。
本発明によると、多層配線構造を有する半導体装置に関して、最小面積ルールに対して十分な余裕度を保ちながらダミーパタンを配線空隙に効率よく形成することができる。さらに、配線間容量の増大を抑制し、あるいは配線間容量の増加量を正確に見積もることができる半導体装置を実現することができる。
(第1の実施形態)
図1は、第1の実施形態に係る半導体装置の一配線層の部分平面図である。当該配線層Mxにはアクティブな配線11,12,13,14が形成されている。これら配線は銅配線、アルミ配線などである。配線11と配線12との間隔はS1であり、配線12と配線13との間隔および配線13と配線14との間隔はS2(ただし、S1<S2)である。間隔S1およびS2でそれぞれ定義される配線空隙Area_S1およびArea_S2はダミーパタン形成可能領域である。方向Xは配線層Mxの優先配線方向であり、方向Yは非優先配線方向である。配線層毎に縦方向または横方向のいずれかの方向に優先的に配線するルールが定められており、優先的に配線する方向が優先配線方向である。非優先配線方向とは優先配線方向に直交する方向のことである。
図1は、第1の実施形態に係る半導体装置の一配線層の部分平面図である。当該配線層Mxにはアクティブな配線11,12,13,14が形成されている。これら配線は銅配線、アルミ配線などである。配線11と配線12との間隔はS1であり、配線12と配線13との間隔および配線13と配線14との間隔はS2(ただし、S1<S2)である。間隔S1およびS2でそれぞれ定義される配線空隙Area_S1およびArea_S2はダミーパタン形成可能領域である。方向Xは配線層Mxの優先配線方向であり、方向Yは非優先配線方向である。配線層毎に縦方向または横方向のいずれかの方向に優先的に配線するルールが定められており、優先的に配線する方向が優先配線方向である。非優先配線方向とは優先配線方向に直交する方向のことである。
一般に、アクティブな配線の空隙には面積率向上のためにダミーパタンが挿入される。配線およびダミーパタンはP&R(Place and Route)ツールを用いて自動的に配置することができる。P&Rツールは、ユーザーが定義したダミーパタンの幅W1、最小長さL_Min、最大長さL_Max、ダミーパタン同士の間隔S_DUM、ダミーパタンとアクティブな配線との間隔S_SIGに応じて、ダミーパタン形成可能領域に優先配線方向のダミーパタンを配置する。なお、ダミーパタンの幅とは直線形状の場合のダミーパタンの短辺、長さとは長辺のことである。最小長さL_Minは半導体プロセスによって規定される最小面積ルールを十分満足する値を採用する。これは、最小面積ルール近傍のメタルパタンは製造しにくく、平坦化目的のダミーパタン形成による製造リスクを最小化させるためである。
仮に最小面積ルールがL_Min*W1未満だとした場合、S1<(S_SIG*2+L_Min)≦S2のときは配線空隙Area_S2には優先配線方向のダミーパタンを形成することができるが、配線空隙Area_S1にはそのようなダミーパタンを形成することができない。このため、配線空隙Area_S1が連続的に存在すると、配線空隙Area_S1と配線空隙Area_S2とで面積率差が発生し、平坦化に悪影響を及ぼす。一方、平坦化のためにP&Rツールを用いて配線空隙Area_S1の面積率を上げようとした場合、長さがL_Minよりも短いダミーパタンが配線空隙Area_S1に形成されることとなる。そのようなダミーパタンは最小面積ルールに近いため、製造不良を起こす可能性が高くなる。製造不良が起きた場合、ダミーパタン近傍のアクティブな配線の形成不良やアクティブな配線間に付着するダストとなる。場合によっては、アクティブな配線間のショートを引き起こし、歩留まり低下を引き起こすおそれがある。
そこで、比較的狭い配線空隙Area_S1には非優先配線方向のダミーパタン21を形成する。配線空隙Area_S1の非優先配線方向には十分な領域が存在するため、幅W1、長さL_Maxのダミーパタン21を形成することができる。一方、比較的広い配線空隙Area_S2には通常通りに優先配線方向のダミーパタン22,23を形成する。これにより、十分な配線面積を持ちながら面積率調整が可能となり、製造不良リスクを抑えながら、レイアウト中の空領域にダミーパタンを挿入することが可能となる。
図2は、本実施形態に係るダミーパタン配置のフローを示す。まず、ダミーパタン配置前のオリジナルレイアウトから配線層Mxのアクティブな配線の優先配線方向の間隔を求める(S11)。そして、抽出された間隔で定義されるダミーパタン形成可能領域において優先配線方向に最小長さL_Minおよび間隔S_SIGでダミーパタンが配置できるか否かを判定する(S12)。配置できると判定されたならば(S12のYES)、優先配線方向のダミーパタンを配置し(S13)、配置できないと判定されたならば(S12のNO)、非優先配線方向のダミーパタンを配置する(S14)。そして、配置されたダミーパタンを配線層Mxのダミーパタンとしてまとめ(S15)、オリジナルレイアウトと合成する(S16)。以上の処理は各配線層について繰り返し行う、または全配線層について同時に行うことができる。
上記フローにより、アクティブな配線間に存在する大小のダミーパタン形成可能領域にプロセスで規定される最小面積ルールを十分満足するダミーパタンを配置したレイアウトデータを得ることができる。したがって、このレイアウトデータに従って半導体装置を製造することで平坦化と最小面積に係るプロセス的な不良リスクの低減を両立することができる。
図3は、図1よりも大きな縮尺の部分平面図である。配線11〜14およびダミーパタン21,22はインスタンス100の領域に形成されている。インスタンス100は、例えば、スタンダードセル、SRAMやROMなどのメモリセル、アナログ回路ブロックなどである。インスタンス100はライブラリに登録しておき、P&Rツールで設計を行う際にライブラリ情報として利用される。インスタンス100の領域外の設計領域にはP&Rツールによって優先配線方向に配置された配線15およびダミーパタン24が形成されている。
インスタンス100の領域における配線空隙はP&Rツールの設計領域としても利用できるため、あらかじめインスタンス100にダミーパタンを挿入しておくことは望ましくない。また、インスタンス100の領域にはより小面積化を図るために優先配線方向および非優先配線方向のパタンが混在している。そのため、インスタンス100の領域には狭い配線空隙が多く含まれると考えられる。一方、P&Rツールの設計領域では優先配線方向の配線が支配的となるため、狭い配線空隙はあまり多くないと考えられる。これらから、平坦化に悪影響を与える面積率差は主にインスタンス100の領域で発生しやすいと考えられる。したがって、非優先配線方向のダミーパタンはインスタンス100の領域における狭い配線空隙Area_S1に形成し、P&Rツールの設計領域において狭い配線空隙Area_S1には形成しないことで、最小面積ルールに近いダミーパタンの増加を抑制するとともに配線間容量の増大を抑制することができる。また、多層配線構造では優先配線方向が直交するように配線層が積層されることが一般的であるため、インスタンス100の領域外ではなるべく非優先配線方向のダミーパタンを形成しないようにすることで、配線層間の配線間容量の増大を抑制することができる。
(第2の実施形態)
図4は、第2の実施形態に係る半導体装置の一配線層の部分平面図である。以下、第1の実施形態と異なる点についてのみ説明する。
図4は、第2の実施形態に係る半導体装置の一配線層の部分平面図である。以下、第1の実施形態と異なる点についてのみ説明する。
配線11〜13は電源配線であり、配線14はクロック信号やデータ信号などを伝達する信号配線である。ダミーパタンが信号配線に近接していると配線間容量が大きくなり、信号伝達速度の低下や消費電力の増大を引き起こす。そこで、ダミーパタンはできるだけ信号配線から離すことが望ましい。具体的には、ダミーパタンを信号配線から間隔S_SIG2(ただし、S_SIG2>S_SIG)以上離す。この結果、配線13と配線14との間のダミーパタン形成可能領域には非優先配線方向のダミーパタン25が形成されている。なお、配線11も信号配線である場合には、配線11と配線12との間の配線空隙Area_S1におけるダミーパタン21の数を減らすなどして配線11とダミーパタン21とを間隔S_SIG2以上離すようにする。
図5は、本実施形態に係るダミーパタン配置のフローを示す。まず、ダミーパタン配置前のオリジナルレイアウトから配線層Mxのアクティブな配線の優先配線方向の間隔Sを求めるとともにアクティブな配線の用途を抽出する(S11A)。そして、アクティブな配線の用途に応じてダミーパタンとの間隔を決定する(S17)。この間隔は、信号配線の場合には大きく、電源配線の場合には小さくなる。ステップS12以降の処理は上述したとおりである。
以上、本実施形態によると、信号伝達に悪影響を与える配線間容量の増加を抑制しつつ平坦化と最小面積に係るプロセス的な不良リスクの低減を両立することができる。
(第3の実施形態)
図6は、第3の実施形態に係る半導体装置の部分断面図であり、図1の半導体装置における配線11,12を含む部分のI−I線の断面図である。以下、第1の実施形態と異なる点についてのみ説明する。
図6は、第3の実施形態に係る半導体装置の部分断面図であり、図1の半導体装置における配線11,12を含む部分のI−I線の断面図である。以下、第1の実施形態と異なる点についてのみ説明する。
配線層Mxの直上および直下には配線層Mxの非優先配線方向に延伸する複数の配線101が形成された配線層Mx+1および配線層Mx−1がある。これら上下の配線層において、配線層Mxに形成されたダミーパタン21と平面視重複する領域102は配線が形成されない配線非形成領域となっている。すなわち、上下の配線層において、ダミーパタン21と平面視重畳する領域にはアクティブな配線を形成しないようにする。あるいは、上下の配線層において配線が形成されている領域と平面視重畳する領域にはダミーパタン21を形成しないようにする。これにより、配線層Mxに配線層Mx+1および配線層Mx−1の優先配線方向のダミーパタン21を形成することによる配線層間の配線間容量の増大を抑制することができる。
なお、配線非形成領域102は平面視でダミーパタン21よりも広い必要はなく、ダミーパタン21と同等あるいはそれよりも狭くてもよい。また、配線非形成領域102はダミーパタン21を平面方向に一定量拡大することで容易に確保することができる。
図7は、本実施形態に係る半導体装置の一配線層の部分平面図である。当該配線層Mxの直上あるいは直下の配線層に形成された配線101の一部はインスタンス100の領域を跨いでいる。配線101と配線15とはヴィア30で接続されている。一般に、インスタンス100の領域を跨ぐ配線101は長配線となることが多い。ダミーパタン21も比較的長く形成される。したがって、これらの配線間容量を低減するために、上述したように配線101とダミーパタン21とが平面視重畳しないようにする。これにより、配線101に付加される配線間容量が減り、タイミング収束性が向上する。
一方、いずれの配線層でもインスタンス100の領域外の設計領域では配線が混み合うことが多い。それにもかかわらず配線非形成領域を確保すると配線が困難となり、チップ面積の増大を引き起こすおそれがある。設計領域では優先配線方向の配線が支配的となるため、配線空隙Area_S1に非優先配線方向のダミーパタンを形成したとしてもその長さはあまり長くはならない。このため、設計領域における非優先配線方向のダミーパタンと重なるように上下配線層にアクティブな配線を形成しても特に問題はない。よって、設計領域に配線非形成領域を確保するか否かは、配線の混雑状況やタイミング収束性等を勘案して決めればよい。なお、優先配線方向のダミーパタンとの重なりについては特に考慮しなくてもよい。
以上、本実施形態によると、配線層間の配線間容量の増加を抑制しつつ平坦化と最小面積に係るプロセス的な不良リスクの低減を両立することができる。
(第4の実施形態)
図8は、、第4の実施形態に係る半導体装置の部分断面図であり、図1の半導体装置における配線11,12を含む部分のI−I線の断面図である。以下、第1の実施形態と異なる点についてのみ説明する。
図8は、、第4の実施形態に係る半導体装置の部分断面図であり、図1の半導体装置における配線11,12を含む部分のI−I線の断面図である。以下、第1の実施形態と異なる点についてのみ説明する。
配線層Mxの直上および直下には配線層Mxの非優先配線方向に延伸する複数の配線101が形成された配線層Mx+1および配線層Mx−1がある。これら上下の配線層において、配線層Mxに形成されたダミーパタン21と平面視重複するように配線101が形成されている。より詳細には、ダミーパタン21および配線101は互いに中心線(図中破線)が重なるように形成されている。やむを得ずダミーパタン21と配線101とを重ねて形成する場合、何の制約もなくこれらを重ねると配線間容量が不均一となり、配線間容量の増加量の見積もりが困難となる。場合によってはバッファの挿入や駆動能力の高いスタンダードセルの使用が必要となり、チップ面積の増大を引き起こしてしまう。そこで、互いの中心線が重なるようにダミーパタン21と配線101とを重ねて形成して配線層間の配線間容量の増加量を一定にする。
以上、本実施形態によると、配線間容量の増加を正確に見積もることができ、タイミング収束対策を講じやすくなる。また、ダミーパタン21の中心線と配線101の中心線とを一致させることで、配線間容量算出の高速化、精度向上も可能となる。これは、ダミーパタン21と配線101との位置関係が一定となるため、縮退化して配線間容量算出が可能となるからである。
なお、ダミーパタン21の中心線と配線101の中心線とは必ずしも一致する必要はなく、一定のずれ(例えば、デザインルールで決まる最小配線幅の1/2等)であれば、配線層間の配線間容量の増加量を一定にすることができる。これら中心線のずれを一定にするには、ダミーパタン21の位置を配線101に合わせて動かすか、配線101の位置をダミーパタン21に合わせて動かせばよい。あるいは、両者を動かしてもよい。レイアウト箇所に応じて行いやすい方法を採用すればよい。ダミーパタン21および配線101を動かしても中心線のずれを一定にすることができない場合には、ダミーパタン21を面積率に悪影響を及ぼさない範囲で削除してもよい。
また、設計領域における非優先配線方向のダミーパタンの長さはあまり長くないため、そのようなダミーパタンとその上下配線層のアクティブな配線との中心線のずれは一定でなくても特に問題はない。よって、設計領域においてダミーパタンとその上下配線層のアクティブな配線との中心線のずれを一定にするか否かは、配線の混雑状況やタイミング収束性等を勘案して決めればよい。
(第5の実施形態)
図9は、第5の実施形態に係る半導体装置の一配線層の部分平面図である。以下、第1の実施形態と異なる点についてのみ説明する。
図9は、第5の実施形態に係る半導体装置の一配線層の部分平面図である。以下、第1の実施形態と異なる点についてのみ説明する。
配線12はグランド電位または電源電位の電源配線である。配線12とダミーパタン21とは配線26によって接続されている。すなわち、ダミーパタン21の電位はグランド電位に固定されている。ダミーパタン21は他のダミーパタン22,23とは異なり、その向きが他配線層のアクティブな配線101の延伸方向と一致するため、配線101と重なる面積が他のダミーパタン22,23の場合よりも大きい。したがって、ダミーパタン21によって配線101に付加される配線間容量は比較的大きいため、その配線間容量を高精度に見積もる必要がある。ここで、ダミーパタン21がいずれの電源配線にも接続されていなければ電位不定となり配線間容量の見積もりが困難となるため、ダミーパタン21を電源配線12に接続して電位を所定値に固定する。図10に示したように、ダミーパタン21をヴィア30を介して他配線層の配線103に接続して他配線層の電源配線に接続するようにしてもよい。
以上、本実施形態によると、ダミーパタン21による配線間容量の増加量を正確に見積もることができ、タイミング収束対策を講じやすくなる。
なお、各実施形態において、ダミーパタン21の向きと配線11,12の延伸方向は一致していなくてもよい。例えば、45度方向に配線が延伸する斜め配線構造であってもよく、また、P&Rツールを用いずにダミーパタンを配線に対して45度の角度で配置してもよい。また、ダミーパタンの形状は四角形状に限られず、例えば、T型形状、H型形状等でもよい。
本発明に係る半導体装置は、配線空隙の面積率が高く平坦性に優れているため、高度な微細化が必要な半導体装置として有用である。
11 配線
12 配線(電源配線)
13 配線
14 配線(信号配線)
15 配線
21 ダミーパタン(狭い配線空隙に形成されたダミーパタン)
22 ダミーパタン(広い配線空隙に形成されたダミーパタン)
23 ダミーパタン(広い配線空隙に形成されたダミーパタン)
24 ダミーパタン(広い配線空隙に形成されたダミーパタン)
25 ダミーパタン(狭い配線空隙に形成されたダミーパタンと同じ向きのダミーパタン)
26 配線(ダミーパタンと電源配線とを接続する配線)
30 ヴィア
100 インスタンス
101 配線(他配線層に形成された配線)
102 配線非形成領域
Area_S1 配線空隙(狭い配線空隙)
Area_S2 配線空隙(広い配線空隙)
Mx 配線層
Mx+1 配線層(直上の他配線層)
Mx−1 配線層(直下の他配線層)
12 配線(電源配線)
13 配線
14 配線(信号配線)
15 配線
21 ダミーパタン(狭い配線空隙に形成されたダミーパタン)
22 ダミーパタン(広い配線空隙に形成されたダミーパタン)
23 ダミーパタン(広い配線空隙に形成されたダミーパタン)
24 ダミーパタン(広い配線空隙に形成されたダミーパタン)
25 ダミーパタン(狭い配線空隙に形成されたダミーパタンと同じ向きのダミーパタン)
26 配線(ダミーパタンと電源配線とを接続する配線)
30 ヴィア
100 インスタンス
101 配線(他配線層に形成された配線)
102 配線非形成領域
Area_S1 配線空隙(狭い配線空隙)
Area_S2 配線空隙(広い配線空隙)
Mx 配線層
Mx+1 配線層(直上の他配線層)
Mx−1 配線層(直下の他配線層)
Claims (14)
- 複数の配線と複数の配線空隙に形成されたダミーパタンとを含む配線層を少なくとも一つ有する多層配線構造の半導体装置であって、
前記配線層において、狭い配線空隙に、広い配線空隙に形成されたダミーパタンと異なる向きのダミーパタンが形成されている
ことを特徴とする半導体装置。 - 請求項1の半導体装置において、
前記狭い配線空隙に形成されたダミーパタンの向きが前記狭い配線空隙を構成する配線の延伸方向と等しい
ことを特徴とする半導体装置。 - 請求項1の半導体装置において、
信号配線とそれに隣接するダミーパタンとの距離が電源配線とそれに隣接するダミーパタンとの距離よりも大きい
ことを特徴とする半導体装置。 - 請求項3の半導体装置において、
前記配線層において、信号配線によって構成される広い配線空隙に、前記狭い配線空隙に形成されたダミーパタンと同じ向きのダミーパタンが形成されている
ことを特徴とする半導体装置。 - 請求項1の半導体装置において、
前記ダミーパタンは、前記配線層の直上または直下の配線層の配線非形成領域の平面視重畳する領域に形成されている
ことを特徴とする半導体装置。 - 請求項5の半導体装置において、
前記狭い配線空隙に形成されたダミーパタンの向きが前記配線層の直上または直下の他配線層の優先配線方向と等しい
ことを特徴とする半導体装置。 - 請求項6の半導体装置において、
前記狭い配線空隙に形成されたダミーパタンの中心線と前記他配線層に形成された配線の中心線との平面方向のずれが一定である
ことを特徴とする半導体装置。 - 請求項1の半導体装置において、
前記狭い配線空隙に形成されたダミーパタンと電源配線とが接続されている
ことを特徴とする半導体装置。 - 請求項8の半導体装置において、
前記電源配線は、他配線層に形成されたものであり、
前記狭い配線空隙に形成されたダミーパタンがヴィアを介して前記電源配線と接続されている
ことを特徴とする半導体装置。 - 請求項8の半導体装置において、
前記電源配線は、前記狭い配線空隙を構成する配線であり、
前記配線層において、前記狭い配線空隙に形成されたダミーパタンと前記電源配線とを接続する配線が形成されている
ことを特徴とする半導体装置。 - 請求項1の半導体装置において、
前記狭い配線空隙に形成されたダミーパタンおよび前記広い配線空隙に形成されたダミーパタンが同じインスタンスの領域にある
ことを特徴とする半導体装置。 - 請求項11の半導体装置において、
前記インスタンスは、SRAM(Static Random Access Memory)ブロックである
ことを特徴とする半導体装置。 - 請求項11の半導体装置において、
前記インスタンスは、ROM(Read Only Memory)ブロックである
ことを特徴とする半導体装置。 - 請求項11の半導体装置において、
前記インスタンスは、アナログ回路ブロックである
ことを特徴とする半導体装置。
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JP2002110809A (ja) * | 2000-10-02 | 2002-04-12 | Mitsubishi Electric Corp | ダミーパターンの設計方法およびそれを用いた半導体装置の製造方法 |
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JP2004022631A (ja) * | 2002-06-13 | 2004-01-22 | Mitsubishi Electric Corp | 半導体装置およびパターン配置方法 |
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WO2006095655A1 (ja) * | 2005-03-11 | 2006-09-14 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路 |
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JP5193582B2 (ja) * | 2007-12-12 | 2013-05-08 | 株式会社東芝 | 半導体装置の製造方法 |
JP2009182056A (ja) * | 2008-01-29 | 2009-08-13 | Fujitsu Microelectronics Ltd | 半導体装置の設計方法、設計装置及びプログラム |
-
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014175585A (ja) * | 2013-03-12 | 2014-09-22 | Renesas Electronics Corp | 半導体装置およびレイアウト設計システム |
US9449929B2 (en) | 2013-03-12 | 2016-09-20 | Renesas Electronics Corporation | Semiconductor device and layout design system |
US9859297B2 (en) | 2015-03-10 | 2018-01-02 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
US10558781B2 (en) | 2017-01-05 | 2020-02-11 | Fujitsu Limited | Support apparatus, design support method, and design support program |
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