JP2002110809A - ダミーパターンの設計方法およびそれを用いた半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ダミーパターンが微細化しても計算機の限ら
れたメモリー領域内で、より速くダミーパターンの形成
を行なうことができ、生産性を向上することのできるダ
ミーパターンの設計方法を提供する。 【解決手段】 描画領域２０を４つの領域に分割して、
第１の分割領域７を形成する。その後、予め設定した最
小領域になるまで、分割工程と分割領域と拡大回路パタ
ーン６とを比較する比較工程とを繰り返し行なう。その
後、拡大回路パターン６と重なりを持つ第３の分割領域
９のみをダミーパターン形成領域から除去し、除去せず
に残っている第１、第２、第３の分割領域にダミーパタ
ーン５を配置する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はダミーパターンの
設計方法およびそれを用いた半導体装置の製造方法に関
し、特に化学機械研磨法を用いる半導体装置の製造方法
に関するものである。

【０００２】

【従来の技術】半導体装置の集積化が進むに従いトラン
ジスタのスケールも縮小され、パターン同士の間隔もま
すます縮小されてきている。これに伴い、素子分離につ
いても従来用いられてきたＬＯＣＯＳ法による分離で
は、サブクォーターミクロンの領域においては十分な分
離特性が得られず、シャロートレンチアイソレーション
（以下、ＳＴＩと称す）法が用いられるようになってき
た。

【０００３】ＳＴＩ法とは半導体基板の素子分離領域に
トレンチ（溝）を形成して、このトレンチ内を含む全面
に、素子分離絶縁膜であるシリコン酸化膜を埋込んだ
後、半導体基板表面上のシリコン酸化膜を化学機械研磨
法（以下、ＣＭＰ法と称す）により除去して、トレンチ
内部にのみシリコン酸化膜を残留させて素子分離を行な
う方法である。

【０００４】ＣＭＰ法の研磨特性にはパターン依存性が
あり、トレンチ内にシリコン酸化膜を埋込む場合、トレ
ンチ幅が大きくなると、トレンチの中央部のシリコン酸
化膜厚は、トレンチの周辺部のシリコン酸化膜厚に比べ
て減少するという現象がおこる。

【０００５】図９（ａ）はＳＴＩ法による素子分離工程
後の従来の半導体装置を示す平面図であり、（ｂ）は
（ａ）のＡ−Ａ′部の断面図である。図において、１は
半導体基板、２は素子分離絶縁膜、３は活性領域、４は
トレンチである。

【０００６】図９（ｂ）に示すように、トレンチ４幅が
大きい場合には、上記に示した現象が発生しトレンチ４
内部の素子分離絶縁膜２には凹部が形成され、平坦とは
ならない。このため、その後に形成される配線等の精度
が劣化するという問題点があった。これを防止するため
に、トレンチ幅の大きなパターンの領域内にダミーパタ
ーンを形成している。

【０００７】図１０（ａ）はダミーパターン形成後のＳ
ＴＩ法による素子分離工程後の半導体装置を示す平面図
であり、（ｂ）は（ａ）のＡ−Ａ′部の断面図である。
図１０に示すように、トレンチ４幅の大きなパターンの
領域内に、ダミーパターン５を形成することによりトレ
ンチ幅を小さく分割したものである。このダミーパター
ン５を形成するためには、マスクパターンの設計段階上
でダミーパターンを設計する必要がある。

【０００８】図１１（ａ）（ｂ）（ｃ）および図１２は
従来のダミーパターンの設計方法を示す平面図である。
まず、図１１（ａ）に示すように、回路パターン描画領
域２０に回路パターン、例えば図９（ａ）に示す活性領
域３のパターンを、横軸および縦軸方向に一定量、例え
ば１μｍ程度両側に大きくした拡大回路パターン６とし
て形成する。

【０００９】次に、図１１（ｂ）に示すように、ダミー
パターン５を、例えば４μｍ角のパターンを４μm間隔
で、回路パターン描画領域２０全面に配置する。次に、
ダミーパターン５と拡大回路パターン６とを比較して、
両者が重なる領域が存在するかどうかを判断し、ダミー
パターン５と拡大回路パターン６とが重なる領域が存在
する場合には、図１１（ｃ）に示すように、その領域の
ダミーパターン５を除去する。これを回路パターン描画
領域２０内の全てのダミーパターン５について行なう。

【００１０】その後、図１２に示すように、拡大回路パ
ターン６を元の回路パターン３０に戻す。以上の工程に
より、回路パターン３０とダミーパターン５とのパター
ンレイアウト設計が完成する。

【００１１】このパターンレイアウト設計を用いてリソ
グラフィー用のマスクを作成し、ウエハ上にマスクパタ
ーンを投影して、図１０に示すように、半導体基板１上
にダミーパターン５、活性領域３、素子分離絶縁膜２を
形成することができる。

【００１２】

【発明が解決しようとする課題】従来のダミーパターン
の設計方法は以上のようであり、回路パターン描画領域
内の全ての領域にダミーパターンを形成し、その全ての
ダミーパターンについて、拡大回路パターンとの比較を
それぞれ行なわなければならない。従って、ダミーパタ
ーンが微細化するとともに、ダミーパターンと回路パタ
ーンとの比較回数が増大する。その結果、膨大な計算量
が必要となり、レイアウトパターン作成の生産性が下が
るという問題点があった。

【００１３】この発明は上記のような問題点を解消する
ためになされたもので、ダミーパターンが微細化しても
計算機の限られたメモリー領域内で、より速くダミーパ
ターンの形成を行なうことができ、生産性を向上するこ
とのできるダミーパターンの設計方法およびそれを用い
た半導体装置の製造方法を提供することを目的としてい
る。

【００１４】

【課題を解決するための手段】この発明の請求項１に係
るダミーパターンの設計方法は、所望の回路パターンを
描画するための描画領域に、上記回路パターンを拡大し
てなる拡大回路パターンを描画する工程と、上記描画領
域を分割して、分割領域を形成する分割工程と、上記分
割領域と上記拡大回路パターンとの重なりの有無を比較
判定する比較判定工程と、上記比較判定工程において重
なりを有すると判定された上記分割領域を更に分割する
工程と、上記分割領域が所定の大きさの分割領域となる
まで、上記比較判定工程と上記分割工程とを繰り返す工
程と、上記拡大回路パターンと重なりを有する上記所定
の大きさの分割領域をダミーパターン形成領域から除去
する工程と、上記拡大回路パターンと重なりを有さない
上記分割領域に所望のダミーパタ−ンを配置する工程
と、上記拡大回路パターンを上記回路パターンに戻す工
程とを備えたものである。

【００１５】この発明の請求項２に係るダミーパターン
の設計方法は、分割工程が、描画領域における縦軸方向
または横軸方向を分割して行なうようにしたものであ
る。

【００１６】この発明の請求項３に係るダミーパターン
の設計方法は、分割工程が、描画領域における縦軸方向
と横軸方向とを同時に分割して行なうようにしたもので
ある。

【００１７】この発明の請求項４に係るダミーパターン
の設計方法は、分割工程が、描画領域における縦軸方向
と横軸方向とを交互に分割して行なうようにしたもので
ある。

【００１８】この発明の請求項５に係るダミーパターン
の設計方法は、分割工程が、描画領域を均等な大きさの
複数の分割領域に分割して行なうようにしたものであ
る。

【００１９】この発明の請求項６に係るダミーパターン
の設計方法は、ダミーパターンは、正方形および／また
は長方形の形状を有するパターンを配置して成るように
したものである。

【００２０】この発明の請求項７に係る半導体装置の製
造方法は、請求項１ないし６のいずれかに記載のダミー
パターンの設計方法を用いて形成したマスクを用いて、
半導体基板上に上記ダミーパターンを形成する工程と、
上記ダミーパターンを覆う膜を半導体基板上全面に形成
する工程と、上記膜に化学機械研磨法を施す工程とを備
えたものである。

【００２１】この発明の請求項８に係る半導体装置の製
造方法は、請求項７に記載の半導体基板上にダミーパタ
ーンを形成する工程は、上記半導体基板上に凹部を形成
し、上記凹部内に上記ダミーパタ−ンを形成する工程で
あるようにしたものである。

【００２２】この発明の請求項９に係る半導体装置の製
造方法は、半導体基板上の凹部は、素子分離領域を形成
するためのトレンチまたは配線を形成するための溝であ
るようにしたものである。

【００２３】

【発明の実施の形態】実施の形態１．図１〜図３はこの
発明の実施の形態１のダミーパターンの設計方法を示す
平面図である。図に従って順次説明を行なう。まず、図
１（ａ）に示す用に、描画領域２０内に所望の回路パタ
ーン３０を形成する。

【００２４】次に、図１（ｂ）に示すように、回路パタ
ーン３０を、横軸および縦軸方向に一定量、例えば１μ
ｍ程度両側に大きくした拡大回路パターン６を形成す
る。

【００２５】次に、図２（ａ）に示すように、回路パタ
ーン３０の形成された描画領域２０を縦軸方向と横軸方
向とを同時に分割して４つの領域に分割し、４つの第１
の分割領域７を形成する。その後、各第１の分割領域７
と拡大回路パターン６との比較を行なう。このとき、各
第１の分割領域７と拡大回路パターン６との比較は４回
行われる。

【００２６】次に、図２（ｂ）に示すように、各第１の
分割領域７と拡大回路パターン６とを比較して、両者に
重なりがある第１の分割領域７を、更に、上記と同様に
４分割することにより、第２の分割領域８を形成する。
その後、第２の分割領域８と拡大回路パターン６とを比
較する。

【００２７】次に、図２（ｃ）に示すように、第２の分
割領域８と拡大回路パターン６とを比較して、第２の分
割領域８のうち両者に重なりがある領域のみ、更に、上
記と同様に４分割を行ない、第３の分割領域９を形成す
る。

【００２８】このようにして、半導体装置の集積度や計
算機の能力に応じて予め設定した最小領域になるまで、
両者に重なりがある領域に対して分割工程と分割領域と
拡大回路パターン６とを比較する比較工程とを繰り返し
行なう。ここでは、第３の分割領域９を最小領域として
いる。

【００２９】予め設定した最小領域である第３の分割領
域９にまで分割が進むと、図３（ａ）に示すように、拡
大回路パターン６と重なりを持つ第３の分割領域９をダ
ミーパターン形成領域から除去する。次に、図３（ｂ）
に示すように、除去せずに残っている第１、第２、第３
の分割領域にダミーパターン５として、ここでは一辺が
４μｍの正方形パターンを整列させて配置する。

【００３０】最後に、図３（ｃ）に示すように、拡大回
路パターン６を元の回路パターン３０のパターンのサイ
ズに戻すことにより、ダミーパターン５と回路パターン
３０とを有するパターンレイアウト設計を完成する。

【００３１】その後、この図３（ｃ）に示したパターン
レイアウトを用いてリソグラフィー用のマスクを図４
（ａ）に示すように作成する。そして、図４（ｂ）に示
すように、このマスクを用いて、半導体基板１上にマス
クパターンを投影し写真製版およびエッチングの技術を
用い、半導体基板１上にダミーパターン５を設けたトレ
ンチ４を形成する。尚、通常半導体基板１にトレンチを
形成する際、あらかじめ、ＣＭＰ研磨ストッパとなるシ
リコン窒化膜を形成し、次にパターン形成後、絶縁膜を
埋め込む。次に、ＣＭＰにより研磨平坦化後、ストッパ
であるシリコン窒化膜を除去し、トレンチ分離を作成す
る。図４（ｂ）は窒化膜を除去後の断面図である。従っ
て、ＣＭＰ法を用いてトレンチ４内部に素子分離絶縁膜
２を良好に埋込むことができ、埋込み後の素子分離絶縁
膜２を平坦に形成できるので、ＳＴＩ法による素子分離
構造を有する良好な半導体装置を製造することができ
る。

【００３２】このようにすれば、分割領域と拡大回路パ
ターンとの比較を行なうことによりダミーパターンを配
置しているので、ダミーパターンが微細化しても、ダミ
ーパターンと回路パターンとの比較回数が増大すること
はなく、計算機の限られたメモリー領域内で、効率良
く、ダミーパターンを設計できる。従って、パターン作
成の生産性を向上でき、精度の良いパターンを低コスト
で形成できる。

【００３３】また、このダミーパターンの設計方法はＳ
ＴＩ法分離のためのパターンに限ることなく、ＣＭＰ法
を用いるダマシン配線パターンや、配線上の層間絶縁膜
をＣＭＰ法により平坦化する際の配線パターンなど、ダ
ミーパターンを形成する必要のあるすべての場合に用い
ることができる。

【００３４】実施の形態２．上記実施の形態１では、回
路パターン描画領域を常に４分割して形成する場合につ
いて説明を行なったが、ここでは２分割して形成する場
合について説明する。図５および図６はこの発明の実施
の形態２のダミーパターンの設計方法を示す平面図であ
る。図に従って順次説明を行なう。

【００３５】まず、図１と同様にして、回路パターン描
画領域２０内の回路パターン３０を、横軸および縦軸方
向に一定量、例えば１μｍ程度両側に大きくした拡大回
路パターン６を形成する。

【００３６】次に、図５（ａ）に示すように、拡大回路
パターン６および素子分離絶縁膜２領域を縦軸方向に２
つの領域に分割して、第１の分割領域７ａを形成する。
その後、各第１の分割領域７ａと拡大回路パターン６と
の比較を行なう。このとき、各第１の分割領域７ａと拡
大回路パターン６との比較は２回行われる。

【００３７】次に、図５（ｂ）に示すように、各第１の
分割領域７ａと拡大回路パターン６とを比較して、両者
に重なりがある第１の分割領域７ａを、更に、横軸方向
に２分割することにより、第２の分割領域８ａを形成す
る。その後、第２の分割領域８ａと拡大回路パターン６
との比較を行なう。このとき、第２の分割領域８ａと拡
大回路パターン６との比較回数は４回行われる。

【００３８】次に、図５（ｃ）に示すように、第２の分
割領域８ａと拡大回路パターン６とを比較して、第２の
分割領域８ａのうち両者に重なりがある領域のみ、更
に、縦軸方向に２分割を行ない、第３の分割領域９ａを
形成する。その後、第３の分割領域９ａと拡大回路パタ
ーン６との比較を行なう。このとき、第３の分割領域９
ａと拡大回路パターン６との比較回数は６回行われる。

【００３９】次に、図６（ａ）に示すように、第３の分
割領域９ａと拡大回路パターン６とを比較して、第３の
分割領域９ａのうち両者に重なりがある領域のみ、横軸
方向に２分割を行ない、第４の分割領域１０を形成す
る。更に、第４の分割領域１０と拡大回路パターン６と
を比較して、第４の分割領域１０のうち両者に重なりが
ある領域のみ、縦軸方向に２分割を行ない、第５の分割
領域１１を形成する。その後、第５の分割領域１１と拡
大回路パターン６との比較を行なう。

【００４０】次に、図６（ｂ）に示すように、第５の分
割領域１１と拡大回路パターン６とを比較して、第５の
分割領域１１のうち両者に重なりがある領域のみ、横軸
方向に２分割を行ない、第６の分割領域１２を形成す
る。

【００４１】このようにして、分割領域と拡大回路パタ
ーン６とを比較して、両者に重なりがある領域のみを、
半導体装置の集積度や計算機の能力に応じて予め設定し
た最小領域になるまで繰り返し分割工程と比較工程とを
行なう。ここでは、第６の分割領域１２を最小領域とし
ている。

【００４２】次に、図６（ｃ）に示すように、予め設定
した最小領域である第６の分割領域１２にまで分割が進
むと、上記実施の形態１の図３（ａ）と同様にして、拡
大回路パターン６と重なりを持つ第６の分割領域１２の
みをダミーパターン形成領域から除去し、除去せずに残
っている第１〜第６の分割領域にダミーパターン５を配
置する。

【００４３】この時、ダミーパターン５は図６（ｃ）に
示すように正方形パターンばかりでなく、短辺部が必要
なダミーパターンのサイズとなっている長方形パターン
を整列させて配置することができる。従って、長方形パ
ターンの長辺部の長さは分割領域の大きさや回路パター
ン３０に応じて変化させることができる。

【００４４】最後に、図７に示すように、拡大回路パタ
ーン６を元の回路パターン３０のサイズに戻すことによ
り、ダミーパターン５と回路パターン３０とを有するパ
ターンレイアウト設計を完成させる。また、図８に示す
様なパターンレイアウトを用いることもできる。

【００４５】その後、上記実施の形態１と同様にして、
このパターンレイアウトを用いたマスクを作成し、この
マスクを用いて、写真製版およびエッチングの技術を用
いて、半導体基板上にダミーパターンを設けたトレンチ
を形成する。従って、ＣＭＰ法を用いてトレンチ内部に
良好な埋込みを行なうことができ、ＳＴＩ法による素子
分離構造を有する良好な半導体装置を製造することがで
きる。

【００４６】このようにすれば、ダミーパターンの形は
正方形ばかりでなく、分割領域の大きさや回路パターン
に応じて種々の長方形を形成することができ、ダミーパ
ターンを形成する際の形や大きさを選ぶ自由度が広が
る。

【００４７】また、上記実施の形態１に比べて、分割領
域数は少なくて済み、ダミーパターンと回路パターンと
の比較回数をより少なくすることができる。従って、パ
ターン作成の生産性をより向上でき、精度の良いパター
ンを低コストで形成できる。

【００４８】ここでは、ダミーパターンの形状を正方形
と長方形とを用いた場合について説明したが、これに限
ることなく、分割領域の大きさ、形状に応じて任意の形
状を配置することもでき、さらにパターン形状の自由度
が広がる。

【００４９】また、縦軸方向と横軸方向との分割を交互
に繰り返して２分割を行なう場合について説明したが、
回路パターンの形状に合わせて、縦軸方向と横軸方向と
の分割を任意に組み合わせた分割を自由に選択すること
ができ、より効率良くダミーパターンを配置することが
できる。

【００５０】さらに、回路パターンの形状に合わせて、
上記実施の形態１と実施の形態２とを組み合わせること
もでき、４分割と２分割とを自由に組み合わせて分割を
行なえば、より効率良くダミーパターンの設計を行うこ
とができる。

【００５１】

【発明の効果】以上のようにこの発明によれば、所望の
回路パターンを描画するための描画領域に、上記回路パ
ターンを拡大してなる拡大回路パターンを描画する工程
と、上記描画領域を分割して、分割領域を形成する分割
工程と、上記分割領域と上記拡大回路パターンとの重な
りの有無を比較判定する比較判定工程と、上記比較判定
工程において重なりを有すると判定された上記分割領域
を更に分割する工程と、上記分割領域が所定の大きさの
分割領域となるまで、上記比較判定工程と上記分割工程
とを繰り返す工程と、上記拡大回路パターンと重なりを
有する上記所定の大きさの分割領域をダミーパターン形
成領域から除去する工程と、上記拡大回路パターンと重
なりを有さない上記分割領域に所望のダミーパタ−ンを
配置する工程と、上記拡大回路パターンを上記回路パタ
ーンに戻す工程とを備えたので、ダミーパターンを設計
する際にダミーパターンと回路パターンとの比較回数が
増大することはなく、計算機の限られたメモリー領域内
で、効率良くダミーパターンを形成でき、パターン作成
の生産性を向上でき、精度の良いパターンを低コストで
形成できる。

【００５２】また、分割工程が、描画領域における縦軸
方向または横軸方向を分割して行なうようにしたので、
回路パターンに応じて効率良く分割を行なうことがで
き、分割領域と回路パターンとの比較回数をより少なく
することができる。

【００５３】また、分割工程が、描画領域における縦軸
方向と横軸方向とを同時に分割して行なうようにしたの
で、回路パターンに応じて効率良く分割を行なうことが
でき、分割領域と回路パターンとの比較回数をより少な
くすることができる。

【００５４】また、分割工程が、描画領域における縦軸
方向と横軸方向とを交互に分割して行なうようにしたの
で、回路パターンに応じて効率良く分割を行なうことが
でき、分割領域と回路パターンとの比較回数をより少な
くすることができる。

【００５５】また、分割工程が、描画領域を均等な大き
さの複数の分割領域に分割して行なうようにしたので、
分割のための計算機のプログラムを簡単に作成できる。

【００５６】また、ダミーパターンは、正方形および／
または長方形の形状を有するパターンを配置して成るよ
うにしたので、分割領域にダミーパターンを整列して配
置することが容易に行える。

【００５７】また、請求項１ないし６のいずれかに記載
のダミーパターンの設計方法を用いて形成したマスクを
用いて、半導体基板上に上記ダミーパターンを形成する
工程と、上記ダミーパターンを覆う膜を全面に形成する
工程と、上記膜に化学機械研磨法を施す工程とを備えた
ので、半導体基板上にダミーパターンを効率良く形成で
き、化学機械研磨後の膜を平坦に形成することができ、
配線上の層間絶縁膜の平坦化等を精度良く行なうことが
でき、その後の半導体装置の製造工程を精度良く行え
る。

【００５８】また、請求項７に記載の半導体基板上にダ
ミーパターンを形成する工程は、上記半導体基板上に凹
部を形成し、上記凹部内に上記ダミーパタ−ンを形成す
る工程であるようにしたので、凹部内に効率良くダミー
パターンを形成することができ、凹部内埋込み後の凹部
上を平坦に形成できる。

【００５９】また、半導体基板上の凹部は、素子分離領
域を形成するためのトレンチまたは配線を形成するため
の溝であるようにしたので、トレンチ内や溝内にダミー
パターンを効率良く形成でき、トレンチ内や溝内の埋込
み後、トレンチ上や溝上を平坦に形成できる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１のダミーパターンの
設計方法を示す平面図である。

【図２】 この発明の実施の形態１のダミーパターンの
設計方法を示す平面図である。

【図３】 この発明の実施の形態１のダミーパターンの
設計方法を示す平面図である。

【図４】 この発明の実施の形態１で設計したダミーパ
ターンを用いたマスクの平面図およびこのマスクを用い
て製造した半導体装置の断面図である。

【図５】 この発明の実施の形態２のダミーパターンの
設計方法を示す平面図である。

【図６】 この発明の実施の形態２のダミーパターンの
設計方法を示す平面図である。

【図７】 この発明の実施の形態２のダミーパターンと
回路パターンとのパターンレイアウトを示す平面図であ
る。

【図８】 この発明の実施の形態２のダミーパターンと
回路パターンとのパターンレイアウトを示す平面図であ
る。

【図９】 ＳＴＩ法による素子分離工程後の従来の半導
体装置を示す平面図および断面図である。

【図１０】 ダミーパターン形成後のＳＴＩ法による素
子分離工程後の半導体装置を示す平面図および断面図で
ある。

【図１１】 従来のダミーパターンの設計方法を示す平
面図である。

【図１２】 従来のダミーパターンの設計方法を示す平
面図である。

【符号の説明】

１ 半導体基板、２ 素子分離絶縁膜、４ トレンチ、
５ ダミーパターン、６ 拡大回路パターン、７，７
ａ，８，８ａ，９，９ａ，１０，１１，１２ 分割領
域、２０ 描画領域、３０ 回路パターン。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 所望の回路パターンを描画するための描
   画領域に、上記回路パターンを拡大してなる拡大回路パ
   ターンを描画する工程と、上記描画領域を分割して、分
   割領域を形成する分割工程と、上記分割領域と上記拡大
   回路パターンとの重なりの有無を比較判定する比較判定
   工程と、上記比較判定工程において重なりを有すると判
   定された上記分割領域を更に分割する工程と、上記分割
   領域が所定の大きさの分割領域となるまで、上記比較判
   定工程と上記分割工程とを繰り返す工程と、上記拡大回
   路パターンと重なりを有する上記所定の大きさの分割領
   域をダミーパターン形成領域から除去する工程と、上記
   拡大回路パターンと重なりを有さない上記分割領域に所
   望のダミーパタ−ンを配置する工程と、上記拡大回路パ
   ターンを上記回路パターンに戻す工程とを備えたことを
   特徴とするダミーパターンの設計方法。
2. 【請求項２】 分割工程は、描画領域における縦軸方向
   または横軸方向を分割して行なうことを特徴とする請求
   項１に記載のダミーパターンの設計方法。
3. 【請求項３】 分割工程は、描画領域における縦軸方向
   と横軸方向とを同時に分割して行なうことを特徴とする
   請求項２に記載のダミーパターンの設計方法。
4. 【請求項４】 分割工程は、描画領域における縦軸方向
   と横軸方向とを交互に分割して行なうことを特徴とする
   請求項２に記載のダミーパターンの設計方法。
5. 【請求項５】 分割工程は、描画領域を均等な大きさの
   複数の分割領域に分割して行なうこと特徴とする請求項
   １ないし４のいずれかに記載のダミーパターンの設計方
   法。
6. 【請求項６】 ダミーパターンは、正方形および／また
   は長方形の形状を有するパターンを配置して成ることを
   特徴とする請求項１ないし５のいずれかに記載のダミー
   パターンの設計方法。
7. 【請求項７】 請求項１ないし６のいずれかに記載のダ
   ミーパターンの設計方法を用いて形成したマスクを用い
   て、半導体基板上に上記ダミーパターンを形成する工程
   と、上記ダミーパターンを覆う膜を上記半導体基板上全
   面に形成する工程と、上記膜に化学機械研磨法を施す工
   程とを備えたことを特徴とする半導体装置の製造方法。
8. 【請求項８】 請求項７に記載の半導体基板上にダミー
   パターンを形成する工程は、上記半導体基板上に凹部を
   形成し、上記凹部内に上記ダミーパタ−ンを形成する工
   程であることを特徴とする半導体装置の製造方法。
9. 【請求項９】 半導体基板上の凹部は、素子分離領域を
   形成するためのトレンチまたは配線を形成するための溝
   であることを特徴とする請求項８に記載の半導体装置の
   製造方法。