JP2004111527A - 半導体装置の製造方法／マスクパターンの生成方法 - Google Patents
半導体装置の製造方法／マスクパターンの生成方法 Download PDFInfo
- Publication number
- JP2004111527A JP2004111527A JP2002270068A JP2002270068A JP2004111527A JP 2004111527 A JP2004111527 A JP 2004111527A JP 2002270068 A JP2002270068 A JP 2002270068A JP 2002270068 A JP2002270068 A JP 2002270068A JP 2004111527 A JP2004111527 A JP 2004111527A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- region
- insulating film
- area
- lattice
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
Abstract
【課題】ＳＴＩ技術によって半導体基板表面の平坦性を向上し、安定した素子分離が得られるようにする。
【解決手段】半導体基板において大面積の第１の領域Ａｗと小面積の第２の領域Ａｎとに分離する領域分離溝１０ａを形成し、領域分離溝１０ａの内部を含めて半導体基板表面上に絶縁膜１１を形成し、格子窓パターン１２ａを有するエッチングマスク１２を用いて第１の領域に格子窓パターンに対応する格子状開口部１１ｐを形成する状態で、あるいは単一開口パターン２２ｃおよび格子窓パターン２２ａを有するエッチングマスク２２を用いて第１の領域には単一開口パターンに対応する単一開口部１１ｑを形成するとともに、第２の領域には格子窓パターンに対応する格子状開口部１１ｐを形成する状態で、絶縁膜１１に対するエッチングを行い、半導体基板上に残存している絶縁膜に対して研磨除去を施す。
【選択図】 図１
【解決手段】半導体基板において大面積の第１の領域Ａｗと小面積の第２の領域Ａｎとに分離する領域分離溝１０ａを形成し、領域分離溝１０ａの内部を含めて半導体基板表面上に絶縁膜１１を形成し、格子窓パターン１２ａを有するエッチングマスク１２を用いて第１の領域に格子窓パターンに対応する格子状開口部１１ｐを形成する状態で、あるいは単一開口パターン２２ｃおよび格子窓パターン２２ａを有するエッチングマスク２２を用いて第１の領域には単一開口パターンに対応する単一開口部１１ｑを形成するとともに、第２の領域には格子窓パターンに対応する格子状開口部１１ｐを形成する状態で、絶縁膜１１に対するエッチングを行い、半導体基板上に残存している絶縁膜に対して研磨除去を施す。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法にかかわり、詳しくは、素子分離による絶縁膜の平坦化において表面高さの差異を軽減するための技術に関する。
【０００２】
【従来の技術】
ＳＴＩ（Ｓｈａｒｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法は、半導体基板の表面に領域分離溝を形成した後、領域分離溝の内部を含めて半導体基板表面に絶縁膜（酸化膜）を形成し、その絶縁膜を平坦化する工程を経て、半導体素子間を分離する方法である。
【０００３】
ＳＴＩ法では、その平坦化工程において、半導体基板の表面に影響を与えることなく半導体素子分離領域を平坦にすることが重要である。近年用いられる平坦化の方法としてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程が例として挙げられる（例えば、特許文献１、２参照。）。
【０００４】
図１６は従来の技術における半導体装置の製造方法の工程説明図である。
【０００５】
図１６（ａ）に示す半導体基板１０の表面に対して、図１６（ｂ）に示すように、領域分離溝１０ａを形成し、領域分離溝１０ａによって半導体基板１０を相対的に大きな面積の活性領域である第１の領域Ａｗと相対的に小さな面積の活性領域である第２の領域Ａｎとに分離する。次に、図１６（ｃ）に示すように、領域分離溝１０ａの内部を含めて半導体基板１０上に絶縁膜（酸化膜）１１を形成する。絶縁膜１１は、領域分離溝１０ａに対しては埋め込まれた状態となる。
【０００６】
次に、図１６（ｄ）に示すように、第１の領域Ａｗに位置対応する単一開口パターン１２ｃを有するエッチングマスク１２で絶縁膜１１を覆う。単一開口パターン１２ｃの近傍において、第１の領域Ａｗ上の絶縁膜１１ｗの四周部領域に対してエッチングマスク１２が重なっている。Ｄｗが第１の領域Ａｗでの重なり領域である。
【０００７】
図１６（ｄ）に示す状態でエッチングマスク１２を用いて絶縁膜１１をエッチングすると、図１６（ｅ）のようになる。すなわち、エッチングマスク１２における単一開口パターン１２ｃに位置対応する第１の領域Ａｗの絶縁膜１１ｗの部分のみがエッチングされる。そのエッチングされる部分は第１の領域Ａｗ上の絶縁膜１１ｗに限られている。この絶縁膜１１ｗにおいて、単一開口パターン１２ｃに位置対応した部分がエッチングで除去された単一開口部１１ｑとなっている。１１ｗ１は重なり領域Ｄｗに位置対応した残存絶縁膜部分である。
【０００８】
図１６（ｅ）の状態に対して、ＣＭＰ工程により半導体基板１０の表面上の絶縁膜１１を除去する。すなわち、第２の領域Ａｎ上の絶縁膜１１ｎ、第１の領域Ａｗ上の残存絶縁膜部分１１ｗ１を除去し、領域分離溝１０ａ内にのみ絶縁膜１１を埋め込んだ状態とする。領域分離溝１０ａ内に埋め込まれた絶縁膜が埋込絶縁膜１１ｕである。
【０００９】
埋込絶縁膜１１ｕの上面と半導体基板１０の上面とを面一の状態に平坦化するのが理想である。
【００１０】
【特許文献１】
特開平１０−２２３７６号公報（第４−５頁、図４−８）
【特許文献２】
特開２０００−２３２１５３号公報（第４−５頁、図１）
【００１１】
【発明が解決しようとする課題】
従来の技術では、ＣＭＰ工程の前の絶縁膜エッチング工程において、大きな面積の活性領域である第１の領域のみを対象として絶縁膜を除去していた。すなわち、小さな面積の活性領域である第２の領域では絶縁膜の除去は行っていなかった。このため、次工程のＣＭＰ工程では、絶縁膜存在率の不均一が生じ、領域分離溝内絶縁膜表面と半導体基板表面との間に大きな表面高さの差異が生じていた。
【００１２】
このような大きな表面高さの差異が生じると、トランジスタのゲート電極の形成のために半導体基板上に多結晶シリコン膜を成膜するとき、その膜厚に不均一が生じ、その結果、多結晶シリコン膜のエッチング残渣が発生する可能性がある。このエッチング残渣のために、ゲート電極間でショートしたり、他の配線層とゲート電極とがショートする等の不都合が発生するおそれがある。
【００１３】
これを回避するために、絶縁膜の表面高さを半導体基板表面に合わせる状態でＣＭＰを行えば、局部的なオーバー研磨が発生する。そうなると、活性領域に形成される半導体素子の特性が損なわれてしまう。
【００１４】
【課題を解決するための手段】
上記の課題を解決するための第１の解決手段として、本発明による半導体装置の製造方法は、次のような手段を講じる。
【００１５】
すなわち、第１の工程において、半導体基板の表面において、相対的に大きな面積の活性領域（大面積活性領域）である第１の領域と相対的に小さな面積の活性領域（小面積活性領域）である第２の領域とに分離するための領域分離溝を形成する。
【００１６】
第２の工程において、前記領域分離溝に絶縁膜を埋め込むために、前記半導体基板の表面上に絶縁膜を形成する。この絶縁膜形成によって、領域分離溝の内部にも絶縁膜が充填される。絶縁膜が必要なのは、領域分離溝の内部だけであり、半導体基板表面上の絶縁膜は除去する必要がある。そこで、第３の工程の絶縁膜エッチングを行う。
【００１７】
第３の工程において、格子窓パターンを有するエッチングマスクを用いて、前記第１の領域に前記格子窓パターンに対応する格子状開口部を形成する状態で、前記絶縁膜に対するエッチングを行う。
【００１８】
第４の工程において、前記のエッチングの後に前記半導体基板上に残存している前記絶縁膜に対して研磨除去を施す。これにより、半導体基板表面を露出させる。領域分離溝には絶縁膜が埋め込まれた状態となる。
【００１９】
以上を要するに、本発明の半導体装置の製造方法は、半導体基板表面において大面積活性領域である第１の領域と小面積活性領域である第２の領域とに分離する領域分離溝を形成する第１の工程と、前記領域分離溝の内部を含めて前記半導体基板表面上に絶縁膜を形成する第２の工程と、格子窓パターンを有するエッチングマスクを用いて、前記第１の領域に前記格子窓パターンに対応する格子状開口部を形成する状態で、前記絶縁膜に対するエッチングを行う第３の工程と、前記半導体基板上に残存している前記絶縁膜に対して研磨除去を施す第４の工程とを含むものである。
【００２０】
本発明を従来技術との比較で説明する。従来技術においては、単一開口パターンを有するエッチングマスクを用いて、第１の領域に単一開口パターンに対応する単一開口部を形成する状態に、絶縁膜をエッチングしていた。そのため、第１の領域での開口部（単一開口部）の面積が比較的に大きく、第１の領域では絶縁膜存在率が小さくなっていた。絶縁膜存在率とは、半導体基板表面上に存在している絶縁膜の面積が半導体基板の単位面積当たりに占める割合のことである。従来技術の場合、第１の領域において開口部面積が大きく、絶縁膜存在率が小さいために、研磨除去において、絶縁膜存在率が充分に大きな第２の領域に比べて、第１の領域ではオーバー研磨を招き、領域分離溝内絶縁膜表面と半導体基板表面との間に表面高さの差異を生じる原因となっていた。
【００２１】
これに対して、本発明では、第１の領域の絶縁膜をエッチングするのに、単一開口パターンに代えて格子窓パターンを有するエッチングマスクを用いる。格子窓パターンを第１の領域に位置対応させ、第１の領域に格子窓パターンに対応する格子状開口部を形成する状態に絶縁膜をエッチングする。格子状開口部は単一開口部に比べて、トータルの面積は小さくなる。隣接する格子状開口部どうし間の桟状の格子部が残存している。その分、従来技術の単一開口部の場合に比べて、第１の領域での絶縁膜存在率は増加する。元は低かった第１の領域における絶縁膜存在率が増加したので、第１の領域の絶縁膜存在率を第２の領域の絶縁膜存在率に近づけることになる。したがって、研磨除去において、第１の領域での研磨除去の量を第２の領域での研磨除去の量に近づけることができる。すなわち、絶縁膜存在率の調整によって研磨中の絶縁膜の膜厚減少率を制御しており、その膜厚減少率を絶縁膜の全面にわたって均等化することができる。これにより、局部的なオーバー研磨を防止し、領域分離溝内絶縁膜表面と半導体基板表面との間の表面高さの差異を減少させ、両者の表面高さを均一化することができる。その結果、半導体基板表面の平坦性を向上させ、ひいては、半導体素子の特性を改善することができる。
【００２２】
上記の解決手段は、従来技術における第１の領域での単一開口部に格子部を追加することで、元は低かった第１の領域での絶縁膜存在率を増加させ、絶縁膜存在率を第１の領域と第２の領域とで均一化するものである。次に述べる解決手段は、第１の領域での単一開口部はそのままとし、第２の領域に開口部を追加することで、元は高かった第２の領域での絶縁膜存在率を減少させることにより、絶縁膜存在率を第１の領域と第２の領域とで均一化するものである。追加するものが、格子部であるか開口部であるかの相違である。
【００２３】
上記の課題を解決するための第２の解決手段として、本発明による半導体装置の製造方法は、次のような手段を講じる。
【００２４】
すなわち、第１の工程において、半導体基板表面において大面積活性領域である第１の領域と小面積活性領域である第２の領域とに分離する領域分離溝を形成する。
【００２５】
第２の工程において、前記領域分離溝の内部を含めて前記半導体基板表面上に絶縁膜を形成する。
【００２６】
第３の工程において、単一開口パターンおよび格子窓パターンを有するエッチングマスクを用いて、前記第１の領域には前記単一開口パターンに対応する単一開口部を形成するとともに、前記第２の領域には前記格子窓パターンに対応する格子状開口部を形成する状態で、前記絶縁膜に対するエッチングを行う。
【００２７】
第４の工程において、前記半導体基板上に残存している前記絶縁膜に対して研磨除去を施す。
【００２８】
第１の工程、第２の工程および第４の工程については、先の解決手段と同じである。第３の工程に特徴がある。
【００２９】
第１の領域の絶縁膜のエッチングでは、従来技術の場合と同様に、単一開口パターンのマスクパターンを用いるのであるが、従来技術ではエッチングしなかった第２の領域の絶縁膜もエッチングすることとしている。すなわち、格子窓パターンを第２の領域に位置対応させ、第２の領域に格子窓パターンに対応する格子状開口部を形成する状態に絶縁膜をエッチングする。従来技術では開口部のなかった第２の領域において、格子状開口部を形成したので、従来技術の無開口部の場合に比べて、第２の領域での絶縁膜存在率は減少する。元は高かった第２の領域における絶縁膜存在率が減少したので、第２の領域の絶縁膜存在率を第１の領域の絶縁膜存在率に近づけることになる。したがって、研磨除去において、第１の領域での研磨除去の量を第２の領域での研磨除去の量に近づけることができる。すなわち、絶縁膜存在率の調整によって研磨中の絶縁膜の膜厚減少率を制御しており、その膜厚減少率を絶縁膜の全面にわたって均等化することができる。これにより、局部的なオーバー研磨を防止し、領域分離溝内絶縁膜表面と半導体基板表面との間に表面高さを均一化することができる。その結果、半導体基板表面の平坦性を向上させ、ひいては、半導体素子の特性を改善することができる。
【００３０】
上記において好ましい態様は、前記エッチングマスクにおける前記格子窓パターンについて、前記活性領域との重なり幅が前記単一開口パターンの重なり幅よりも小さく設定されていることである。
【００３１】
これによれば、小面積の活性領域であっても、反転パターンを生成することが可能となる。重なり幅を小さくして格子形状とすることにより、エッチング後の絶縁膜の機械強度を高くし、研磨除去を安定的に行って、半導体基板表面までの露出の制御を容易化することができる。
【００３２】
以下はマスクパターンの生成方法にかかわる発明についてである。
【００３３】
本発明による第１のマスクパターンの生成方法は、レイアウトパターンを入力し、前記レイアウトパターンを所定の規則に基づいて複数の領域に分割する領域分割ステップと、前記分割による複数の領域のいずれかにおいて反転パターンを生成した上で格子形状に変形してマスクパターンを生成する反転パターン格子形状生成ステップとを含むものである。
【００３４】
これは、上記の第１の解決手段に対応するエッチングマスクのマスクパターンを生成するものである。この発明によれば、用いるレイアウトパターンに適合した状態で、局部的なオーバー研磨を防止し半導体基板表面の平坦性を向上するためのものとして、絶縁膜存在率を第１の領域と第２の領域とで均一化する格子形状付き反転パターンのマスクパターンを生成することができる。
【００３５】
別の解決手段として、本発明による第２のマスクパターンの生成方法は、レイアウトパターンを入力し、前記レイアウトパターンを所定の規則に基づいて複数の領域に分割する領域分割ステップと、前記分割による複数の領域のいずれかにおいて反転パターンを生成する反転パターン生成ステップと、前記複数の領域のうちの別の領域において反転パターンを生成した上で格子形状に変形する反転パターン格子形状生成ステップと、前記反転パターンと前記格子形状付き反転パターンとを合成するパターン合成ステップとを含むものである。上記において、反転パターン生成ステップと反転パターン格子形状生成ステップとは先後関係を問うものではなく、いずれが先になってもよく、また、同時でもかまわない。
【００３６】
これは、上記の第２の解決手段に対応するエッチングマスクのマスクパターンを生成するものである。この発明によれば、レイアウトパターンデータベースに含まれる多種多様な形状のレイアウトパターンに適合した状態で、局部的なオーバー研磨を防止し半導体基板表面の平坦性を向上するためのものとして、絶縁膜存在率を第１の領域と第２の領域とで均一化する反転パターンおよび格子形状付き反転パターンの合成よりなるマスクパターンを生成することができる。
【００３７】
また、上記の発明において別の観点からの好ましい態様として、レイアウトパターンを入力し、前記入力したレイアウトパターンについてシミュレーションを行って表面高さの差異を求める生成方法選択用段差シミュレーションステップと、前記シミュレーションによる表面高さの差異が軽微か否かに応じて、上記第１のマスクパターンの生成方法と上記第２のマスクパターンの生成方法のいずれか一方を選択する生成方法選択ステップとを含むマスクパターンの生成方法がある。
【００３８】
この方法によれば、用いるレイアウトパターンに対して段差シミュレーションを実行して、シミュレーションでの表面高さの差異が軽微なものであるか、それとも重大なものであるかの違いに応じて、マスクパターンの生成方法を上記第１のマスクパターンの生成方法とするか上記第２のマスクパターンの生成方法にするかを選択する。すなわち、適用するマスクパターンの生成方法を最適化しながらマスクパターンを生成するので、最適な状態の反転パターンに基づいてマスクパターンを生成することができる。したがって、用いるレイアウトパターンに適合した状態で、局部的なオーバー研磨を防止し半導体基板表面の平坦性を向上するためのものとして、絶縁膜存在率を第１の領域と第２の領域とで均一化する最適な反転パターンに基づくマスクパターンを生成することができる。
【００３９】
上記各マスクパターンの生成方法において、好ましい態様は、さらに、前記生成したマスクパターンについてシミュレーションを行って表面高さの差異を求める規則変更用段差シミュレーションステップと、前記シミュレーションによる表面高さの差異を前記所定の規則における期待値と照合し、その照合結果が条件を満たさないときには、前記所定の規則を変更した上で、前記各ステップを繰り返す段差判定ステップとを含むことである。
【００４０】
この方法によれば、生成したマスクパターンに対して段差シミュレーションを実行して、シミュレーションでの表面高さの差異と期待値との照合の結果が不満足であれば、所定の規則（幅、間隔、密度、形状など）を変更する。そして、変更後の規則に基づいて、同様の処理を繰り返し、段差シミュレーションの照合結果が満足するようにする。このように適用する規則を最適化しながらマスクパターンを生成するので、最適な格子形状付き反転パターンによるマスクパターンを生成することができる。したがって、レイアウトパターンデータベースに含まれる多種多様な形状のレイアウトパターンに適合した状態で、局部的なオーバー研磨を防止し半導体基板表面の平坦性を向上するためのものとして、絶縁膜存在率を第１の領域と第２の領域とで均一化する最適な格子形状付き反転パターンのマスクパターンを生成することができる。
【００４１】
上記において好ましい態様は、前記の規則変更用段差シミュレーションステップが、前記レイアウトパターンを複数の領域に分割し、個々の領域におけるパターン密度を算出し、前記パターン密度に応じて、前記活性領域との重なり幅または前記格子形状の幅を変更することである。
【００４２】
活性領域との重なり幅または格子形状の幅をパターン密度に応じて変更することにより、分割による複数の領域のすべてにおいて絶縁膜存在率を均一化でき、局部的なオーバー研磨を防止し半導体基板表面の平坦性を向上する最適なマスクパターンを生成することができる。
【００４３】
なお、上記半導体装置の製造方法についての第１の解決手段と第２の解決手段とを併用し、第１の領域に格子状開口部を形成するとともに、第２の領域にも格子状開口部を形成する方式も有効である。この場合のマスクパターンは、第１の領域に対応した格子窓パターンと第２の領域に対応した格子窓パターンの両方を有する状態に生成するものとする。
【００４４】
【発明の実施の形態】
以下、本発明にかかわる半導体装置の製造方法の実施の形態について図面に基づいて詳細に説明する。
【００４５】
（実施の形態１）
本実施の形態は、相対的に大きな面積の活性領域である第１の領域において、エッチングマスクに加工を施すことで、課題解決に対応するものである。
【００４６】
図１は本発明の実施の形態１における半導体装置の製造方法の工程説明図である。
【００４７】
図１（ａ）に示すように、半導体基板１０の表面に半導体素子を分離するための領域分離溝１０ａを形成し、領域分離溝１０ａの内部を含めて半導体基板１０上に絶縁膜（酸化膜）１１を形成する。絶縁膜１１は、領域分離溝１０ａに対しては埋め込まれた状態となる。なお、ここまでの手順は、従来技術の場合の図１６（ａ）〜（ｃ）と同様である。
【００４８】
絶縁膜１１をエッチングマスク１２で覆う。エッチングマスク１２は、相対的に大きな面積の活性領域である第１の領域Ａｗに対して格子窓パターン１２ａを開口する形態となっている。１２ｂは格子窓パターン１２ａを構成するための格子部である。
【００４９】
第１の領域Ａｗに対して格子窓パターン１２ａの部分を位置合わせする状態で、絶縁膜１１をエッチングマスク１２で覆う。これが図１（ａ）の状態である。
【００５０】
図１（ｂ）は半導体基板１０上の絶縁膜１１として第１の領域Ａｗ上の絶縁膜１１ｗと第２の領域Ａｎ上の絶縁膜１１ｎとを示している。第２の領域Ａｎは、相対的に小さな面積の活性領域である。図１（ｃ）はエッチングマスク１２を示す。第１の領域Ａｗ上の絶縁膜１１ｗの中央部に格子部１２ｂが位置対応している。格子窓パターン１２ａの近傍において、第１の領域Ａｗ上の絶縁膜１１ｗの四周部領域に対してエッチングマスク１２が重なっている。Ｄｗが第１の領域Ａｗでの重なり領域である。格子部１２ｂの幅および重なり領域Ｄｗの幅については、例えば０．５〜１．０μｍ程度である。
【００５１】
図１（ａ）に示す状態でエッチングマスク１２を用いて絶縁膜１１をエッチングすると、図１（ｄ）のようになる。すなわち、エッチングマスク１２における格子窓パターン１２ａに位置対応する絶縁膜１１の部分のみがエッチングされる。そのエッチングされる部分は第１の領域Ａｗ上の絶縁膜１１ｗに限られている。この絶縁膜１１ｗにおいて、格子窓パターン１２ａに位置対応した部分がエッチングで除去された格子状開口部１１ｐとなっている。１１ｗ１は重なり領域Ｄｗに位置対応した残存絶縁膜部分であり、１１ｗ２は格子部１２ｂに位置対応した残存絶縁膜部分である。第２の領域Ａｎ上の絶縁膜１１ｎは元の状態のまま残っている。
【００５２】
従来技術（図１６）との比較において、格子部１２ｂに位置対応した残存絶縁膜部分１１ｗ２が追加されていることが特徴となっている。
【００５３】
図１（ｄ）の状態に対して、ＣＭＰ工程により半導体基板１０の表面上の絶縁膜１１を除去する。すなわち、第２の領域Ａｎ上の絶縁膜１１ｎ、第１の領域Ａｗ上の残存絶縁膜部分１１ｗ１，１１ｗ２を除去し、領域分離溝１０ａ内にのみ絶縁膜１１を埋め込んだ状態とする。領域分離溝１０ａ内に埋め込まれた絶縁膜が埋込絶縁膜１１ｕである。埋込絶縁膜１１ｕの上面と半導体基板１０の上面とが面一の状態で平坦化されている。
【００５４】
ＣＭＰ方式の研磨において、従来技術に対して追加した状態の残存絶縁膜部分１１ｗ２の存在により、研磨中の絶縁膜１１の膜厚減少率が全面にわたって均等化される。
【００５５】
エッチングマスク１２を用いて絶縁膜１１に対するエッチングを行った後の状態における絶縁膜存在率ηを次のように定義する。第１の領域Ａｗであるか第２の領域Ａｎであるかを問わず、半導体基板１０の上面上に存在している絶縁膜１１の面積が半導体基板１０の単位面積当たりに占める割合を絶縁膜存在率ηとする。
【００５６】
この絶縁膜存在率ηが、従来技術の場合には、相対的に小さな面積の活性領域である第２の領域Ａｎで大きく、相対的に大きな面積の活性領域である第１の領域Ａｗで小さいという不均一を伴っていた。これに対して、本実施の形態では、格子部１２ｂを設けることで残存絶縁膜部分１１ｗ２を残し、その結果として、第１の領域Ａｗでの絶縁膜存在率ηを第２の領域Ａｎでの絶縁膜存在率ηに近づけたものである。その結果、従来技術の場合の、第１の領域Ａｗ上の絶縁膜１１ｗでの過剰な除去が抑制され、埋込絶縁膜１１ｕの上面と半導体基板１０の上面とが面一の状態で平坦化されることになる。
【００５７】
すなわち、エッチングマスクにおけるパターンの形状と寸法を調整することにより、エッチング工程での絶縁膜除去の制御を向上することが可能となり、ＣＭＰ方式の研磨を全面にわたって均質化し、半導体基板表面の高精度な平坦化を実現することができる。
【００５８】
（実施の形態２）
本実施の形態は、相対的に小さな面積の活性領域である第２の領域において、エッチングマスクに加工を施すことで、課題解決に対応するものである。
【００５９】
図２は本発明の実施の形態２における半導体装置の製造方法の工程説明図である。
【００６０】
図２（ａ）において、実施の形態１（図１）と同様に、半導体基板１０に半導体素子を分離するための領域分離溝１０ａが形成され、領域分離溝１０ａの内部を含めて半導体基板１０上に絶縁膜１１が形成されている。絶縁膜１１は、領域分離溝１０ａに対しては埋め込まれた状態となっている。
【００６１】
絶縁膜１１をエッチングするためのエッチングマスク２２は、相対的に小さな面積の活性領域である第２の領域Ａｎに対して格子窓パターン２２ａを開口する形態となっている。２２ｂは格子窓パターン２２ａを構成するための格子部である。相対的に大きな面積の活性領域である第１の領域Ａｗに対しては、従来技術の場合と同様に、単一開口パターン２２ｃとなっている。
【００６２】
第１の領域Ａｗに対して単一開口パターン２２ｃを位置合わせするとともに、第２の領域Ａｎに対して格子窓パターン２２ａの部分を位置合わせする状態で、絶縁膜１１をエッチングマスク２２で覆う。これが図２（ａ）の状態である。
【００６３】
図２（ｂ）は半導体基板１０上の絶縁膜１１として第１の領域Ａｗ上の絶縁膜１１ｗと第２の領域Ａｎ上の絶縁膜１１ｎとを示している。図２（ｃ）はエッチングマスク２２を示す。第２の領域Ａｎ上の絶縁膜１１ｎの中央部に格子部２２ｂが位置対応している。格子窓パターン２２ａの近傍において、第２の領域Ａｎ上の絶縁膜１１ｎの四周部領域に対してエッチングマスク２２が重なっている。Ｄｎが第２の領域Ａｎでの重なり領域、Ｄｗが第１の領域Ａｗでの重なり領域である。格子部２２ｂの幅および第２の領域Ａｎでの重なり領域Ｄｎの幅については、例えば０．５〜１．０μｍ程度である。第１の領域Ａｗでの重なり領域Ｄｗの幅については、例えば１．０〜３．０μｍ程度である。
【００６４】
図２（ａ）に示す状態でエッチングマスク２２を用いて絶縁膜１１をエッチングすると、図２（ｄ）のようになる。すなわち、エッチングマスク２２における格子窓パターン２２ａおよび単一開口パターン２２ｃに位置対応する絶縁膜１１の部分のみがエッチングされる。そのエッチングされる部分は第１の領域Ａｗ上の絶縁膜１１ｗだけでなく、第２の領域Ａｎ上の絶縁膜１１ｎもエッチングされる。
【００６５】
絶縁膜１１ｎにおいて、格子窓パターン２２ａに位置対応した部分がエッチングで除去された格子状開口部１１ｐとなっている。また、絶縁膜１１ｗにおいて、単一開口パターン２２ｃに位置対応した部分がエッチングで除去された単一開口部１１ｑとなっている。１１ｎ１は重なり領域Ｄｎに位置対応した残存絶縁膜部分であり、１１ｎ２は格子部２２ｂに位置対応した残存絶縁膜部分である。１１ｗ１は重なり領域Ｄｗに位置対応した残存絶縁膜部分である。
【００６６】
従来技術（図１６）との比較において、第２の領域Ａｎにおいて格子窓パターン２２ａに位置対応した格子状開口部１１ｐが追加されたことが特徴となっている。
【００６７】
図２（ｄ）の状態に対して、ＣＭＰ工程により半導体基板１０の表面上の絶縁膜１１を除去する。すなわち、第１の領域Ａｗ上の残存絶縁膜部分１１ｗ１、第２の領域Ａｎ上の絶縁膜１１ｎ１，１１ｎ２を除去し、領域分離溝１０ａ内にのみ絶縁膜１１を埋め込んだ状態とする。領域分離溝１０ａ内に埋め込まれた絶縁膜が埋込絶縁膜１１ｕである。埋込絶縁膜１１ｕの上面と半導体基板１０の上面とが面一の状態で平坦化されている。
【００６８】
ＣＭＰ方式の研磨において、従来技術に対して追加した状態の第２の領域Ａｎにおける格子状開口部１１ｐの存在により、研磨中の絶縁膜１１の膜厚減少率が全面にわたって均等化される。したがって、従来技術の場合の、第１の領域Ａｗ上の絶縁膜１１ｗでの過剰な除去が抑制され、埋込絶縁膜１１ｕの上面と半導体基板１０の上面とが面一の状態で平坦化されることになる。
【００６９】
絶縁膜存在率ηが、従来技術の場合には、相対的に小さな面積の活性領域である第２の領域Ａｎで大きく、相対的に大きな面積の活性領域である第１の領域Ａｗで小さいという不均一を伴っていた。これに対して、本実施の形態では、格子窓パターン２２ａを設けることで第２の領域Ａｎに格子状開口部１１ｐを作り、その結果として、第１の領域Ａｗでの絶縁膜存在率ηを第２の領域Ａｎでの絶縁膜存在率ηに近づけたものである。その結果、従来技術の場合の、第１の領域Ａｗ上の絶縁膜１１ｗでの過剰な除去が抑制され、埋込絶縁膜１１ｕの上面と半導体基板１０の上面とが面一の状態で平坦化されることになる。
【００７０】
すなわち、エッチングマスクにおけるパターンの形状と寸法を調整することにより、エッチング工程での絶縁膜除去の制御を向上することが可能となり、ＣＭＰ方式の研磨を全面にわたって均質化し、半導体基板表面の高精度な平坦化を実現することができる。
【００７１】
以下で説明する実施の形態はマスクパターンの生成方法についてのものである。
【００７２】
（実施の形態３）
実施の形態３は、大きな面積の活性領域である第１の領域に格子状開口部を形成する実施の形態１に対応している。
【００７３】
図３は本発明の実施の形態３におけるマスクパターンの生成方法の手順を示すフローチャートである。
【００７４】
ステップ３１は活性領域分割ステップであって、レイアウトパターンを入力し、予め決められた規則に基づいて、レイアウトパターンにおいて半導体素子の活性領域を複数のグループへ分割する。
【００７５】
ステップ３２は反転パターン格子形状生成ステップであって、ステップ３１により分割されたレイアウトパターンのうち特定のグループに対して、反転パターンを生成し、さらに反転パターンを格子形状へ変形する。
【００７６】
ステップ３３はパターン合成ステップであって、ステップ３１により分割されたグループのうち、ステップ３２で処理されたグループのパターンと、処理されなかったパターンを合成する。
【００７７】
図４は本実施の形態の具体的一例を示す。まず、図３の活性領域分割ステップ３１に相当する領域分割手段３１ａにおいて、レイアウトパターン４１を入力し、予め決められた規則に基づいて、入力したレイアウトパターン４１を第１の領域４２と第２の領域４３の２つの領域へ分割する。このとき、予め決められた規則とは、例えば、レイアウトパターンの幅／間隔／密度などである。図３の反転パターン格子形状生成ステップ３２に相当する反転パターン格子形状生成手段３２ａは、第１の領域４２のデータを入力し、第１の領域４２を反転したパターンに対して格子形状を生成することにより、マスクパターン（反転パターン）４４を生成する。
【００７８】
以上のように、入力したレイアウトパターンを基に、エッチング用のマスクパターンを生成し出力する。すなわち、マスクパターンについて、絶縁膜除去のレイアウトパターンの形状依存性を制御することができる。
【００７９】
（実施の形態４）
実施の形態４は、大きな面積の活性領域である第１の領域に単一開口部を形成し、小さな面積の活性領域である第２の領域に格子状開口部を形成する実施の形態２に対応している。
【００８０】
図５は本発明の実施の形態４におけるマスクパターンの生成方法の手順を示すフローチャートである。
【００８１】
ステップ５１は活性領域分割ステップであって、レイアウトパターンを入力し、予め決められた規則に基づいて、レイアウトパターンにおいて半導体素子の活性領域を複数のグループへ分割する。
【００８２】
ステップ５２は反転パターン格子形状生成ステップであって、ステップ５１により分割されたレイアウトパターンのうち特定のグループに対して、反転パターンを生成し、さらに反転パターンを格子形状へ変形する。
【００８３】
ステップ５３は反転パターン生成ステップであって、ステップ５１により分割されたレイアウトパターンのうち、ステップ５２で処理されなかったグループに対して、反転パターンを生成する。
【００８４】
ステップ５４はパターン合成ステップであって、ステップ５２とステップ５３で生成した２つのパターンを合成し、出力する。
【００８５】
図６は本実施の形態の具体的一例を示す。まず、図５の活性領域分割ステップ５１に相当する領域分割手段５１ａにおいて、レイアウトパターン６１を入力し、予め決められた規則に基づいて、入力したレイアウトパターン６１を第２の領域６２と第１の領域６３の２つの領域へ分割する。図５の反転パターン格子形状生成ステップ５２に相当する反転パターン格子形状生成手段５２ａは、第２の領域６２のデータを入力し、第２の領域６２を反転したパターンに対して格子形状を生成する。一方、図５の反転パターン生成ステップ５３に相当する反転パターン生成手段５３ａは、第１の領域６３のデータを入力し、第１の領域６３を反転したパターンを生成する。そして、これら２つのパターンを合成したマスクパターン（反転パターン）６４を生成する。
【００８６】
以上のように、大きいパターンで構成される大きい面積の活性領域と、小さいパターンで構成される小さい面積の活性領域の両方について、規則に基づいた絶縁膜除去のレイアウトパターンの形状依存性を制御することができる。その結果、ＣＭＰ方式の研磨での半導体基板の平坦度の向上を図ることができるエッチング用のマスクパターンを生成することができる。
【００８７】
図７は本実施の形態におけるマスクパターン形状を示す平面図である。
【００８８】
図７（ａ）において、Ａｗは相対的に大きな面積の活性領域である第１の領域、Ｋｗはエッチングマスクにおける単一開口パターン、Ｄｗは単一開口パターンＫｗ以外のエッチングマスクの領域と第１の領域Ａｗとの重なり領域である。重なり領域Ｄｗの幅は、１．０〜３．０μｍ程度である。
【００８９】
図７（ｂ）において、Ａｎは相対的に小さな面積の活性領域である第２の領域、Ｋｎはエッチングマスクにおける複数の格子窓パターン、Ｄｎは格子窓パターンＫｎ以外のエッチングマスクの領域と第２の領域Ａｎとの重なり領域である。重なり領域Ｄｎの幅は、０．５〜１．０ｍ程度である。
【００９０】
格子形状をとることは補強材の役割を果たし、機械的強度を保つことができる。これにより、小さな面積の活性領域に対しても反転パターンを生成でき、平坦度の向上を図ることができる。
【００９１】
（実施の形態５）
実施の形態５は、大きな面積の活性領域である第１の領域に格子状開口部を形成する実施の形態１に対応している。
【００９２】
図８は本発明の実施の形態５におけるマスクパターンの生成方法の手順を示すフローチャートである。
【００９３】
ステップ７１は第１領域／第２の領域分割ステップであって、レイアウトパターンを入力し、予め決められた規則に基づいて、レイアウトパターンにおいて半導体素子の活性領域を複数のグループへ分割する。
【００９４】
ステップ７２は反転パターン格子形状生成ステップであって、ステップ７１により分割されたレイアウトパターンのうち特定のグループに対して、反転パターンを生成し、さらに反転パターンを格子形状へ変形する。
【００９５】
ステップ７３は規則変更用の段差シミュレーションステップであって、ステップ７１により分割されたグループのうち、ステップ７２で処理されたグループが半導体基板上でどのように形成されるかを計算する。
【００９６】
ステップ７４は段差判定ステップであって、ステップ７３で得られた結果が、半導体製造に許容される表面高さの差異の限度を満たすか否かを判定する。
【００９７】
ステップ７５はパターン生成ステップであって、ステップ７４を経て、マスクパターンを生成する。
【００９８】
以上により、入力されたレイアウトパターンを基に、エッチング用のマスクパターンを生成し、出力する。
【００９９】
図９は本実施の形態の具体的一例を示す。図８の第１領域／第２の領域分割ステップ７１に相当する第１の領域／第２の領域分割手段７１ａにおいて、レイアウトパターン８１を入力し、予め決められた規則に基づいて、レイアウトパターンにおいて半導体素子の活性領域についてエッチングが必要な第１の領域８２とそれ以外の第２の領域に分割する。図８の反転パターン格子形状生成ステップ７２に相当する反転パターン／格子形状生成手段７２ａにおいて、第１の領域８２について、予め決められた規則に基づき反転パターンを生成する。段差シミュレーション手段７３ａは図８の規則変更用の段差シミュレーションステップ７３に相当する処理を実施し、照合手段７４ａは図８の段差判定ステップ７４に相当する処理を行って、予め決められた規則と照合した結果が満足すればマスクパターン（反転パターン）８３を出力する。
【０１００】
照合手段７４ａでの処理において結果が満足しない場合、第１領域／第２の領域分割手段７１ａ、反転パターン格子形状生成手段７２ａにおける規則を変更し、以降の処理を繰り返す。
【０１０１】
これにより、反転パターンを生成する規則をレイアウトパターンの特徴に最適化することが可能となり、平坦度の向上を図ることができる。
【０１０２】
（実施の形態６）
実施の形態６は、大きな面積の活性領域である第１の領域に単一開口部を形成し、小さな面積の活性領域である第２の領域に格子状開口部を形成する実施の形態２に対応している。
【０１０３】
実施の形態６は、最適なマスクパターン（反転パターン）を段差シミュレーションに基づいて決定するものである。
【０１０４】
図１０は本発明の実施の形態６におけるマスクパターンの生成方法の手順を示すフローチャートである。
【０１０５】
ステップ９１は領域分割ステップであって、レイアウトパターンを入力し、予め決められた規則に基づいて、レイアウトパターンにおいて半導体素子の活性領域を複数のグループへ分割する。
【０１０６】
ステップ９２は反転パターン格子形状生成ステップであって、ステップ９１により分割されたレイアウトパターンのうち特定のグループに対して、反転パターンを生成し、さらに反転パターンを格子形状へ変形する。
【０１０７】
ステップ９３は反転パターン生成ステップであって、ステップ９１により分割されたレイアウトパターンのうち特定のグループに対して、反転パターンを生成する。
【０１０８】
ステップ９４は規則変更用の段差シミュレーションステップであって、ステップ９１により分割されたグループのうち、ステップ９２で処理されたグループが半導体基板上でどのように形成されるかを計算する。
【０１０９】
ステップ９５は段差判定ステップであって、ステップ９４で得られた結果が、半導体製造に許容される表面高さの差異の限度を満たすか否かを判定する。
【０１１０】
ステップ９６はパターン生成ステップであって、ステップ９５を経て、マスクパターンを生成する。
【０１１１】
以上により、入力されたレイアウトパターンを基に、エッチング用のマスクパターンを生成し、出力する。
【０１１２】
図１１は本実施の形態の具体的一例を示す。図１０の領域分割ステップ９１に相当する領域分割手段９１ａは、レイアウトパターン１０１を入力し、予め決められた規則に基づいて、レイアウトパターンにおいて半導体の活性領域を第２の領域１０２と第１の領域１０３とそれ以外の領域に分割する。第２の領域１０２は反転パターンおよび格子形状を生成する領域であり、第１の領域１０３は反転パターンのみを生成する領域である。
【０１１３】
図１０の反転パターン格子形状生成ステップ９２に相当する反転パターン格子形状生成手段９２ａは、第２の領域１０２のデータを入力し、第２の領域１０２を反転したパターンに対して予め決められた規則に従って格子形状を生成する。一方、図１０の反転パターン生成ステップ９３に相当する反転パターン生成手段９３ａは、第１の領域１０３のデータを入力し、第１の領域１０３を反転したパターンを生成する。そして、上記の生成した２つのパターンを合成した反転パターン１０４を生成する。
【０１１４】
段差シミュレーション手段９４ａは図１０の規則変更用の段差シミュレーションステップ９４に相当する処理を実施し、照合手段９５ａは図１０の段差判定ステップ９５に相当する処理を行って、予め決められた規則と照合した結果が満足すればマスクパターン（反転パターン）１０５を出力する。
【０１１５】
照合手段９５ａでの処理において結果が満足しない場合、領域分割手段９１ａ、反転パターン格子形状生成手段９２ａ、反転パターン生成手段９３ａにおける規則を変更し、以降の処理を繰り返す。
【０１１６】
これらにより、大きいパターンで構成される大きい面積の活性領域と、小さいパターンで構成される小さい面積の活性領域の両方を有するレイアウトパターンについて、反転パターンを生成する規則をレイアウトパターンの特徴に最適化することが可能となり、平坦度の向上を図ることができる。
【０１１７】
（実施の形態７）
実施の形態７は、表面高さの差異の度合いに応じて、実施の形態１の方法と実施の形態２の方法とを切り換えるものである。
【０１１８】
図１２は本発明の実施の形態７におけるマスクパターンの生成方法の手順を示すフローチャートである。
【０１１９】
ステップ１１１は生成方法選択用の段差シミュレーションステップであって、レイアウトパターンを入力し、予め決められた規則に基づいて、半導体基板上に形成される表面高さの差異を計算する。
【０１２０】
ステップ１１２は第１領域／第２の領域分割ステップであって、予め決められた規則に基づいて、半導体素子の活性領域を複数のグループへ分割する。
【０１２１】
ステップ１１３はパターン生成方法判定ステップであって、ステップ１１１の結果に基づいて、複数存在する反転パターン生成方法から適切なものを選択する。
【０１２２】
ステップ１１４は反転パターン格子形状生成ステップであって、ステップ１１２により分割されたレイアウトパターンのうち特定のグループに対して、反転パターンを生成し、さらに反転パターンを格子形状へ変形する。
【０１２３】
ステップ１１５は反転パターン生成ステップであって、ステップ１１２により分割されたレイアウトパターンのうち特定のグループに対して、反転パターンを生成する。
【０１２４】
ステップ１１６はパターン合成ステップであって、ステップ１１４およびステップ１１５を経て、反転パターンを合成する。
【０１２５】
以上により、入力されたレイアウトパターンを基に、エッチング用の反転パターンを生成し、出力する。
【０１２６】
図１３は本実施の形態の具体的一例を示す。
【０１２７】
生成方法選択用の段差シミュレーション手段１２２は、入力したレイアウトパターン１２１に基づいてＣＭＰ工程後のウェハ表面における段差シミュレーションを行い、生成方法選択手段１２３はシミュレーション結果の表面高さの差異が軽微か重大かの判定を行い、軽微の場合は第１領域／第２の領域分割手段１２４へ処理を渡し、重大の場合は領域分割手段１３０へ処理を渡す。
【０１２８】
第１領域／第２の領域分割手段１２４以降、反転パターン１２９までは、実施の形態５の場合の図９と同様である。また、領域分割手段１３０以降、反転パターン１３８までは、実施の形態６の場合の図１１と同様である。図９の符号７１ａは図１３の符号１２４に対応し、以下同様に、８２は１２５に、７２ａは１２６に、７３ａは１２７に、７４ａは１２８に、８３は１２９にそれぞれ対応している。図１１の符号９１ａは図１３の符号１３０に対応し、以下同様に、１０２は１３１に、１０３は１３２に、９２ａは１３３に、９３ａは１３４に、１０４は１３５に、９４ａは１３６に、９５ａは１３７に、１０５は１３８にそれぞれ対応している。技術内容は同一であるので、説明を省略する。
【０１２９】
これにより、大きいパターンで構成される大きい面積の活性領域と、小さいパターンで構成される小さい面積の活性領域の両方を有するレイアウトパターンについて、反転パターンを生成する規則をレイアウトパターンの特徴に最適化することが可能となる。また、活性領域のパターンの大きさに依存しない反転パターンの形状や寸法制御が可能となり、平坦度の向上を図ることができる。
【０１３０】
（実施の形態８）
実施の形態８は、レイアウトパターンを特定の大きさの領域へ分割し、領域内をパターン密度計算に基づいて反転パターンの形状や反転パターンの規則を制御するものである。
【０１３１】
図１４は本発明の実施の形態８におけるマスクパターンの生成方法の手順を示すフローチャートである。
【０１３２】
ステップ１４１は、レイアウトパターンを特定の大きさの領域へ分割する領域分割ステップである。ステップ１４２は、分割された個々の領域内でパターン密度を計算する領域内密度計算ステップである。ステップ１４３は、反転パターンについての形状、寸法、活性領域との重なり幅を決定する寸法／重なり幅算出ステップである。ステップ１４４は、反転パターンを生成するパターン生成ステップである。
【０１３３】
図１５は本実施の形態の具体的一例を示す。
【０１３４】
ステップ１５２において、入力したレイアウトパターン１５１を予め定められた特定の大きさの領域へ分割する。ステップ１５３において、分割された領域内のパターン密度を計算し、ステップ１５４において、計算結果のパターン密度に基づいて反転パターンの寸法／重なり幅を決定し、ステップ１５５において、マスクパターン（反転パターン）１５６を生成する。
【０１３５】
これにより、活性領域のパターンの形状や大きさに加えて、特定の大きさの領域のパターンの特徴に基づいて反転パターンを生成でき、平坦度の向上を図ることができる。
【０１３６】
【発明の効果】
以上のように本発明によれば、大きな面積の活性領域である第１の領域での単一開口部に格子部を追加することにより、あるいは、小さな面積の活性領域である第２の領域での無開口部に格子状開口部を追加することにより、絶縁膜存在率を第１の領域と第２の領域とで均一化し、研磨除去における絶縁膜の膜厚減少率を絶縁膜の全面にわたって均等化することができる。その結果、局部的なオーバー研磨を防止し、領域分離溝内絶縁膜表面と半導体基板表面との間の表面高さの差異を減少させ、両者の表面高さを均一化することができる。したがって、半導体基板表面の平坦性を向上させ、ひいては、半導体素子の特性を改善することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の製造方法の工程説明図
【図２】本発明の実施の形態２における半導体装置の製造方法の工程説明図
【図３】本発明の実施の形態３におけるマスクパターンの生成方法の手順を示すフローチャート
【図４】実施の形態３における具体的一例を示すフローチャート
【図５】本発明の実施の形態４におけるマスクパターンの生成方法の手順を示すフローチャート
【図６】実施の形態４における具体的一例を示すフローチャート
【図７】実施の形態４におけるマスクパターン形状を示す平面図
【図８】本発明の実施の形態５におけるマスクパターンの生成方法の手順を示すフローチャート
【図９】実施の形態５における具体的一例を示すフローチャート
【図１０】本発明の実施の形態６におけるマスクパターンの生成方法の手順を示すフローチャート
【図１１】実施の形態６における具体的一例を示すフローチャート
【図１２】本発明の実施の形態７におけるマスクパターンの生成方法の手順を示すフローチャート
【図１３】実施の形態７における具体的一例を示すフローチャート
【図１４】本発明の実施の形態８におけるマスクパターンの生成方法の手順を示すフローチャート
【図１５】実施の形態８における具体的一例を示すフローチャート
【図１６】従来の技術における半導体装置の製造方法の工程説明図
【符号の説明】
Ａｗ 第１の領域
Ａｎ 第２の領域
Ｄｗ 第１の領域での重なり領域
Ｄｎ 第２の領域での重なり領域
Ｋｗ 単一開口パターン
Ｋｎ 格子窓パターン
１０ 半導体基板
１０ａ 領域分離溝
１１ 絶縁膜（酸化膜）
１１ｗ 第１の領域上の絶縁膜
１１ｎ 第２の領域上の絶縁膜
１１ｐ 格子状開口部
１１ｑ 単一開口部
１１ｗ１ 重なり領域Ｄｗに位置対応した残存絶縁膜部分
１１ｗ２ 格子部に位置対応した残存絶縁膜部分
１１ｕ 埋込絶縁膜
１１ｎ１ 重なり領域Ｄｎに位置対応した残存絶縁膜部分
１１ｎ２ 格子部に位置対応した残存絶縁膜部分
１２ エッチングマスク
１２ａ 格子窓パターン
１２ｂ 格子部
２２ エッチングマスク
２２ａ 格子窓パターン
２２ｂ 格子部
２２ｃ 単一開口パターン
【発明の属する技術分野】
本発明は半導体装置の製造方法にかかわり、詳しくは、素子分離による絶縁膜の平坦化において表面高さの差異を軽減するための技術に関する。
【０００２】
【従来の技術】
ＳＴＩ（Ｓｈａｒｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法は、半導体基板の表面に領域分離溝を形成した後、領域分離溝の内部を含めて半導体基板表面に絶縁膜（酸化膜）を形成し、その絶縁膜を平坦化する工程を経て、半導体素子間を分離する方法である。
【０００３】
ＳＴＩ法では、その平坦化工程において、半導体基板の表面に影響を与えることなく半導体素子分離領域を平坦にすることが重要である。近年用いられる平坦化の方法としてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程が例として挙げられる（例えば、特許文献１、２参照。）。
【０００４】
図１６は従来の技術における半導体装置の製造方法の工程説明図である。
【０００５】
図１６（ａ）に示す半導体基板１０の表面に対して、図１６（ｂ）に示すように、領域分離溝１０ａを形成し、領域分離溝１０ａによって半導体基板１０を相対的に大きな面積の活性領域である第１の領域Ａｗと相対的に小さな面積の活性領域である第２の領域Ａｎとに分離する。次に、図１６（ｃ）に示すように、領域分離溝１０ａの内部を含めて半導体基板１０上に絶縁膜（酸化膜）１１を形成する。絶縁膜１１は、領域分離溝１０ａに対しては埋め込まれた状態となる。
【０００６】
次に、図１６（ｄ）に示すように、第１の領域Ａｗに位置対応する単一開口パターン１２ｃを有するエッチングマスク１２で絶縁膜１１を覆う。単一開口パターン１２ｃの近傍において、第１の領域Ａｗ上の絶縁膜１１ｗの四周部領域に対してエッチングマスク１２が重なっている。Ｄｗが第１の領域Ａｗでの重なり領域である。
【０００７】
図１６（ｄ）に示す状態でエッチングマスク１２を用いて絶縁膜１１をエッチングすると、図１６（ｅ）のようになる。すなわち、エッチングマスク１２における単一開口パターン１２ｃに位置対応する第１の領域Ａｗの絶縁膜１１ｗの部分のみがエッチングされる。そのエッチングされる部分は第１の領域Ａｗ上の絶縁膜１１ｗに限られている。この絶縁膜１１ｗにおいて、単一開口パターン１２ｃに位置対応した部分がエッチングで除去された単一開口部１１ｑとなっている。１１ｗ１は重なり領域Ｄｗに位置対応した残存絶縁膜部分である。
【０００８】
図１６（ｅ）の状態に対して、ＣＭＰ工程により半導体基板１０の表面上の絶縁膜１１を除去する。すなわち、第２の領域Ａｎ上の絶縁膜１１ｎ、第１の領域Ａｗ上の残存絶縁膜部分１１ｗ１を除去し、領域分離溝１０ａ内にのみ絶縁膜１１を埋め込んだ状態とする。領域分離溝１０ａ内に埋め込まれた絶縁膜が埋込絶縁膜１１ｕである。
【０００９】
埋込絶縁膜１１ｕの上面と半導体基板１０の上面とを面一の状態に平坦化するのが理想である。
【００１０】
【特許文献１】
特開平１０−２２３７６号公報（第４−５頁、図４−８）
【特許文献２】
特開２０００−２３２１５３号公報（第４−５頁、図１）
【００１１】
【発明が解決しようとする課題】
従来の技術では、ＣＭＰ工程の前の絶縁膜エッチング工程において、大きな面積の活性領域である第１の領域のみを対象として絶縁膜を除去していた。すなわち、小さな面積の活性領域である第２の領域では絶縁膜の除去は行っていなかった。このため、次工程のＣＭＰ工程では、絶縁膜存在率の不均一が生じ、領域分離溝内絶縁膜表面と半導体基板表面との間に大きな表面高さの差異が生じていた。
【００１２】
このような大きな表面高さの差異が生じると、トランジスタのゲート電極の形成のために半導体基板上に多結晶シリコン膜を成膜するとき、その膜厚に不均一が生じ、その結果、多結晶シリコン膜のエッチング残渣が発生する可能性がある。このエッチング残渣のために、ゲート電極間でショートしたり、他の配線層とゲート電極とがショートする等の不都合が発生するおそれがある。
【００１３】
これを回避するために、絶縁膜の表面高さを半導体基板表面に合わせる状態でＣＭＰを行えば、局部的なオーバー研磨が発生する。そうなると、活性領域に形成される半導体素子の特性が損なわれてしまう。
【００１４】
【課題を解決するための手段】
上記の課題を解決するための第１の解決手段として、本発明による半導体装置の製造方法は、次のような手段を講じる。
【００１５】
すなわち、第１の工程において、半導体基板の表面において、相対的に大きな面積の活性領域（大面積活性領域）である第１の領域と相対的に小さな面積の活性領域（小面積活性領域）である第２の領域とに分離するための領域分離溝を形成する。
【００１６】
第２の工程において、前記領域分離溝に絶縁膜を埋め込むために、前記半導体基板の表面上に絶縁膜を形成する。この絶縁膜形成によって、領域分離溝の内部にも絶縁膜が充填される。絶縁膜が必要なのは、領域分離溝の内部だけであり、半導体基板表面上の絶縁膜は除去する必要がある。そこで、第３の工程の絶縁膜エッチングを行う。
【００１７】
第３の工程において、格子窓パターンを有するエッチングマスクを用いて、前記第１の領域に前記格子窓パターンに対応する格子状開口部を形成する状態で、前記絶縁膜に対するエッチングを行う。
【００１８】
第４の工程において、前記のエッチングの後に前記半導体基板上に残存している前記絶縁膜に対して研磨除去を施す。これにより、半導体基板表面を露出させる。領域分離溝には絶縁膜が埋め込まれた状態となる。
【００１９】
以上を要するに、本発明の半導体装置の製造方法は、半導体基板表面において大面積活性領域である第１の領域と小面積活性領域である第２の領域とに分離する領域分離溝を形成する第１の工程と、前記領域分離溝の内部を含めて前記半導体基板表面上に絶縁膜を形成する第２の工程と、格子窓パターンを有するエッチングマスクを用いて、前記第１の領域に前記格子窓パターンに対応する格子状開口部を形成する状態で、前記絶縁膜に対するエッチングを行う第３の工程と、前記半導体基板上に残存している前記絶縁膜に対して研磨除去を施す第４の工程とを含むものである。
【００２０】
本発明を従来技術との比較で説明する。従来技術においては、単一開口パターンを有するエッチングマスクを用いて、第１の領域に単一開口パターンに対応する単一開口部を形成する状態に、絶縁膜をエッチングしていた。そのため、第１の領域での開口部（単一開口部）の面積が比較的に大きく、第１の領域では絶縁膜存在率が小さくなっていた。絶縁膜存在率とは、半導体基板表面上に存在している絶縁膜の面積が半導体基板の単位面積当たりに占める割合のことである。従来技術の場合、第１の領域において開口部面積が大きく、絶縁膜存在率が小さいために、研磨除去において、絶縁膜存在率が充分に大きな第２の領域に比べて、第１の領域ではオーバー研磨を招き、領域分離溝内絶縁膜表面と半導体基板表面との間に表面高さの差異を生じる原因となっていた。
【００２１】
これに対して、本発明では、第１の領域の絶縁膜をエッチングするのに、単一開口パターンに代えて格子窓パターンを有するエッチングマスクを用いる。格子窓パターンを第１の領域に位置対応させ、第１の領域に格子窓パターンに対応する格子状開口部を形成する状態に絶縁膜をエッチングする。格子状開口部は単一開口部に比べて、トータルの面積は小さくなる。隣接する格子状開口部どうし間の桟状の格子部が残存している。その分、従来技術の単一開口部の場合に比べて、第１の領域での絶縁膜存在率は増加する。元は低かった第１の領域における絶縁膜存在率が増加したので、第１の領域の絶縁膜存在率を第２の領域の絶縁膜存在率に近づけることになる。したがって、研磨除去において、第１の領域での研磨除去の量を第２の領域での研磨除去の量に近づけることができる。すなわち、絶縁膜存在率の調整によって研磨中の絶縁膜の膜厚減少率を制御しており、その膜厚減少率を絶縁膜の全面にわたって均等化することができる。これにより、局部的なオーバー研磨を防止し、領域分離溝内絶縁膜表面と半導体基板表面との間の表面高さの差異を減少させ、両者の表面高さを均一化することができる。その結果、半導体基板表面の平坦性を向上させ、ひいては、半導体素子の特性を改善することができる。
【００２２】
上記の解決手段は、従来技術における第１の領域での単一開口部に格子部を追加することで、元は低かった第１の領域での絶縁膜存在率を増加させ、絶縁膜存在率を第１の領域と第２の領域とで均一化するものである。次に述べる解決手段は、第１の領域での単一開口部はそのままとし、第２の領域に開口部を追加することで、元は高かった第２の領域での絶縁膜存在率を減少させることにより、絶縁膜存在率を第１の領域と第２の領域とで均一化するものである。追加するものが、格子部であるか開口部であるかの相違である。
【００２３】
上記の課題を解決するための第２の解決手段として、本発明による半導体装置の製造方法は、次のような手段を講じる。
【００２４】
すなわち、第１の工程において、半導体基板表面において大面積活性領域である第１の領域と小面積活性領域である第２の領域とに分離する領域分離溝を形成する。
【００２５】
第２の工程において、前記領域分離溝の内部を含めて前記半導体基板表面上に絶縁膜を形成する。
【００２６】
第３の工程において、単一開口パターンおよび格子窓パターンを有するエッチングマスクを用いて、前記第１の領域には前記単一開口パターンに対応する単一開口部を形成するとともに、前記第２の領域には前記格子窓パターンに対応する格子状開口部を形成する状態で、前記絶縁膜に対するエッチングを行う。
【００２７】
第４の工程において、前記半導体基板上に残存している前記絶縁膜に対して研磨除去を施す。
【００２８】
第１の工程、第２の工程および第４の工程については、先の解決手段と同じである。第３の工程に特徴がある。
【００２９】
第１の領域の絶縁膜のエッチングでは、従来技術の場合と同様に、単一開口パターンのマスクパターンを用いるのであるが、従来技術ではエッチングしなかった第２の領域の絶縁膜もエッチングすることとしている。すなわち、格子窓パターンを第２の領域に位置対応させ、第２の領域に格子窓パターンに対応する格子状開口部を形成する状態に絶縁膜をエッチングする。従来技術では開口部のなかった第２の領域において、格子状開口部を形成したので、従来技術の無開口部の場合に比べて、第２の領域での絶縁膜存在率は減少する。元は高かった第２の領域における絶縁膜存在率が減少したので、第２の領域の絶縁膜存在率を第１の領域の絶縁膜存在率に近づけることになる。したがって、研磨除去において、第１の領域での研磨除去の量を第２の領域での研磨除去の量に近づけることができる。すなわち、絶縁膜存在率の調整によって研磨中の絶縁膜の膜厚減少率を制御しており、その膜厚減少率を絶縁膜の全面にわたって均等化することができる。これにより、局部的なオーバー研磨を防止し、領域分離溝内絶縁膜表面と半導体基板表面との間に表面高さを均一化することができる。その結果、半導体基板表面の平坦性を向上させ、ひいては、半導体素子の特性を改善することができる。
【００３０】
上記において好ましい態様は、前記エッチングマスクにおける前記格子窓パターンについて、前記活性領域との重なり幅が前記単一開口パターンの重なり幅よりも小さく設定されていることである。
【００３１】
これによれば、小面積の活性領域であっても、反転パターンを生成することが可能となる。重なり幅を小さくして格子形状とすることにより、エッチング後の絶縁膜の機械強度を高くし、研磨除去を安定的に行って、半導体基板表面までの露出の制御を容易化することができる。
【００３２】
以下はマスクパターンの生成方法にかかわる発明についてである。
【００３３】
本発明による第１のマスクパターンの生成方法は、レイアウトパターンを入力し、前記レイアウトパターンを所定の規則に基づいて複数の領域に分割する領域分割ステップと、前記分割による複数の領域のいずれかにおいて反転パターンを生成した上で格子形状に変形してマスクパターンを生成する反転パターン格子形状生成ステップとを含むものである。
【００３４】
これは、上記の第１の解決手段に対応するエッチングマスクのマスクパターンを生成するものである。この発明によれば、用いるレイアウトパターンに適合した状態で、局部的なオーバー研磨を防止し半導体基板表面の平坦性を向上するためのものとして、絶縁膜存在率を第１の領域と第２の領域とで均一化する格子形状付き反転パターンのマスクパターンを生成することができる。
【００３５】
別の解決手段として、本発明による第２のマスクパターンの生成方法は、レイアウトパターンを入力し、前記レイアウトパターンを所定の規則に基づいて複数の領域に分割する領域分割ステップと、前記分割による複数の領域のいずれかにおいて反転パターンを生成する反転パターン生成ステップと、前記複数の領域のうちの別の領域において反転パターンを生成した上で格子形状に変形する反転パターン格子形状生成ステップと、前記反転パターンと前記格子形状付き反転パターンとを合成するパターン合成ステップとを含むものである。上記において、反転パターン生成ステップと反転パターン格子形状生成ステップとは先後関係を問うものではなく、いずれが先になってもよく、また、同時でもかまわない。
【００３６】
これは、上記の第２の解決手段に対応するエッチングマスクのマスクパターンを生成するものである。この発明によれば、レイアウトパターンデータベースに含まれる多種多様な形状のレイアウトパターンに適合した状態で、局部的なオーバー研磨を防止し半導体基板表面の平坦性を向上するためのものとして、絶縁膜存在率を第１の領域と第２の領域とで均一化する反転パターンおよび格子形状付き反転パターンの合成よりなるマスクパターンを生成することができる。
【００３７】
また、上記の発明において別の観点からの好ましい態様として、レイアウトパターンを入力し、前記入力したレイアウトパターンについてシミュレーションを行って表面高さの差異を求める生成方法選択用段差シミュレーションステップと、前記シミュレーションによる表面高さの差異が軽微か否かに応じて、上記第１のマスクパターンの生成方法と上記第２のマスクパターンの生成方法のいずれか一方を選択する生成方法選択ステップとを含むマスクパターンの生成方法がある。
【００３８】
この方法によれば、用いるレイアウトパターンに対して段差シミュレーションを実行して、シミュレーションでの表面高さの差異が軽微なものであるか、それとも重大なものであるかの違いに応じて、マスクパターンの生成方法を上記第１のマスクパターンの生成方法とするか上記第２のマスクパターンの生成方法にするかを選択する。すなわち、適用するマスクパターンの生成方法を最適化しながらマスクパターンを生成するので、最適な状態の反転パターンに基づいてマスクパターンを生成することができる。したがって、用いるレイアウトパターンに適合した状態で、局部的なオーバー研磨を防止し半導体基板表面の平坦性を向上するためのものとして、絶縁膜存在率を第１の領域と第２の領域とで均一化する最適な反転パターンに基づくマスクパターンを生成することができる。
【００３９】
上記各マスクパターンの生成方法において、好ましい態様は、さらに、前記生成したマスクパターンについてシミュレーションを行って表面高さの差異を求める規則変更用段差シミュレーションステップと、前記シミュレーションによる表面高さの差異を前記所定の規則における期待値と照合し、その照合結果が条件を満たさないときには、前記所定の規則を変更した上で、前記各ステップを繰り返す段差判定ステップとを含むことである。
【００４０】
この方法によれば、生成したマスクパターンに対して段差シミュレーションを実行して、シミュレーションでの表面高さの差異と期待値との照合の結果が不満足であれば、所定の規則（幅、間隔、密度、形状など）を変更する。そして、変更後の規則に基づいて、同様の処理を繰り返し、段差シミュレーションの照合結果が満足するようにする。このように適用する規則を最適化しながらマスクパターンを生成するので、最適な格子形状付き反転パターンによるマスクパターンを生成することができる。したがって、レイアウトパターンデータベースに含まれる多種多様な形状のレイアウトパターンに適合した状態で、局部的なオーバー研磨を防止し半導体基板表面の平坦性を向上するためのものとして、絶縁膜存在率を第１の領域と第２の領域とで均一化する最適な格子形状付き反転パターンのマスクパターンを生成することができる。
【００４１】
上記において好ましい態様は、前記の規則変更用段差シミュレーションステップが、前記レイアウトパターンを複数の領域に分割し、個々の領域におけるパターン密度を算出し、前記パターン密度に応じて、前記活性領域との重なり幅または前記格子形状の幅を変更することである。
【００４２】
活性領域との重なり幅または格子形状の幅をパターン密度に応じて変更することにより、分割による複数の領域のすべてにおいて絶縁膜存在率を均一化でき、局部的なオーバー研磨を防止し半導体基板表面の平坦性を向上する最適なマスクパターンを生成することができる。
【００４３】
なお、上記半導体装置の製造方法についての第１の解決手段と第２の解決手段とを併用し、第１の領域に格子状開口部を形成するとともに、第２の領域にも格子状開口部を形成する方式も有効である。この場合のマスクパターンは、第１の領域に対応した格子窓パターンと第２の領域に対応した格子窓パターンの両方を有する状態に生成するものとする。
【００４４】
【発明の実施の形態】
以下、本発明にかかわる半導体装置の製造方法の実施の形態について図面に基づいて詳細に説明する。
【００４５】
（実施の形態１）
本実施の形態は、相対的に大きな面積の活性領域である第１の領域において、エッチングマスクに加工を施すことで、課題解決に対応するものである。
【００４６】
図１は本発明の実施の形態１における半導体装置の製造方法の工程説明図である。
【００４７】
図１（ａ）に示すように、半導体基板１０の表面に半導体素子を分離するための領域分離溝１０ａを形成し、領域分離溝１０ａの内部を含めて半導体基板１０上に絶縁膜（酸化膜）１１を形成する。絶縁膜１１は、領域分離溝１０ａに対しては埋め込まれた状態となる。なお、ここまでの手順は、従来技術の場合の図１６（ａ）〜（ｃ）と同様である。
【００４８】
絶縁膜１１をエッチングマスク１２で覆う。エッチングマスク１２は、相対的に大きな面積の活性領域である第１の領域Ａｗに対して格子窓パターン１２ａを開口する形態となっている。１２ｂは格子窓パターン１２ａを構成するための格子部である。
【００４９】
第１の領域Ａｗに対して格子窓パターン１２ａの部分を位置合わせする状態で、絶縁膜１１をエッチングマスク１２で覆う。これが図１（ａ）の状態である。
【００５０】
図１（ｂ）は半導体基板１０上の絶縁膜１１として第１の領域Ａｗ上の絶縁膜１１ｗと第２の領域Ａｎ上の絶縁膜１１ｎとを示している。第２の領域Ａｎは、相対的に小さな面積の活性領域である。図１（ｃ）はエッチングマスク１２を示す。第１の領域Ａｗ上の絶縁膜１１ｗの中央部に格子部１２ｂが位置対応している。格子窓パターン１２ａの近傍において、第１の領域Ａｗ上の絶縁膜１１ｗの四周部領域に対してエッチングマスク１２が重なっている。Ｄｗが第１の領域Ａｗでの重なり領域である。格子部１２ｂの幅および重なり領域Ｄｗの幅については、例えば０．５〜１．０μｍ程度である。
【００５１】
図１（ａ）に示す状態でエッチングマスク１２を用いて絶縁膜１１をエッチングすると、図１（ｄ）のようになる。すなわち、エッチングマスク１２における格子窓パターン１２ａに位置対応する絶縁膜１１の部分のみがエッチングされる。そのエッチングされる部分は第１の領域Ａｗ上の絶縁膜１１ｗに限られている。この絶縁膜１１ｗにおいて、格子窓パターン１２ａに位置対応した部分がエッチングで除去された格子状開口部１１ｐとなっている。１１ｗ１は重なり領域Ｄｗに位置対応した残存絶縁膜部分であり、１１ｗ２は格子部１２ｂに位置対応した残存絶縁膜部分である。第２の領域Ａｎ上の絶縁膜１１ｎは元の状態のまま残っている。
【００５２】
従来技術（図１６）との比較において、格子部１２ｂに位置対応した残存絶縁膜部分１１ｗ２が追加されていることが特徴となっている。
【００５３】
図１（ｄ）の状態に対して、ＣＭＰ工程により半導体基板１０の表面上の絶縁膜１１を除去する。すなわち、第２の領域Ａｎ上の絶縁膜１１ｎ、第１の領域Ａｗ上の残存絶縁膜部分１１ｗ１，１１ｗ２を除去し、領域分離溝１０ａ内にのみ絶縁膜１１を埋め込んだ状態とする。領域分離溝１０ａ内に埋め込まれた絶縁膜が埋込絶縁膜１１ｕである。埋込絶縁膜１１ｕの上面と半導体基板１０の上面とが面一の状態で平坦化されている。
【００５４】
ＣＭＰ方式の研磨において、従来技術に対して追加した状態の残存絶縁膜部分１１ｗ２の存在により、研磨中の絶縁膜１１の膜厚減少率が全面にわたって均等化される。
【００５５】
エッチングマスク１２を用いて絶縁膜１１に対するエッチングを行った後の状態における絶縁膜存在率ηを次のように定義する。第１の領域Ａｗであるか第２の領域Ａｎであるかを問わず、半導体基板１０の上面上に存在している絶縁膜１１の面積が半導体基板１０の単位面積当たりに占める割合を絶縁膜存在率ηとする。
【００５６】
この絶縁膜存在率ηが、従来技術の場合には、相対的に小さな面積の活性領域である第２の領域Ａｎで大きく、相対的に大きな面積の活性領域である第１の領域Ａｗで小さいという不均一を伴っていた。これに対して、本実施の形態では、格子部１２ｂを設けることで残存絶縁膜部分１１ｗ２を残し、その結果として、第１の領域Ａｗでの絶縁膜存在率ηを第２の領域Ａｎでの絶縁膜存在率ηに近づけたものである。その結果、従来技術の場合の、第１の領域Ａｗ上の絶縁膜１１ｗでの過剰な除去が抑制され、埋込絶縁膜１１ｕの上面と半導体基板１０の上面とが面一の状態で平坦化されることになる。
【００５７】
すなわち、エッチングマスクにおけるパターンの形状と寸法を調整することにより、エッチング工程での絶縁膜除去の制御を向上することが可能となり、ＣＭＰ方式の研磨を全面にわたって均質化し、半導体基板表面の高精度な平坦化を実現することができる。
【００５８】
（実施の形態２）
本実施の形態は、相対的に小さな面積の活性領域である第２の領域において、エッチングマスクに加工を施すことで、課題解決に対応するものである。
【００５９】
図２は本発明の実施の形態２における半導体装置の製造方法の工程説明図である。
【００６０】
図２（ａ）において、実施の形態１（図１）と同様に、半導体基板１０に半導体素子を分離するための領域分離溝１０ａが形成され、領域分離溝１０ａの内部を含めて半導体基板１０上に絶縁膜１１が形成されている。絶縁膜１１は、領域分離溝１０ａに対しては埋め込まれた状態となっている。
【００６１】
絶縁膜１１をエッチングするためのエッチングマスク２２は、相対的に小さな面積の活性領域である第２の領域Ａｎに対して格子窓パターン２２ａを開口する形態となっている。２２ｂは格子窓パターン２２ａを構成するための格子部である。相対的に大きな面積の活性領域である第１の領域Ａｗに対しては、従来技術の場合と同様に、単一開口パターン２２ｃとなっている。
【００６２】
第１の領域Ａｗに対して単一開口パターン２２ｃを位置合わせするとともに、第２の領域Ａｎに対して格子窓パターン２２ａの部分を位置合わせする状態で、絶縁膜１１をエッチングマスク２２で覆う。これが図２（ａ）の状態である。
【００６３】
図２（ｂ）は半導体基板１０上の絶縁膜１１として第１の領域Ａｗ上の絶縁膜１１ｗと第２の領域Ａｎ上の絶縁膜１１ｎとを示している。図２（ｃ）はエッチングマスク２２を示す。第２の領域Ａｎ上の絶縁膜１１ｎの中央部に格子部２２ｂが位置対応している。格子窓パターン２２ａの近傍において、第２の領域Ａｎ上の絶縁膜１１ｎの四周部領域に対してエッチングマスク２２が重なっている。Ｄｎが第２の領域Ａｎでの重なり領域、Ｄｗが第１の領域Ａｗでの重なり領域である。格子部２２ｂの幅および第２の領域Ａｎでの重なり領域Ｄｎの幅については、例えば０．５〜１．０μｍ程度である。第１の領域Ａｗでの重なり領域Ｄｗの幅については、例えば１．０〜３．０μｍ程度である。
【００６４】
図２（ａ）に示す状態でエッチングマスク２２を用いて絶縁膜１１をエッチングすると、図２（ｄ）のようになる。すなわち、エッチングマスク２２における格子窓パターン２２ａおよび単一開口パターン２２ｃに位置対応する絶縁膜１１の部分のみがエッチングされる。そのエッチングされる部分は第１の領域Ａｗ上の絶縁膜１１ｗだけでなく、第２の領域Ａｎ上の絶縁膜１１ｎもエッチングされる。
【００６５】
絶縁膜１１ｎにおいて、格子窓パターン２２ａに位置対応した部分がエッチングで除去された格子状開口部１１ｐとなっている。また、絶縁膜１１ｗにおいて、単一開口パターン２２ｃに位置対応した部分がエッチングで除去された単一開口部１１ｑとなっている。１１ｎ１は重なり領域Ｄｎに位置対応した残存絶縁膜部分であり、１１ｎ２は格子部２２ｂに位置対応した残存絶縁膜部分である。１１ｗ１は重なり領域Ｄｗに位置対応した残存絶縁膜部分である。
【００６６】
従来技術（図１６）との比較において、第２の領域Ａｎにおいて格子窓パターン２２ａに位置対応した格子状開口部１１ｐが追加されたことが特徴となっている。
【００６７】
図２（ｄ）の状態に対して、ＣＭＰ工程により半導体基板１０の表面上の絶縁膜１１を除去する。すなわち、第１の領域Ａｗ上の残存絶縁膜部分１１ｗ１、第２の領域Ａｎ上の絶縁膜１１ｎ１，１１ｎ２を除去し、領域分離溝１０ａ内にのみ絶縁膜１１を埋め込んだ状態とする。領域分離溝１０ａ内に埋め込まれた絶縁膜が埋込絶縁膜１１ｕである。埋込絶縁膜１１ｕの上面と半導体基板１０の上面とが面一の状態で平坦化されている。
【００６８】
ＣＭＰ方式の研磨において、従来技術に対して追加した状態の第２の領域Ａｎにおける格子状開口部１１ｐの存在により、研磨中の絶縁膜１１の膜厚減少率が全面にわたって均等化される。したがって、従来技術の場合の、第１の領域Ａｗ上の絶縁膜１１ｗでの過剰な除去が抑制され、埋込絶縁膜１１ｕの上面と半導体基板１０の上面とが面一の状態で平坦化されることになる。
【００６９】
絶縁膜存在率ηが、従来技術の場合には、相対的に小さな面積の活性領域である第２の領域Ａｎで大きく、相対的に大きな面積の活性領域である第１の領域Ａｗで小さいという不均一を伴っていた。これに対して、本実施の形態では、格子窓パターン２２ａを設けることで第２の領域Ａｎに格子状開口部１１ｐを作り、その結果として、第１の領域Ａｗでの絶縁膜存在率ηを第２の領域Ａｎでの絶縁膜存在率ηに近づけたものである。その結果、従来技術の場合の、第１の領域Ａｗ上の絶縁膜１１ｗでの過剰な除去が抑制され、埋込絶縁膜１１ｕの上面と半導体基板１０の上面とが面一の状態で平坦化されることになる。
【００７０】
すなわち、エッチングマスクにおけるパターンの形状と寸法を調整することにより、エッチング工程での絶縁膜除去の制御を向上することが可能となり、ＣＭＰ方式の研磨を全面にわたって均質化し、半導体基板表面の高精度な平坦化を実現することができる。
【００７１】
以下で説明する実施の形態はマスクパターンの生成方法についてのものである。
【００７２】
（実施の形態３）
実施の形態３は、大きな面積の活性領域である第１の領域に格子状開口部を形成する実施の形態１に対応している。
【００７３】
図３は本発明の実施の形態３におけるマスクパターンの生成方法の手順を示すフローチャートである。
【００７４】
ステップ３１は活性領域分割ステップであって、レイアウトパターンを入力し、予め決められた規則に基づいて、レイアウトパターンにおいて半導体素子の活性領域を複数のグループへ分割する。
【００７５】
ステップ３２は反転パターン格子形状生成ステップであって、ステップ３１により分割されたレイアウトパターンのうち特定のグループに対して、反転パターンを生成し、さらに反転パターンを格子形状へ変形する。
【００７６】
ステップ３３はパターン合成ステップであって、ステップ３１により分割されたグループのうち、ステップ３２で処理されたグループのパターンと、処理されなかったパターンを合成する。
【００７７】
図４は本実施の形態の具体的一例を示す。まず、図３の活性領域分割ステップ３１に相当する領域分割手段３１ａにおいて、レイアウトパターン４１を入力し、予め決められた規則に基づいて、入力したレイアウトパターン４１を第１の領域４２と第２の領域４３の２つの領域へ分割する。このとき、予め決められた規則とは、例えば、レイアウトパターンの幅／間隔／密度などである。図３の反転パターン格子形状生成ステップ３２に相当する反転パターン格子形状生成手段３２ａは、第１の領域４２のデータを入力し、第１の領域４２を反転したパターンに対して格子形状を生成することにより、マスクパターン（反転パターン）４４を生成する。
【００７８】
以上のように、入力したレイアウトパターンを基に、エッチング用のマスクパターンを生成し出力する。すなわち、マスクパターンについて、絶縁膜除去のレイアウトパターンの形状依存性を制御することができる。
【００７９】
（実施の形態４）
実施の形態４は、大きな面積の活性領域である第１の領域に単一開口部を形成し、小さな面積の活性領域である第２の領域に格子状開口部を形成する実施の形態２に対応している。
【００８０】
図５は本発明の実施の形態４におけるマスクパターンの生成方法の手順を示すフローチャートである。
【００８１】
ステップ５１は活性領域分割ステップであって、レイアウトパターンを入力し、予め決められた規則に基づいて、レイアウトパターンにおいて半導体素子の活性領域を複数のグループへ分割する。
【００８２】
ステップ５２は反転パターン格子形状生成ステップであって、ステップ５１により分割されたレイアウトパターンのうち特定のグループに対して、反転パターンを生成し、さらに反転パターンを格子形状へ変形する。
【００８３】
ステップ５３は反転パターン生成ステップであって、ステップ５１により分割されたレイアウトパターンのうち、ステップ５２で処理されなかったグループに対して、反転パターンを生成する。
【００８４】
ステップ５４はパターン合成ステップであって、ステップ５２とステップ５３で生成した２つのパターンを合成し、出力する。
【００８５】
図６は本実施の形態の具体的一例を示す。まず、図５の活性領域分割ステップ５１に相当する領域分割手段５１ａにおいて、レイアウトパターン６１を入力し、予め決められた規則に基づいて、入力したレイアウトパターン６１を第２の領域６２と第１の領域６３の２つの領域へ分割する。図５の反転パターン格子形状生成ステップ５２に相当する反転パターン格子形状生成手段５２ａは、第２の領域６２のデータを入力し、第２の領域６２を反転したパターンに対して格子形状を生成する。一方、図５の反転パターン生成ステップ５３に相当する反転パターン生成手段５３ａは、第１の領域６３のデータを入力し、第１の領域６３を反転したパターンを生成する。そして、これら２つのパターンを合成したマスクパターン（反転パターン）６４を生成する。
【００８６】
以上のように、大きいパターンで構成される大きい面積の活性領域と、小さいパターンで構成される小さい面積の活性領域の両方について、規則に基づいた絶縁膜除去のレイアウトパターンの形状依存性を制御することができる。その結果、ＣＭＰ方式の研磨での半導体基板の平坦度の向上を図ることができるエッチング用のマスクパターンを生成することができる。
【００８７】
図７は本実施の形態におけるマスクパターン形状を示す平面図である。
【００８８】
図７（ａ）において、Ａｗは相対的に大きな面積の活性領域である第１の領域、Ｋｗはエッチングマスクにおける単一開口パターン、Ｄｗは単一開口パターンＫｗ以外のエッチングマスクの領域と第１の領域Ａｗとの重なり領域である。重なり領域Ｄｗの幅は、１．０〜３．０μｍ程度である。
【００８９】
図７（ｂ）において、Ａｎは相対的に小さな面積の活性領域である第２の領域、Ｋｎはエッチングマスクにおける複数の格子窓パターン、Ｄｎは格子窓パターンＫｎ以外のエッチングマスクの領域と第２の領域Ａｎとの重なり領域である。重なり領域Ｄｎの幅は、０．５〜１．０ｍ程度である。
【００９０】
格子形状をとることは補強材の役割を果たし、機械的強度を保つことができる。これにより、小さな面積の活性領域に対しても反転パターンを生成でき、平坦度の向上を図ることができる。
【００９１】
（実施の形態５）
実施の形態５は、大きな面積の活性領域である第１の領域に格子状開口部を形成する実施の形態１に対応している。
【００９２】
図８は本発明の実施の形態５におけるマスクパターンの生成方法の手順を示すフローチャートである。
【００９３】
ステップ７１は第１領域／第２の領域分割ステップであって、レイアウトパターンを入力し、予め決められた規則に基づいて、レイアウトパターンにおいて半導体素子の活性領域を複数のグループへ分割する。
【００９４】
ステップ７２は反転パターン格子形状生成ステップであって、ステップ７１により分割されたレイアウトパターンのうち特定のグループに対して、反転パターンを生成し、さらに反転パターンを格子形状へ変形する。
【００９５】
ステップ７３は規則変更用の段差シミュレーションステップであって、ステップ７１により分割されたグループのうち、ステップ７２で処理されたグループが半導体基板上でどのように形成されるかを計算する。
【００９６】
ステップ７４は段差判定ステップであって、ステップ７３で得られた結果が、半導体製造に許容される表面高さの差異の限度を満たすか否かを判定する。
【００９７】
ステップ７５はパターン生成ステップであって、ステップ７４を経て、マスクパターンを生成する。
【００９８】
以上により、入力されたレイアウトパターンを基に、エッチング用のマスクパターンを生成し、出力する。
【００９９】
図９は本実施の形態の具体的一例を示す。図８の第１領域／第２の領域分割ステップ７１に相当する第１の領域／第２の領域分割手段７１ａにおいて、レイアウトパターン８１を入力し、予め決められた規則に基づいて、レイアウトパターンにおいて半導体素子の活性領域についてエッチングが必要な第１の領域８２とそれ以外の第２の領域に分割する。図８の反転パターン格子形状生成ステップ７２に相当する反転パターン／格子形状生成手段７２ａにおいて、第１の領域８２について、予め決められた規則に基づき反転パターンを生成する。段差シミュレーション手段７３ａは図８の規則変更用の段差シミュレーションステップ７３に相当する処理を実施し、照合手段７４ａは図８の段差判定ステップ７４に相当する処理を行って、予め決められた規則と照合した結果が満足すればマスクパターン（反転パターン）８３を出力する。
【０１００】
照合手段７４ａでの処理において結果が満足しない場合、第１領域／第２の領域分割手段７１ａ、反転パターン格子形状生成手段７２ａにおける規則を変更し、以降の処理を繰り返す。
【０１０１】
これにより、反転パターンを生成する規則をレイアウトパターンの特徴に最適化することが可能となり、平坦度の向上を図ることができる。
【０１０２】
（実施の形態６）
実施の形態６は、大きな面積の活性領域である第１の領域に単一開口部を形成し、小さな面積の活性領域である第２の領域に格子状開口部を形成する実施の形態２に対応している。
【０１０３】
実施の形態６は、最適なマスクパターン（反転パターン）を段差シミュレーションに基づいて決定するものである。
【０１０４】
図１０は本発明の実施の形態６におけるマスクパターンの生成方法の手順を示すフローチャートである。
【０１０５】
ステップ９１は領域分割ステップであって、レイアウトパターンを入力し、予め決められた規則に基づいて、レイアウトパターンにおいて半導体素子の活性領域を複数のグループへ分割する。
【０１０６】
ステップ９２は反転パターン格子形状生成ステップであって、ステップ９１により分割されたレイアウトパターンのうち特定のグループに対して、反転パターンを生成し、さらに反転パターンを格子形状へ変形する。
【０１０７】
ステップ９３は反転パターン生成ステップであって、ステップ９１により分割されたレイアウトパターンのうち特定のグループに対して、反転パターンを生成する。
【０１０８】
ステップ９４は規則変更用の段差シミュレーションステップであって、ステップ９１により分割されたグループのうち、ステップ９２で処理されたグループが半導体基板上でどのように形成されるかを計算する。
【０１０９】
ステップ９５は段差判定ステップであって、ステップ９４で得られた結果が、半導体製造に許容される表面高さの差異の限度を満たすか否かを判定する。
【０１１０】
ステップ９６はパターン生成ステップであって、ステップ９５を経て、マスクパターンを生成する。
【０１１１】
以上により、入力されたレイアウトパターンを基に、エッチング用のマスクパターンを生成し、出力する。
【０１１２】
図１１は本実施の形態の具体的一例を示す。図１０の領域分割ステップ９１に相当する領域分割手段９１ａは、レイアウトパターン１０１を入力し、予め決められた規則に基づいて、レイアウトパターンにおいて半導体の活性領域を第２の領域１０２と第１の領域１０３とそれ以外の領域に分割する。第２の領域１０２は反転パターンおよび格子形状を生成する領域であり、第１の領域１０３は反転パターンのみを生成する領域である。
【０１１３】
図１０の反転パターン格子形状生成ステップ９２に相当する反転パターン格子形状生成手段９２ａは、第２の領域１０２のデータを入力し、第２の領域１０２を反転したパターンに対して予め決められた規則に従って格子形状を生成する。一方、図１０の反転パターン生成ステップ９３に相当する反転パターン生成手段９３ａは、第１の領域１０３のデータを入力し、第１の領域１０３を反転したパターンを生成する。そして、上記の生成した２つのパターンを合成した反転パターン１０４を生成する。
【０１１４】
段差シミュレーション手段９４ａは図１０の規則変更用の段差シミュレーションステップ９４に相当する処理を実施し、照合手段９５ａは図１０の段差判定ステップ９５に相当する処理を行って、予め決められた規則と照合した結果が満足すればマスクパターン（反転パターン）１０５を出力する。
【０１１５】
照合手段９５ａでの処理において結果が満足しない場合、領域分割手段９１ａ、反転パターン格子形状生成手段９２ａ、反転パターン生成手段９３ａにおける規則を変更し、以降の処理を繰り返す。
【０１１６】
これらにより、大きいパターンで構成される大きい面積の活性領域と、小さいパターンで構成される小さい面積の活性領域の両方を有するレイアウトパターンについて、反転パターンを生成する規則をレイアウトパターンの特徴に最適化することが可能となり、平坦度の向上を図ることができる。
【０１１７】
（実施の形態７）
実施の形態７は、表面高さの差異の度合いに応じて、実施の形態１の方法と実施の形態２の方法とを切り換えるものである。
【０１１８】
図１２は本発明の実施の形態７におけるマスクパターンの生成方法の手順を示すフローチャートである。
【０１１９】
ステップ１１１は生成方法選択用の段差シミュレーションステップであって、レイアウトパターンを入力し、予め決められた規則に基づいて、半導体基板上に形成される表面高さの差異を計算する。
【０１２０】
ステップ１１２は第１領域／第２の領域分割ステップであって、予め決められた規則に基づいて、半導体素子の活性領域を複数のグループへ分割する。
【０１２１】
ステップ１１３はパターン生成方法判定ステップであって、ステップ１１１の結果に基づいて、複数存在する反転パターン生成方法から適切なものを選択する。
【０１２２】
ステップ１１４は反転パターン格子形状生成ステップであって、ステップ１１２により分割されたレイアウトパターンのうち特定のグループに対して、反転パターンを生成し、さらに反転パターンを格子形状へ変形する。
【０１２３】
ステップ１１５は反転パターン生成ステップであって、ステップ１１２により分割されたレイアウトパターンのうち特定のグループに対して、反転パターンを生成する。
【０１２４】
ステップ１１６はパターン合成ステップであって、ステップ１１４およびステップ１１５を経て、反転パターンを合成する。
【０１２５】
以上により、入力されたレイアウトパターンを基に、エッチング用の反転パターンを生成し、出力する。
【０１２６】
図１３は本実施の形態の具体的一例を示す。
【０１２７】
生成方法選択用の段差シミュレーション手段１２２は、入力したレイアウトパターン１２１に基づいてＣＭＰ工程後のウェハ表面における段差シミュレーションを行い、生成方法選択手段１２３はシミュレーション結果の表面高さの差異が軽微か重大かの判定を行い、軽微の場合は第１領域／第２の領域分割手段１２４へ処理を渡し、重大の場合は領域分割手段１３０へ処理を渡す。
【０１２８】
第１領域／第２の領域分割手段１２４以降、反転パターン１２９までは、実施の形態５の場合の図９と同様である。また、領域分割手段１３０以降、反転パターン１３８までは、実施の形態６の場合の図１１と同様である。図９の符号７１ａは図１３の符号１２４に対応し、以下同様に、８２は１２５に、７２ａは１２６に、７３ａは１２７に、７４ａは１２８に、８３は１２９にそれぞれ対応している。図１１の符号９１ａは図１３の符号１３０に対応し、以下同様に、１０２は１３１に、１０３は１３２に、９２ａは１３３に、９３ａは１３４に、１０４は１３５に、９４ａは１３６に、９５ａは１３７に、１０５は１３８にそれぞれ対応している。技術内容は同一であるので、説明を省略する。
【０１２９】
これにより、大きいパターンで構成される大きい面積の活性領域と、小さいパターンで構成される小さい面積の活性領域の両方を有するレイアウトパターンについて、反転パターンを生成する規則をレイアウトパターンの特徴に最適化することが可能となる。また、活性領域のパターンの大きさに依存しない反転パターンの形状や寸法制御が可能となり、平坦度の向上を図ることができる。
【０１３０】
（実施の形態８）
実施の形態８は、レイアウトパターンを特定の大きさの領域へ分割し、領域内をパターン密度計算に基づいて反転パターンの形状や反転パターンの規則を制御するものである。
【０１３１】
図１４は本発明の実施の形態８におけるマスクパターンの生成方法の手順を示すフローチャートである。
【０１３２】
ステップ１４１は、レイアウトパターンを特定の大きさの領域へ分割する領域分割ステップである。ステップ１４２は、分割された個々の領域内でパターン密度を計算する領域内密度計算ステップである。ステップ１４３は、反転パターンについての形状、寸法、活性領域との重なり幅を決定する寸法／重なり幅算出ステップである。ステップ１４４は、反転パターンを生成するパターン生成ステップである。
【０１３３】
図１５は本実施の形態の具体的一例を示す。
【０１３４】
ステップ１５２において、入力したレイアウトパターン１５１を予め定められた特定の大きさの領域へ分割する。ステップ１５３において、分割された領域内のパターン密度を計算し、ステップ１５４において、計算結果のパターン密度に基づいて反転パターンの寸法／重なり幅を決定し、ステップ１５５において、マスクパターン（反転パターン）１５６を生成する。
【０１３５】
これにより、活性領域のパターンの形状や大きさに加えて、特定の大きさの領域のパターンの特徴に基づいて反転パターンを生成でき、平坦度の向上を図ることができる。
【０１３６】
【発明の効果】
以上のように本発明によれば、大きな面積の活性領域である第１の領域での単一開口部に格子部を追加することにより、あるいは、小さな面積の活性領域である第２の領域での無開口部に格子状開口部を追加することにより、絶縁膜存在率を第１の領域と第２の領域とで均一化し、研磨除去における絶縁膜の膜厚減少率を絶縁膜の全面にわたって均等化することができる。その結果、局部的なオーバー研磨を防止し、領域分離溝内絶縁膜表面と半導体基板表面との間の表面高さの差異を減少させ、両者の表面高さを均一化することができる。したがって、半導体基板表面の平坦性を向上させ、ひいては、半導体素子の特性を改善することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の製造方法の工程説明図
【図２】本発明の実施の形態２における半導体装置の製造方法の工程説明図
【図３】本発明の実施の形態３におけるマスクパターンの生成方法の手順を示すフローチャート
【図４】実施の形態３における具体的一例を示すフローチャート
【図５】本発明の実施の形態４におけるマスクパターンの生成方法の手順を示すフローチャート
【図６】実施の形態４における具体的一例を示すフローチャート
【図７】実施の形態４におけるマスクパターン形状を示す平面図
【図８】本発明の実施の形態５におけるマスクパターンの生成方法の手順を示すフローチャート
【図９】実施の形態５における具体的一例を示すフローチャート
【図１０】本発明の実施の形態６におけるマスクパターンの生成方法の手順を示すフローチャート
【図１１】実施の形態６における具体的一例を示すフローチャート
【図１２】本発明の実施の形態７におけるマスクパターンの生成方法の手順を示すフローチャート
【図１３】実施の形態７における具体的一例を示すフローチャート
【図１４】本発明の実施の形態８におけるマスクパターンの生成方法の手順を示すフローチャート
【図１５】実施の形態８における具体的一例を示すフローチャート
【図１６】従来の技術における半導体装置の製造方法の工程説明図
【符号の説明】
Ａｗ 第１の領域
Ａｎ 第２の領域
Ｄｗ 第１の領域での重なり領域
Ｄｎ 第２の領域での重なり領域
Ｋｗ 単一開口パターン
Ｋｎ 格子窓パターン
１０ 半導体基板
１０ａ 領域分離溝
１１ 絶縁膜（酸化膜）
１１ｗ 第１の領域上の絶縁膜
１１ｎ 第２の領域上の絶縁膜
１１ｐ 格子状開口部
１１ｑ 単一開口部
１１ｗ１ 重なり領域Ｄｗに位置対応した残存絶縁膜部分
１１ｗ２ 格子部に位置対応した残存絶縁膜部分
１１ｕ 埋込絶縁膜
１１ｎ１ 重なり領域Ｄｎに位置対応した残存絶縁膜部分
１１ｎ２ 格子部に位置対応した残存絶縁膜部分
１２ エッチングマスク
１２ａ 格子窓パターン
１２ｂ 格子部
２２ エッチングマスク
２２ａ 格子窓パターン
２２ｂ 格子部
２２ｃ 単一開口パターン
Claims (8)
- 半導体基板表面において大面積活性領域である第１の領域と小面積活性領域である第２の領域とに分離する領域分離溝を形成する第１の工程と、
前記領域分離溝の内部を含めて前記半導体基板表面上に絶縁膜を形成する第２の工程と、
格子窓パターンを有するエッチングマスクを用いて、前記第１の領域に前記格子窓パターンに対応する格子状開口部を形成する状態で、前記絶縁膜に対するエッチングを行う第３の工程と、
前記半導体基板上に残存している前記絶縁膜に対して研磨除去を施す第４の工程とを含む半導体装置の製造方法。 - 半導体基板表面において大面積活性領域である第１の領域と小面積活性領域である第２の領域とに分離する領域分離溝を形成する第１の工程と、
前記領域分離溝の内部を含めて前記半導体基板表面上に絶縁膜を形成する第２の工程と、
単一開口パターンおよび格子窓パターンを有するエッチングマスクを用いて、前記第１の領域には前記単一開口パターンに対応する単一開口部を形成するとともに、前記第２の領域には前記格子窓パターンに対応する格子状開口部を形成する状態で、前記絶縁膜に対するエッチングを行う第３の工程と、
前記半導体基板上に残存している前記絶縁膜に対して研磨除去を施す第４の工程とを含む半導体装置の製造方法。 - 前記エッチングマスクにおける前記格子窓パターンは、前記活性領域との重なり幅が前記単一開口パターンの重なり幅よりも小さく設定されている請求項２に記載の半導体装置の製造方法。
- レイアウトパターンを入力し、前記レイアウトパターンを所定の規則に基づいて複数の領域に分割する領域分割ステップと、
前記分割による複数の領域のいずれかにおいて、所定の規則に基づいて反転パターンを生成した上で格子形状に変形してマスクパターンを生成する反転パターン格子形状生成ステップとを含むマスクパターンの生成方法。 - レイアウトパターンを入力し、前記レイアウトパターンを所定の規則に基づいて複数の領域に分割する領域分割ステップと、
前記分割による複数の領域のいずれかにおいて、所定の規則に基づいて反転パターンを生成する反転パターン生成ステップと、
前記複数の領域のうちの別の領域において、所定の規則に基づいて反転パターンを生成した上で格子形状に変形する反転パターン格子形状生成ステップと、
前記反転パターンと前記格子形状付き反転パターンとを合成するパターン合成ステップとを含むマスクパターンの生成方法。 - レイアウトパターンを入力し、前記入力したレイアウトパターンについてシミュレーションを行って表面高さの差異を求める生成方法選択用段差シミュレーションステップと、
前記シミュレーションによる表面高さの差異が軽微か否かに応じて、請求項４に記載のマスクパターンの生成方法と請求項５に記載のマスクパターンの生成方法のいずれか一方を選択する生成方法選択ステップとを含むマスクパターンの生成方法。 - 請求項４から請求項６までのいずれかに記載のマスクパターンの生成方法において、さらに、
前記生成したマスクパターンについてシミュレーションを行って表面高さの差異を求める規則変更用段差シミュレーションステップと、
前記シミュレーションによる表面高さの差異を前記所定の規則における期待値と照合し、その照合結果が条件を満たさないときには、前記所定の規則を変更した上で、前記各ステップを繰り返す段差判定ステップとを含むマスクパターンの生成方法。 - 前記規則変更用段差シミュレーションステップは、前記レイアウトパターンを複数の領域に分割し、個々の領域におけるパターン密度を算出し、前記パターン密度に応じて、前記活性領域との重なり幅または前記格子形状の幅を変更する請求項７に記載のマスクパターンの生成方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002270068A JP2004111527A (ja) | 2002-09-17 | 2002-09-17 | 半導体装置の製造方法／マスクパターンの生成方法 |
| CNB031586112A CN1329971C (zh) | 2002-09-17 | 2003-09-17 | 制作半导体器件的方法和生成掩膜图样的方法 |
| US10/663,642 US7115478B2 (en) | 2002-09-17 | 2003-09-17 | Method of fabricating a semiconductor device and a method of generating a mask pattern |
| US11/522,995 US7707523B2 (en) | 2002-09-17 | 2006-09-19 | Method of fabricating a semiconductor device and a method of generating a mask pattern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002270068A JP2004111527A (ja) | 2002-09-17 | 2002-09-17 | 半導体装置の製造方法／マスクパターンの生成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004111527A true JP2004111527A (ja) | 2004-04-08 |
Family
ID=32104913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002270068A Pending JP2004111527A (ja) | 2002-09-17 | 2002-09-17 | 半導体装置の製造方法／マスクパターンの生成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7115478B2 (ja) |
| JP (1) | JP2004111527A (ja) |
| CN (1) | CN1329971C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7947522B2 (en) | 2007-11-08 | 2011-05-24 | Panasonic Corporation | Method of production of semiconductor device and method of production of solid-state imaging device |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL159530A0 (en) * | 2003-12-23 | 2004-06-01 | Affinient Ltd | Display of video signals to subscribers |
| KR20050068207A (ko) * | 2003-12-29 | 2005-07-05 | 엘지.필립스 엘시디 주식회사 | ２-블록 레이저 마스크 및 이를 이용한 결정화방법 |
| JP4950550B2 (ja) * | 2006-04-21 | 2012-06-13 | 株式会社東芝 | パターン合わせずれ計測方法およびプログラム |
| US9098069B2 (en) | 2011-11-16 | 2015-08-04 | Google Technology Holdings LLC | Display device, corresponding systems, and methods for orienting output on a display |
| US8988349B2 (en) | 2012-02-28 | 2015-03-24 | Google Technology Holdings LLC | Methods and apparatuses for operating a display in an electronic device |
| US8947382B2 (en) | 2012-02-28 | 2015-02-03 | Motorola Mobility Llc | Wearable display device, corresponding systems, and method for presenting output on the same |
| RU2580438C2 (ru) | 2014-09-02 | 2016-04-10 | Общество С Ограниченной Ответственностью "Яндекс" | Способ (варианты) обработки входящего электронного сообщения и сервер (варианты) |
| RU2580437C2 (ru) | 2014-09-02 | 2016-04-10 | Общество С Ограниченной Ответственностью "Яндекс" | Способ обработки входящего электронного сообщения и сервер |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246313A (ja) * | 1989-03-20 | 1990-10-02 | Fujitsu Ltd | 露光装置のマスクアライメント用ターゲットパターンとウィンドゥパターン |
| JPH0461293A (ja) * | 1990-06-29 | 1992-02-27 | Toshiba Corp | 回路基板及びその製造方法 |
| JP3179520B2 (ja) * | 1991-07-11 | 2001-06-25 | 株式会社日立製作所 | 半導体装置の製造方法 |
| CN1086101C (zh) * | 1994-07-08 | 2002-06-05 | 松下电工株式会社 | 一种制造印刷电路板的方法 |
| JP2701765B2 (ja) | 1994-12-28 | 1998-01-21 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100190048B1 (ko) | 1996-06-25 | 1999-06-01 | 윤종용 | 반도체 소자의 소자 분리 방법 |
| JP3080023B2 (ja) * | 1997-02-20 | 2000-08-21 | 日本電気株式会社 | 露光用フォトマスク |
| US5702977A (en) * | 1997-03-03 | 1997-12-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Shallow trench isolation method employing self-aligned and planarized trench fill dielectric layer |
| JP2000054168A (ja) * | 1998-08-07 | 2000-02-22 | Hitachi Ltd | メタルマスク |
| JP3141939B2 (ja) * | 1998-11-26 | 2001-03-07 | 日本電気株式会社 | 金属配線形成方法 |
| JP2000232153A (ja) | 1999-02-10 | 2000-08-22 | Sony Corp | 半導体装置の製造方法 |
| JP3663978B2 (ja) | 1999-05-31 | 2005-06-22 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US6300018B1 (en) * | 1999-09-21 | 2001-10-09 | Tyco Electronics Logistics Ag | Photolithography mask having a subresolution alignment mark window |
| WO2001063653A1 (fr) * | 2000-02-25 | 2001-08-30 | Hitachi, Ltd. | Dispositif de circuit integre a semi-conducteurs et procede de production, et procede de production de masques |
| JP2002025200A (ja) * | 2000-06-30 | 2002-01-25 | Sony Corp | 情報再生装置 |
| JP4258158B2 (ja) | 2001-03-05 | 2009-04-30 | セイコーエプソン株式会社 | 平坦化処理方法及び半導体装置の製造方法 |
| US6617663B2 (en) | 2001-03-05 | 2003-09-09 | Seiko Epson Corporation | Methods of manufacturing semiconductor devices |
-
2002
- 2002-09-17 JP JP2002270068A patent/JP2004111527A/ja active Pending
-
2003
- 2003-09-17 US US10/663,642 patent/US7115478B2/en not_active Expired - Fee Related
- 2003-09-17 CN CNB031586112A patent/CN1329971C/zh not_active Expired - Fee Related
-
2006
- 2006-09-19 US US11/522,995 patent/US7707523B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7947522B2 (en) | 2007-11-08 | 2011-05-24 | Panasonic Corporation | Method of production of semiconductor device and method of production of solid-state imaging device |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1329971C (zh) | 2007-08-01 |
| CN1495875A (zh) | 2004-05-12 |
| US7707523B2 (en) | 2010-04-27 |
| US7115478B2 (en) | 2006-10-03 |
| US20070020880A1 (en) | 2007-01-25 |
| US20040083445A1 (en) | 2004-04-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10089430B2 (en) | Integrated circuits and methods of design and manufacture thereof | |
| US7183205B2 (en) | Method of pitch dimension shrinkage | |
| JP3506645B2 (ja) | 半導体装置及びその製造方法 | |
| JP2002217170A (ja) | 微細パターンの形成方法、半導体装置の製造方法および半導体装置 | |
| US7707523B2 (en) | Method of fabricating a semiconductor device and a method of generating a mask pattern | |
| US6559029B2 (en) | Method of fabricating semiconductor device having trench isolation structure | |
| JP2005276930A (ja) | 半導体装置およびその製造方法 | |
| JP5211689B2 (ja) | 半導体装置及びその製造方法 | |
| JP4488837B2 (ja) | 半導体装置並びにそのパターン設計方法及びパターン設計用プログラム | |
| TW201025514A (en) | Method for fabricating flash memory device | |
| US8647949B2 (en) | Structure and method of fabricating a transistor having a trench gate | |
| JP4229617B2 (ja) | 半導体装置及びその設計方法 | |
| US8361849B2 (en) | Method of fabricating semiconductor device | |
| JP2002252349A (ja) | パターンの形成方法 | |
| US6716720B2 (en) | Method for filling depressions on a semiconductor wafer | |
| JP2002110809A (ja) | ダミーパターンの設計方法およびそれを用いた半導体装置の製造方法 | |
| KR100691102B1 (ko) | 반도체 소자의 활성 영역 형성 방법 | |
| KR20060122132A (ko) | 반도체 소자 | |
| JP2003241362A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH0950987A (ja) | 半導体装置及びその製造方法 | |
| JP2003249546A (ja) | 半導体ウエハおよびその処理方法ならびに半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041028 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050222 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050404 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050906 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051003 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20051107 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20060106 |