KR100691102B1 - 반도체 소자의 활성 영역 형성 방법 - Google Patents

반도체 소자의 활성 영역 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 활성 영역 형성 방법에 관한 것이다. 반도체 소자가 미세화되면서 사진 및 식각 공정의 패터닝을 진행할 때에 식각된 패턴에서 톱니바퀴 형태로 부서지는 현상 등의 불량이 발생한다. 이러한 현상을 방지하기 위하여 포토레지스트와 산화막의 선택비를 향상시킬 수 있는 식각 공정 조건을 이용하여 활성 영역을 형성한다. 활성 영역 형성 방법은 실리콘 기판 위에 산화막을 형성한 이후, 활성 영역 포토레지스트 패턴을 마스크로 하고, O2, Ar, CF4의 혼합 가스 분압비를 1: 25 ~ 35: 10 ~ 20으로 하는 식각 조건으로 산화막을 식각하여 활성 영역을 형성한다. 또한, 계속하여 활성 영역 포토레지스트 패턴을 마스크로 하고, HBr, O2, Cl2의 혼합 가스 분압비를 1: 45 ~ 55: 5 ~ 10으로 하는 식각 조건으로 실리콘 기판을 선택적으로 식각하여 STI를 형성한다. 이러한, 포토레지스트와 산화막의 선택비를 향상시킬 수 있는 식각 공정 조건을 이용함으로써, 활성 영역을 형성할 때에 배선 모서리 거칠기를 개선할 수 있다.
활성 영역, 톱니바퀴 형태로 부서지는 현상(Serration), STI(Shallow Trench Isolation), 식각 조건, 배선 모서리 거칠기(Line Edge roughness)

Description

반도체 소자의 활성 영역 형성 방법{Method for Forming Active Area in Semiconductor Device}
도 1은 (a)톱니바퀴 형태로 부서지는 현상, (b)패턴 상부의 핵심치수가 직선방향으로 불규칙하게 정렬된 모습을 나타낸 SEM 사진이다.
도 2 내지 4는 본 발명의 제1 실시예에 따른 반도체 소자의 활성 영역 형성 방법을 순차적으로 나타낸 단면도들이다.
도 5 내지 7은 본 발명의 제2 실시예에 따른 반도체 소자의 활성 영역 형성 방법을 순차적으로 나타낸 단면도들이다.
<도면의 주요 부호에 대한 설명>
1: 톱니바퀴 형태로 부서지는 현상 2: 패턴 상부의 핵심치수
10: 기판 20: 질화막
21: 산화막 30: 활성 영역 포토레지스트 패턴
40: 활성 영역 50: STI
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 좀더 구체적으로는 활성 영역(Active Area) 형성에서 톱니 모양의 가장자리 현상을 방지할 수 있도록 식각 공정을 개선한 반도체 소자의 활성 영역 형성 방법에 관한 것이다.
반도체 제조 기술이 급속도로 발달하면서 새로운 설계에 대한 집적회로 소자를 만족할 수 있는 기술들이 개발되고 있다. 이에 따라 반도체 제조 기술도 지속적으로 재평가하여 정확하고 생산성 있는 결과를 낼 수 있도록 하여야 한다. 반도체 제조 기술 중, 식각 기술도 지속적인 재평가 과정을 통해 발전을 거듭하고 있다.
식각 공정의 원리를 간단하게 설명하면 반도체 웨이퍼 또는 기판에 형성된 박막 중에서 감광막 마스크에 의해 보호되지 않은 영역을 물리 화학적으로 제거하는 공정을 말한다. 예컨대, 사진(photolithography) 공정을 통해 반도체 웨이퍼에 감광막 마스크를 형성한 후에 감광막 마스크가 없는 영역을 식각 공정으로 제거한다.
최근에 반도체 소자의 선폭이 90nm 이하로 줄어듦에 따라서 미세한 선폭을 형성하기 위한 식각 기술이 필요하게 되었다. 그러나, 90nm 급 또는 그 이하의 반도체 소자 개발에서 사진 및 식각 공정의 패터닝(patterning)을 진행할 때, 도 1의 (a)에 나타난 바와 같이, 식각된 패턴에서 톱니바퀴 형태로 부서지는 현상(Serration, 1) 등의 불량이 발생한다.
식각된 패턴이 톱니바퀴 형태로 부서지는 현상은, 도 1의 (b)와 같이, 패턴 상부의 핵심치수(Critical Dimension, CD, 2)가 직선방향으로 불규칙하게 정렬되면서 나타나는 불량이다. 이러한 불량에 의해 전기적 절연(Electrical isolation)이 되어야 하는 부분들의 통전현상(Electrical short)이 일어나게 된다.
이러한 불량들을 수치화한 것이 배선 모서리 거칠기(Line Edge roughness, LER)인데, 일반적으로 90nm급 게이트(gate)를 가진 디바이스(Device)의 경우, 사진 공정에서의 배선 모서리 거칠기 사양(Specification)이 약 3nm이다. 그러므로, 핵심 치수에 따라서 배선 모서리 거칠기의 사양이 주어진다고 볼 수 있는데, 배선 모서리 거칠기 값이 작으면 작을수록 집적도가 높아져도 금속 배선 간의 통전현상이 현저하게 줄어들 수 있으므로 패터닝 관점에서 배선 모서리 거칠기 값을 작게 유지하는 것이 중요하다.
본 발명의 목적은 미세한 패턴에서 발생하는 톱니 모양의 가장자리 현상 등의 불량을 방지하기 위해서 배선 모서리 거칠기 개선을 위한 식각 공정 조건(recipe)을 이용하여 반도체 소자의 활성 영역을 형성하는 방법을 제공하는 것이다.
본 발명의 반도체 소자의 활성 영역 형성 방법 실리콘 기판에 산화막을 형성하는 단계와, 산화막 위에 활성 영역 포토레지스트 패턴을 형성하는 단계와, 활성 영역 포토레지스트 패턴을 마스크로 하여, O2, Ar, CF4의 혼합 가스 분압비를 1: 25 ~ 35: 10 ~ 20으로 하는 식각 조건으로 산화막을 식각하여 활성 영역을 정의하는 단계와, 활성 영역 포토레지스트 패턴을 마스크로 하여 HBr, O2, Cl2의 혼합 가스 분압비를 1: 45 ~ 55: 5 ~ 10으로 하는 식각 조건으로 실리콘 기판을 선택적으로 식각하여 STI를 형성하는 단계를 포함한다. 여기서, 산화막을 형성하기 전에 실리콘 기판에 질화막을 형성하는 단계를 더 포함하며, 활성 영역을 정의하는 단계에서 활성 영역 포토레지스트 패턴을 마스크로 하여 산화막과 질화막을 동시에 식각하는 것이 바람직하다. 또한, 산화막을 식각하는 O2, Ar, CF4의 혼합 가스 유량은 O2를 3 ~ 7sccm, Ar를 100 ~ 200sccm, CF4를 60 ~ 100sccm으로 하는 것이 바람직하다.
제1 실시예
도 2 내지 도 4는 본 발명의 제1 실시예에 따른 반도체 소자의 활성 영역 형성 방법을 나타내는 단면도들이다.
도 2에 도시된 바와 같이, 실리콘 기판(10) 위에 산화 공정을 이용하여 산화막(oxide, 21)을 형성한다. 이후, 사진 공정을 이용하여 활성 영역(active area)을 정의하는 포토레지스트 패턴(30)을 형성한다.
다음으로, 도 3에 도시된 바와 같이, 활성 영역 포토레지스트 패턴(30)을 마스크로 하여 산화막 식각 장비에서 산화막(21)을 선택적으로 식각한다. 활성 영역(40)은 남아 있는 산화막(21)에 의하여 정의된다. 이때, 톱니 모양의 가장자리 현상과 같은 불량이 발생 되지 않도록 하기 위해서는 포토레지스트 패턴(30)과 산화막(21)의 선택비를 향상시킬 수 있는 공정 조건이 필요하다.
포토레지스트(30)와 산화막(21)의 선택비를 향상시키기 위해서는 포토레지스트(30)의 소모량을 최소화하여야 한다. 포토레지스트(30)의 소모량은 반응 가스(Reactive gas)의 양을 작게 취하는 방법과 파워를 작게 취하는 방법이 있다. 따라 서 가스 분압비와 파워를 작게 하여 포토레지스트(30)의 소모량을 작게 함으로써, 포토레지스트(30)와 산화막(21)의 선택비를 향상시켜 톱니 모양의 가장자리 현상과 같은 불량을 방지하고 배선 모서리 거칠기를 개선한다.
여기서, 산화막(20) 식각 조건은 압력을 45mTorr, RF 파워(Power)를 600W로 하고, O2, Ar, CF4의 혼합 가스를 사용한다. 특히, O2, Ar, CF4의 혼합 가스 분압비는 1: 25 ~ 35: 10 ~ 20으로 한다. 예컨대, O2를 3 ~ 7sccm, Ar를 100 ~ 200sccm, CF4를 60 ~ 100sccm으로 한다.
계속해서, 도 4에 도시된 바와 같이, 활성 영역 포토레지스트 패턴(30)을 마스크로 하여 실리콘 식각 장비에서 실리콘 기판(10)을 식각하여 STI(Shallow Trench Isolation, 50)를 형성한다. 이때, STI 식각은 먼저, 실리콘 기판(10) 위의 자연 산화막(native oxide, 도시되지 않았음)을 제거하는 BT 식각(Breakthrough etch)을 진행한 이후, 실리콘 기판(10)을 선택적으로 제거하는 주 식각(main etch)을 진행한다.
BT 식각 조건은 압력을 10mTorr, 소스 파워(Source Power)를 500W, 바이어스 파워(Bias Power)를 40W로 하고, 50sccm의 메탄(CF4) 가스를 사용한다. 또한, 실리콘 식각 조건은 압력을 8mTorr, 소스 파워를 600W, 바이어스 파워를 200W로 하고, HBr, O2, Cl2의 혼합 가스를 사용한다. 특히, HBr, O2, Cl2의 혼합 가스 분압비는 1: 45 ~ 55: 5 ~ 10으로 한다. 예컨대, HBr를 100 ~ 200sccm, Cl2를 15 ~ 25sccm으로 한다.
다음으로, 활성 영역 포토레지스트 패턴(30)을 제거하고, 이후 일반적인 로직 프로세스를 진행하여 소자를 형성한다.
제2 실시예
도 5 내지 도 7은 본 발명의 제2 실시예에 따른 반도체 소자의 활성 영역 형성 방법을 나타내는 단면도들이다.
도 5에 도시된 바와 같이, 실리콘 기판(10) 위에 산화 공정을 이용하여 질화막(Si3N4, 20) 및 산화막(21)을 형성한다. 이후, 사진 공정을 이용하여 활성 영역 포토레지스트 패턴(30)을 형성한다.
다음으로, 도 6에 도시된 바와 같이, 활성 영역 포토레지스트 패턴(30)을 마스크로 하여 산화막 식각 장비에서 산화막(21) 및 질화막(20)을 동시에 선택적으로 식각한다. 활성 영역(40)은 남아 있는 산화막(21) 및 질화막(20)에 의하여 정의된다. 이때, 톱니 모양의 가장자리 현상과 같은 불량이 발생 되지 않도록 하기 위해서는 포토레지스트 패턴(30)과 산화막(21)의 선택비를 향상시키는 공정 조건이 필요하다. 또한, 서로 막질이 다른 산화막 및 질화막을 동시에 식각할 때에 식각 프로파일(profile)이 달라지지 않도록 하는 공정 조건이 필요하다.
포토레지스트(30)와 산화막(21)의 선택비 향상 공정 조건은 가스 분압비와 파워를 작게 취하는 방법으로 포토레지스트(30)의 소모량을 감소시켜 선택비를 향상시킨다. 또한, 서로 막질이 다른 산화막 및 질화막의 프로파일 차이를 최소화하기 위하여 산화막(21)을 식각한 이후, 약간의 과잉 식각(Over etch) 기술을 사용하 여 질화막(20)을 식각하여 프로파일이 차이가 나는 것을 최소화하여 배선 모서리 거칠기를 개선한다.
여기서, 산화막(20) 식각 조건은 압력을 45mTorr, RF 파워를 600W로 하고, O2, Ar, CF4의 혼합 가스를 사용한다. 특히, O2, Ar, CF4의 혼합 가스 분압비는 1: 25 ~ 35: 10 ~ 20으로 한다. 예컨대, O2를 3 ~ 7sccm, Ar를 100 ~ 200sccm, CF4를 60 ~ 100sccm으로 한다.
계속해서, 도 7에 도시된 바와 같이, 활성 영역 포토레지스트 패턴(30)을 마스크로 하여 실리콘 식각 장비에서 실리콘 기판(10)을 식각하여 STI(50)를 형성한다. 이때, STI 식각은 먼저, 실리콘 기판(10) 위의 자연 산화막(도시되지 않았음)을 제거하는 BT 식각을 진행한 이후, 실리콘 기판(10)을 선택적으로 제거하는 주 식각을 진행한다.
BT 식각 조건은 압력을 10mTorr, 소스 파워를 500W, 바이어스 파워를 40W로 하고, 50sccm의 메탄(CF4) 가스를 사용한다. 또한, 실리콘 식각 조건은 압력을 8mTorr, 소스 파워를 600W, 바이어스 파워를 200W로 하고, HBr, O2, Cl2의 혼합 가스를 사용한다. 특히, HBr, O2, Cl2의 혼합 가스 분압비는 1: 45 ~ 55: 5 ~ 10으로 한다. 예컨대, HBr를 100 ~ 200sccm, Cl2를 15 ~ 25sccm으로 한다.
다음으로, 활성 영역 포토레지스트 패턴(30)을 제거하고, 이후 일반적인 로직 프로세스를 진행하여 소자를 형성한다.
본 발명에 따르면, 미세한 패턴에서 발생하는 톱니 모양의 가장자리 현상 등의 불량을 방지하기 위해서 포토레지스트와 산화막의 선택비를 향상시킬 수 있는 반응 가스량과 파워를 작게 취하는 식각 공정 조건을 이용함으로써, 반도체 소자의 활성 영역을 형성할 때에 배선 모서리 거칠기를 개선할 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (6)

  1. 실리콘 기판에 산화막을 형성하는 단계와,
    상기 산화막 위에 활성 영역 포토레지스트 패턴을 형성하는 단계와,
    상기 활성 영역 포토레지스트 패턴을 마스크로 하여, O2, Ar, CF4의 혼합 가스 분압비를 1: 25 ~ 35: 10 ~ 20으로 하는 식각 조건으로 상기 산화막을 식각하여 활성 영역을 정의하는 단계와,
    상기 활성 영역 포토레지스트 패턴을 마스크로 하여 HBr, O2, Cl2의 혼합 가스 분압비를 1: 45 ~ 55: 5 ~ 10으로 하는 식각 조건으로 상기 실리콘 기판을 선택적으로 식각하여 STI를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 활성 영역 형성 방법.
  2. 제1항에서,
    상기 산화막을 형성하기 전에 상기 실리콘 기판에 질화막을 형성하는 단계를 더 포함하며, 상기 활성 영역을 정의하는 단계에서 상기 활성 영역 포토레지스트 패턴을 마스크로 하여 상기 산화막과 상기 질화막을 동시에 식각하는 것을 특징으로 하는 반도체 소자의 활성 영역 형성 방법.
  3. 제1항 또는 제2항에서,
    상기 산화막을 식각하는 O2, Ar, CF4의 혼합 가스 유량은 O2를 3 ~ 7sccm, Ar를 100 ~ 200sccm, CF4를 60 ~ 100sccm으로 하는 것을 특징으로 하는 반도체 소자의 활성 영역 형성 방법.
  4. 제1항 또는 제2항에서,
    상기 산화막을 식각하는 조건에서 압력은 45mTorr, RF 파워는 600W로 하는 것을 특징으로 하는 반도체 소자의 활성 영역 형성 방법.
  5. 제1항에서,
    상기 실리콘 기판을 식각하는 HBr, Cl2의 혼합 가스 유량은 HBr를 100 ~ 200sccm, Cl2를 15 ~ 25sccm으로 하는 것을 특징으로 하는 반도체 소자의 활성 영역 형성 방법.
  6. 제1항에서,
    상기 실리콘 기판을 식각하는 조건에서 압력은 8mTorr, 소스 파워를 600W, 바이어스 파워 200W으로 하는 것을 특징으로 하는 반도체 소자의 활성 영역 형성 방법.
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