JP2003241362A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JP2003241362A JP2003241362A JP2002044269A JP2002044269A JP2003241362A JP 2003241362 A JP2003241362 A JP 2003241362A JP 2002044269 A JP2002044269 A JP 2002044269A JP 2002044269 A JP2002044269 A JP 2002044269A JP 2003241362 A JP2003241362 A JP 2003241362A
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- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 本発明は、半導体装置及び半導体装置の製造
方法に関し、例えば電界効果型トランジスタによる集積
回路、この集積回路の製造工程に適用して、従来に比し
てさらに一段とトランジスタの特性のばらつきを防止す
ることができるようにする。 【解決手段】 本発明は、パターン密度の低い領域にダ
ミーパターンを形成してトランジスタにおける特性ばら
つきを補正する際に、レジスト面積率が１０〜２０
〔％〕となるようにダミーパターンを形成する。
方法に関し、例えば電界効果型トランジスタによる集積
回路、この集積回路の製造工程に適用して、従来に比し
てさらに一段とトランジスタの特性のばらつきを防止す
ることができるようにする。 【解決手段】 本発明は、パターン密度の低い領域にダ
ミーパターンを形成してトランジスタにおける特性ばら
つきを補正する際に、レジスト面積率が１０〜２０
〔％〕となるようにダミーパターンを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の製造方法に関し、例えば電界効果型トランジ
スタによる集積回路、この集積回路の製造工程に適用す
ることができる。本発明は、パターン密度の低い領域に
ダミーパターンを形成してトランジスタの特性ばらつき
を補正する際に、レジスト面積率が１０〜２０〔％〕と
なるようにダミーパターンを形成することにより、従来
に比してさらに一段とトランジスタの特性のばらつきを
防止することができるようにする。
導体装置の製造方法に関し、例えば電界効果型トランジ
スタによる集積回路、この集積回路の製造工程に適用す
ることができる。本発明は、パターン密度の低い領域に
ダミーパターンを形成してトランジスタの特性ばらつき
を補正する際に、レジスト面積率が１０〜２０〔％〕と
なるようにダミーパターンを形成することにより、従来
に比してさらに一段とトランジスタの特性のばらつきを
防止することができるようにする。
【０００２】
【従来の技術】従来、集積回路の開発プロセスにおいて
は、ＴＥＧ（Test Element Group）により各種の評価を
実行するようになされており、特開平９−３１１４３２
号公報等においては、このようなＴＥＧによる評価にお
いて、パターンが疎の領域にダミーパターンを形成する
ことにより、均一にエッチングする方法が提案されるよ
うになされている。
は、ＴＥＧ（Test Element Group）により各種の評価を
実行するようになされており、特開平９−３１１４３２
号公報等においては、このようなＴＥＧによる評価にお
いて、パターンが疎の領域にダミーパターンを形成する
ことにより、均一にエッチングする方法が提案されるよ
うになされている。
【０００３】すなわち例えばＤＲＡＭ（Dynamic Random
Access Memory）と各層のテストパターン等を混載した
ＤＲＡＭプロセス開発用ＴＥＧにおいては、ＤＲＡＭ等
の１Ｐｏｌｙによるパターン密度の高い領域と、テスト
パターン等の１Ｐｏｌｙによるパターン密度の低い領域
とが混在する。半導体製造プロセスにおいて、エッチン
グする場合、下地パターンの粗密によりエッチングガス
雰囲気が影響を受け、これによりパターン密度に応じて
加工形状が変化し、その結果、トランジスタの特性がパ
ターン密度に応じて変化する。
Access Memory）と各層のテストパターン等を混載した
ＤＲＡＭプロセス開発用ＴＥＧにおいては、ＤＲＡＭ等
の１Ｐｏｌｙによるパターン密度の高い領域と、テスト
パターン等の１Ｐｏｌｙによるパターン密度の低い領域
とが混在する。半導体製造プロセスにおいて、エッチン
グする場合、下地パターンの粗密によりエッチングガス
雰囲気が影響を受け、これによりパターン密度に応じて
加工形状が変化し、その結果、トランジスタの特性がパ
ターン密度に応じて変化する。
【０００４】特開平９−３１１４３２号公報に開示の手
法においては、パターン密度の低い領域にダミーパター
ンを作成することにより、パターン密度を均一化し、こ
のようなトランジスタ特性の変化を防止するようになさ
れている。
法においては、パターン密度の低い領域にダミーパター
ンを作成することにより、パターン密度を均一化し、こ
のようなトランジスタ特性の変化を防止するようになさ
れている。
【０００５】
【発明が解決しようとする課題】ところで特開平９−３
１１４３２号公報に開示の手法により、単にパターン密
度の低い領域にダミーパターンを作成すると、レジスト
面積率がその都度変化することになる。なおここで、レ
ジスト面積率は、全体の面積に対して、レジストにより
覆われる部分の面積の割合である。
１１４３２号公報に開示の手法により、単にパターン密
度の低い領域にダミーパターンを作成すると、レジスト
面積率がその都度変化することになる。なおここで、レ
ジスト面積率は、全体の面積に対して、レジストにより
覆われる部分の面積の割合である。
【０００６】これにより単にパターン密度の低い領域に
ダミーパターンを作成しただけでは、エッチングにより
パターン形成されるゲート電極において、サイドウォー
ルスペーサー幅等が種々に変化し（エッチング加工時の
加工変換差のばらつきである）、これによりトランジス
タの電気特性がばらつく問題があった。
ダミーパターンを作成しただけでは、エッチングにより
パターン形成されるゲート電極において、サイドウォー
ルスペーサー幅等が種々に変化し（エッチング加工時の
加工変換差のばらつきである）、これによりトランジス
タの電気特性がばらつく問題があった。
【０００７】本発明は以上の点を考慮してなされたもの
で、従来に比してさらに一段とトランジスタの特性のば
らつきを防止することができる半導体装置の製造方法、
この製造方法による半導体装置を提案しようとするもの
である。
で、従来に比してさらに一段とトランジスタの特性のば
らつきを防止することができる半導体装置の製造方法、
この製造方法による半導体装置を提案しようとするもの
である。
【０００８】
【課題を解決するための手段】かかる課題を解決するた
め請求項１の発明においては、ＤＲＡＭを有する半導体
装置の製造方法に適用して、半導体装置におけるトラン
ジスタのゲート電極のサイドウォールを形成するマスク
パターンに、このマスクパターンによるレジスト面積率
が一定範囲の値となるように、パターン密度の低い領域
にレジスト面積率補正用ダミーパターンを形成する。
め請求項１の発明においては、ＤＲＡＭを有する半導体
装置の製造方法に適用して、半導体装置におけるトラン
ジスタのゲート電極のサイドウォールを形成するマスク
パターンに、このマスクパターンによるレジスト面積率
が一定範囲の値となるように、パターン密度の低い領域
にレジスト面積率補正用ダミーパターンを形成する。
【０００９】また請求項４の発明においては、ＤＲＡＭ
を有する半導体装置において、トランジスタのゲート電
極のサイドウォールが、レジスト面積率が一定範囲の値
となるように、パターン密度の低い領域にダミーパター
ンが形成されてなるマスクパターンにより形成されてな
るようにする。
を有する半導体装置において、トランジスタのゲート電
極のサイドウォールが、レジスト面積率が一定範囲の値
となるように、パターン密度の低い領域にダミーパター
ンが形成されてなるマスクパターンにより形成されてな
るようにする。
【００１０】サイドウォール幅においては、レジスト面
積率に応じて変化し、レジスト面積率が増大すれば、サ
イドウォール幅が細くなり、トランジスタのＶｔｈが低
下する。これにより請求項１の構成によれば、ＤＲＡＭ
を有する半導体装置の製造方法に適用して、半導体装置
におけるトランジスタのゲート電極のサイドウォールを
形成するマスクパターンに、このマスクパターンによる
レジスト面積率が一定範囲の値となるように、パターン
密度の低い領域にレジスト面積率補正用ダミーパターン
を形成してなることにより、必要とする特性によるトラ
ンジスタを作成することができる。
積率に応じて変化し、レジスト面積率が増大すれば、サ
イドウォール幅が細くなり、トランジスタのＶｔｈが低
下する。これにより請求項１の構成によれば、ＤＲＡＭ
を有する半導体装置の製造方法に適用して、半導体装置
におけるトランジスタのゲート電極のサイドウォールを
形成するマスクパターンに、このマスクパターンによる
レジスト面積率が一定範囲の値となるように、パターン
密度の低い領域にレジスト面積率補正用ダミーパターン
を形成してなることにより、必要とする特性によるトラ
ンジスタを作成することができる。
【００１１】
【発明の実施の形態】以下、適宜図面を参照しながら本
発明の実施の形態を詳述する。
発明の実施の形態を詳述する。
【００１２】この実施の形態においては、ＤＲＡＭ混載
ロジックによる集積回路の開発プロセス評価用ＴＥＧに
適用して、この集積回路の各工程のマスクパターンをＣ
ＡＤ（Computer Aided Design ）により作成する。この
ときＳＴＩ（Shallow TrenchIsolation）により素子分
離領域を形成するマスクパターンに、ＣＭＰ（Chemical
Mechanical Polishing ）によるディッシングを防止す
るディッシング防止用ダミーパターンを形成する。
ロジックによる集積回路の開発プロセス評価用ＴＥＧに
適用して、この集積回路の各工程のマスクパターンをＣ
ＡＤ（Computer Aided Design ）により作成する。この
ときＳＴＩ（Shallow TrenchIsolation）により素子分
離領域を形成するマスクパターンに、ＣＭＰ（Chemical
Mechanical Polishing ）によるディッシングを防止す
るディッシング防止用ダミーパターンを形成する。
【００１３】すなわち図２は、この実施の形態に係る集
積回路のディッシング防止用ダミーパターンの説明に供
する平面図であり、この実施の形態においては、ＤＲＡ
Ｍセルを形成する領域ＡＲ１、このＤＲＡＭセルをアク
セスして所定の処理を実行するロジック回路を形成する
領域ＡＲ２との間等の、ディッシングにより膜厚が薄く
なる領域に、所定ピッチによりディッシング防止用ダミ
ーパターンＤ１を形成する。なおここでこのダミーパタ
ーンＤ１は、１０〔μｍ〕×ｌ０〔μｍ〕の大きさによ
り、２５〔μｍ〕ピッチによりマトリックス状に配置さ
れる。なお領域ＡＲ１及びＡＲ２の端部に最も近接して
配置するディッシング防止用ダミーパターンＤ１は、領
域ＡＲ１及びＡＲ２の端部と、ダミーパターンＤ１との
対向する端部との間の距離が１０〔μｍ〕となるように
設定した。
積回路のディッシング防止用ダミーパターンの説明に供
する平面図であり、この実施の形態においては、ＤＲＡ
Ｍセルを形成する領域ＡＲ１、このＤＲＡＭセルをアク
セスして所定の処理を実行するロジック回路を形成する
領域ＡＲ２との間等の、ディッシングにより膜厚が薄く
なる領域に、所定ピッチによりディッシング防止用ダミ
ーパターンＤ１を形成する。なおここでこのダミーパタ
ーンＤ１は、１０〔μｍ〕×ｌ０〔μｍ〕の大きさによ
り、２５〔μｍ〕ピッチによりマトリックス状に配置さ
れる。なお領域ＡＲ１及びＡＲ２の端部に最も近接して
配置するディッシング防止用ダミーパターンＤ１は、領
域ＡＲ１及びＡＲ２の端部と、ダミーパターンＤ１との
対向する端部との間の距離が１０〔μｍ〕となるように
設定した。
【００１４】さらにこの実施の形態においては、このロ
ジック回路を構成するトランジスタのゲート電極に対し
て、サイドウォールを形成するマスクパターン（ＰＳＷ
（Patial Side Wall）パターン）について、レジスト面
積率補正用ダミーパターンを形成する。ここでこのレジ
スト面積率補正用ダミーパターンＤ２は、図１に示すよ
うに、ＳＴＩのダミーパターンＤ１のマスクデータを利
用することにより、マスクデータの発生量を抑圧し、Ｓ
ＴＩのダミーパターンにより形成される素子分離領域の
ダミー上に形成される。
ジック回路を構成するトランジスタのゲート電極に対し
て、サイドウォールを形成するマスクパターン（ＰＳＷ
（Patial Side Wall）パターン）について、レジスト面
積率補正用ダミーパターンを形成する。ここでこのレジ
スト面積率補正用ダミーパターンＤ２は、図１に示すよ
うに、ＳＴＩのダミーパターンＤ１のマスクデータを利
用することにより、マスクデータの発生量を抑圧し、Ｓ
ＴＩのダミーパターンにより形成される素子分離領域の
ダミー上に形成される。
【００１５】ここでこの実施の形態においては、レジス
ト面積率が一定範囲の値となるように、何らレジスト面
積率補正用ダミーパターンＤ２を作成しない場合のレジ
スト面積率に応じてパターンの大きさを可変してレジス
ト面積率補正用ダミーパターンＤ２を形成する。ここで
この実施の形態においては、この一定範囲が、１５〜２
０〔％〕に設定される。
ト面積率が一定範囲の値となるように、何らレジスト面
積率補正用ダミーパターンＤ２を作成しない場合のレジ
スト面積率に応じてパターンの大きさを可変してレジス
ト面積率補正用ダミーパターンＤ２を形成する。ここで
この実施の形態においては、この一定範囲が、１５〜２
０〔％〕に設定される。
【００１６】具体的に、何らダミーパターンＤ２を設け
ない状態でのレジスト面積率が１４〔％〕の場合、ダミ
ーパターンＤ２を設けることにより、レジスト面積率を
１５〔％〕に設定する。この場合に、この実施の形態に
おいては、この種の集積回路において、比較的、ＳＴＩ
パターンを配置してなる領域が大きな面積を占めること
により、この増大させる差分の分のレジスト面積率が、
この領域のレジスト面積率となるように設定し、これに
よりほぼ全体のレジスト面積率が一定範囲の値となるよ
うにする。
ない状態でのレジスト面積率が１４〔％〕の場合、ダミ
ーパターンＤ２を設けることにより、レジスト面積率を
１５〔％〕に設定する。この場合に、この実施の形態に
おいては、この種の集積回路において、比較的、ＳＴＩ
パターンを配置してなる領域が大きな面積を占めること
により、この増大させる差分の分のレジスト面積率が、
この領域のレジスト面積率となるように設定し、これに
よりほぼ全体のレジスト面積率が一定範囲の値となるよ
うにする。
【００１７】すなわち上述したように、ＳＴＩダミーパ
ターンＤ１においては、２５〔μｍ〕ピッチにより形成
されていることにより、このＳＴＩダミーパターンＤ１
の上に、大きさ２．５〔μｍ〕×２．５〔μｍ〕により
レジスト面積率補正用ダミーパターンＤ２を形成すれ
ば、この領域においては、レジスト面積率を１〔％〕に
設定することができる。これによりこの実施の形態にお
いては、この領域のレジスト面積率を１〔％〕に設定し
て、全体としてのレジスト面積率をほぼ１〔％〕増大さ
せる。なお、レジスト面積率補正用ダミーパターンＤ２
は、ＳＴＩにおけるダミーパターンのエッジより、所定
距離だけ離間させて（例えば５倍マスクのＣＡＤデータ
においては、０．７５〔μｍ〕以上）配置するようにな
されている。
ターンＤ１においては、２５〔μｍ〕ピッチにより形成
されていることにより、このＳＴＩダミーパターンＤ１
の上に、大きさ２．５〔μｍ〕×２．５〔μｍ〕により
レジスト面積率補正用ダミーパターンＤ２を形成すれ
ば、この領域においては、レジスト面積率を１〔％〕に
設定することができる。これによりこの実施の形態にお
いては、この領域のレジスト面積率を１〔％〕に設定し
て、全体としてのレジスト面積率をほぼ１〔％〕増大さ
せる。なお、レジスト面積率補正用ダミーパターンＤ２
は、ＳＴＩにおけるダミーパターンのエッジより、所定
距離だけ離間させて（例えば５倍マスクのＣＡＤデータ
においては、０．７５〔μｍ〕以上）配置するようにな
されている。
【００１８】またこの実施の形態においては、ダミーパ
ターンＤ２により増大させるレジスト面積率が１〔％〕
以下の場合、ダミーパターンＤ２の発生を中止する。こ
れはダミーパターンＤ２の大きさが露光限界以下とな
り、これにより解像度不良によりパターンが切れ切れに
形成され、この切れ切れに形成されたパターンがダスト
の発生源となることにより、これを防止するためであ
る。またエッチングのプロセスにおけるマージンの存在
により、レジスト面積率を１〔％〕以下の範囲で増大さ
せる場合には、エッチング後の加工形状に与える影響が
小さく、ダミー発生は不要と考えられるためである。
ターンＤ２により増大させるレジスト面積率が１〔％〕
以下の場合、ダミーパターンＤ２の発生を中止する。こ
れはダミーパターンＤ２の大きさが露光限界以下とな
り、これにより解像度不良によりパターンが切れ切れに
形成され、この切れ切れに形成されたパターンがダスト
の発生源となることにより、これを防止するためであ
る。またエッチングのプロセスにおけるマージンの存在
により、レジスト面積率を１〔％〕以下の範囲で増大さ
せる場合には、エッチング後の加工形状に与える影響が
小さく、ダミー発生は不要と考えられるためである。
【００１９】この実施の形態においては、このようにし
て作成したダミーパターンを有してなるマスクを使用し
て、通常の半導体製造プロセスにより所望する集積回路
を作成する。なおこの実施の形態においては、０，１８
〔μｍ〕ルールにより集積回路を作成した。
て作成したダミーパターンを有してなるマスクを使用し
て、通常の半導体製造プロセスにより所望する集積回路
を作成する。なおこの実施の形態においては、０，１８
〔μｍ〕ルールにより集積回路を作成した。
【００２０】すなわちこの工程においては、シリコン基
板を洗浄した後、シリコン窒化膜を堆積し、ＳＴＩマス
クパターンによるリソグラフィー工程、リアクティブイ
オンエッチング工程によりシリコン基板を処理し、素子
分離領域を形成し、イオン注入等の処理を経た後、ゲー
ト電極、層間絶縁膜を形成し、ＣＭＰにより表面を平滑
化処理する。この一連の処理において、この実施の形態
においては、ＳＴＩマスクパターンにディッシング防止
用ダミーパターンＤ１が作成されていることにより、Ｃ
ＭＰにおける平滑化の処理において、ディッシングが防
止される。
板を洗浄した後、シリコン窒化膜を堆積し、ＳＴＩマス
クパターンによるリソグラフィー工程、リアクティブイ
オンエッチング工程によりシリコン基板を処理し、素子
分離領域を形成し、イオン注入等の処理を経た後、ゲー
ト電極、層間絶縁膜を形成し、ＣＭＰにより表面を平滑
化処理する。この一連の処理において、この実施の形態
においては、ＳＴＩマスクパターンにディッシング防止
用ダミーパターンＤ１が作成されていることにより、Ｃ
ＭＰにおける平滑化の処理において、ディッシングが防
止される。
【００２１】またゲート電極のサイドウォールの作成に
供するＰＳＷパターンにおいて、レジスト面積率補正用
ダミーパターンＤ２が作成され、このレジスト面積率補
正用ダミーパターンＤ２によりレジスト面積率が一定範
囲の値となるように補正されていることにより、エッチ
バック処理等によっても、サイドウォール幅を一定範囲
の値に維持することができる。すなわち図３に示すよう
に、サイドウォール幅においてはレジスト面積率に応じ
て変化し、レジスト面積率が高い程、サイドウォール幅
が幅狭になる。これによりレジスト面積率を一定範囲の
値に保持すれば、その領域における被エッチング物につ
いては、反応生成物の付着状況をほぼ同一にすることが
できることにより、サイドウォール幅を一定範囲の値に
維持することができる。
供するＰＳＷパターンにおいて、レジスト面積率補正用
ダミーパターンＤ２が作成され、このレジスト面積率補
正用ダミーパターンＤ２によりレジスト面積率が一定範
囲の値となるように補正されていることにより、エッチ
バック処理等によっても、サイドウォール幅を一定範囲
の値に維持することができる。すなわち図３に示すよう
に、サイドウォール幅においてはレジスト面積率に応じ
て変化し、レジスト面積率が高い程、サイドウォール幅
が幅狭になる。これによりレジスト面積率を一定範囲の
値に保持すれば、その領域における被エッチング物につ
いては、反応生成物の付着状況をほぼ同一にすることが
できることにより、サイドウォール幅を一定範囲の値に
維持することができる。
【００２２】このサイドウォール幅の変化により、図４
の示すように、レジスト面積率が高くなると、トランジ
スタにおいては、Ｖｔｈが低下する。この実施の形態に
おいては、このように変化するトランジスタの特性が、
回路設計で用いたトランジスタ特性となるように、すな
わち必要とする特性によりトランジスタを作成すること
ができるように、レジスト面積率が１５〜２０〔％〕に
設定されるようになされ、これにより従来に比して特性
のばらつきを有効に回避することができるようになされ
ている。
の示すように、レジスト面積率が高くなると、トランジ
スタにおいては、Ｖｔｈが低下する。この実施の形態に
おいては、このように変化するトランジスタの特性が、
回路設計で用いたトランジスタ特性となるように、すな
わち必要とする特性によりトランジスタを作成すること
ができるように、レジスト面積率が１５〜２０〔％〕に
設定されるようになされ、これにより従来に比して特性
のばらつきを有効に回避することができるようになされ
ている。
【００２３】なおこの図３及び図４に示す特性において
は、ゲート電極をＷＳｉ／ＰｏｌｙＳｉ＝１００〔ｎ
ｍ〕／１００〔ｎｍ〕により形成し、さらにＳｉＯ2 に
よるオフセット酸化膜を１７０〔ｎｍ〕形成した構成に
係るものである。またこのときのエッチバックは、平行
平板、２周波タイプのエッチャーにより、使用ガスＣＨ
3 ／ＣＯ／Ｏ2 ＝２０／５０／２０〔sccm〕、圧力８×
１０3 〔mPa 〕、最高出力１０００〔Ｗ〕、最低出力３
００〔Ｗ〕によるものである。この実施の形態において
は、レジスト面積率を１５〔％〕に設定するようにダミ
ーパターンＤ２を形成して、ＳｉＮによるサイドウォー
ルについて、膜厚６０〔ｎｍ〕を確保した。
は、ゲート電極をＷＳｉ／ＰｏｌｙＳｉ＝１００〔ｎ
ｍ〕／１００〔ｎｍ〕により形成し、さらにＳｉＯ2 に
よるオフセット酸化膜を１７０〔ｎｍ〕形成した構成に
係るものである。またこのときのエッチバックは、平行
平板、２周波タイプのエッチャーにより、使用ガスＣＨ
3 ／ＣＯ／Ｏ2 ＝２０／５０／２０〔sccm〕、圧力８×
１０3 〔mPa 〕、最高出力１０００〔Ｗ〕、最低出力３
００〔Ｗ〕によるものである。この実施の形態において
は、レジスト面積率を１５〔％〕に設定するようにダミ
ーパターンＤ２を形成して、ＳｉＮによるサイドウォー
ルについて、膜厚６０〔ｎｍ〕を確保した。
【００２４】以上の構成によれば、パターン密度の低い
領域にダミーパターンを形成してトランジスタにおける
特性ばらつきを補正する際に、レジスト面積率が１０〜
２０〔％〕となるようにダミーパターンを形成すること
により、従来に比してさらに一段とトランジスタの特性
のばらつきを防止することができる。これにより半導体
装置の回路パターン量に依存しない、安定した動作の半
導体装置を得ることができる。
領域にダミーパターンを形成してトランジスタにおける
特性ばらつきを補正する際に、レジスト面積率が１０〜
２０〔％〕となるようにダミーパターンを形成すること
により、従来に比してさらに一段とトランジスタの特性
のばらつきを防止することができる。これにより半導体
装置の回路パターン量に依存しない、安定した動作の半
導体装置を得ることができる。
【００２５】またこのときこのダミーパターンをディッ
シング防止用のダミーパターンを利用して作成すること
により、ＣＡＤデータ量を最小限にすることができ、そ
の結果、処理に供するコンピュータ演算時間の増大を防
止することができる。
シング防止用のダミーパターンを利用して作成すること
により、ＣＡＤデータ量を最小限にすることができ、そ
の結果、処理に供するコンピュータ演算時間の増大を防
止することができる。
【００２６】なお上述の実施の形態においては、ディッ
シング防止用のダミーパターンを利用してレジスト面積
率補正用ダミーパターンを作成する場合について述べた
が、本発明はこれに限らず、必要に応じて別途作成する
ようにしてもよい。
シング防止用のダミーパターンを利用してレジスト面積
率補正用ダミーパターンを作成する場合について述べた
が、本発明はこれに限らず、必要に応じて別途作成する
ようにしてもよい。
【００２７】また上述の実施の形態においては、レジス
ト面積率が１５〜２０〔％〕となるようにレジスト面積
率補正用ダミーパターンを作成する場合について述べた
が、本発明はこれに限らず、必要とするトランジスタの
特性によっては、レジスト面積率が１０〜２０〔％〕の
範囲の一定値となるようにレジスト面積率補正用ダミー
パターンを作成することもできる。
ト面積率が１５〜２０〔％〕となるようにレジスト面積
率補正用ダミーパターンを作成する場合について述べた
が、本発明はこれに限らず、必要とするトランジスタの
特性によっては、レジスト面積率が１０〜２０〔％〕の
範囲の一定値となるようにレジスト面積率補正用ダミー
パターンを作成することもできる。
【００２８】
【発明の効果】上述のように本発明によれば、パターン
密度の低い領域にダミーパターンを形成してトランジス
タにおける特性ばらつきを補正する際に、レジストにお
けるレジスト面積率が１０〜２０〔％〕となるようにダ
ミーパターンを形成することにより、従来に比してさら
に一段とトランジスタの特性のばらつきを防止すること
ができる。
密度の低い領域にダミーパターンを形成してトランジス
タにおける特性ばらつきを補正する際に、レジストにお
けるレジスト面積率が１０〜２０〔％〕となるようにダ
ミーパターンを形成することにより、従来に比してさら
に一段とトランジスタの特性のばらつきを防止すること
ができる。
【図１】本発明の実施の形態に係るディッシング防止用
のダミーパターンの説明に供する平面図である。
のダミーパターンの説明に供する平面図である。
【図２】レジスト面積率補正用ダミーパターンの説明に
供する平面図である。
供する平面図である。
【図３】レジスト面積率とサイドウォール幅との関係を
示す特性曲線図である。
示す特性曲線図である。
【図４】レジスト面積率とトランジスタのＶｔｈとの関
係を示す特性曲線図である。
係を示す特性曲線図である。
Ｄ１……ディッシング防止用のダミーパターン、Ｄ２…
…レジスト面積率補正用ダミーパターン
…レジスト面積率補正用ダミーパターン
Claims (5)
- 【請求項１】ＤＲＡＭを有する半導体装置の製造方法に
おいて、 前記半導体装置におけるトランジスタのゲート電極のサ
イドウォールを形成するマスクパターンに、前記マスク
パターンによるレジスト面積率が一定範囲の値となるよ
うに、パターン密度の低い領域にレジスト面積率補正用
ダミーパターンを形成することを特徴とする半導体装置
の製造方法。 - 【請求項２】前記一定の範囲が、 １０〜２０〔％〕であることを特徴とする請求項１に記
載の半導体装置の製造方法。 - 【請求項３】素子分離領域を形成するマククパターン
に、ＣＭＰによるディッシングを防止するディッシング
防止用ダミーパターンを形成し、 前記レジスト面積率補正用ダミーパターンを、 前記ディッシング防止用ダミーパターンによる部位に形
成し、 前記レジスト面積率補正用ダミーパターンによる大きさ
の設定により、レジスト面積率が一定範囲の値となるよ
うに設定することを特徴とする請求項１に記載の半導体
装置の製造方法。 - 【請求項４】ＤＲＡＭを有する半導体装置において、 トランジスタのゲート電極のサイドウォールが、 レジスト面積率が一定範囲の値となるように、パターン
密度の低い領域にダミーパターンが形成されてなるマス
クパターンにより形成されたことを特徴とする半導体装
置。 - 【請求項５】前記一定の範囲が、 １０〜２０〔％〕であることを特徴とする請求項４に記
載の半導体装置。
Priority Applications (1)
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|---|---|---|---|
| JP2002044269A JP2003241362A (ja) | 2002-02-21 | 2002-02-21 | 半導体装置及び半導体装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002044269A JP2003241362A (ja) | 2002-02-21 | 2002-02-21 | 半導体装置及び半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2003241362A true JP2003241362A (ja) | 2003-08-27 |
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|---|---|---|---|
| JP2002044269A Pending JP2003241362A (ja) | 2002-02-21 | 2002-02-21 | 半導体装置及び半導体装置の製造方法 |
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| JP (1) | JP2003241362A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100429743C (zh) * | 2004-12-23 | 2008-10-29 | 海力士半导体有限公司 | 制造半导体器件的方法 |
| US7537864B2 (en) | 2003-12-26 | 2009-05-26 | Nec Electronics Corporation | Hole pattern design method and photomask |
-
2002
- 2002-02-21 JP JP2002044269A patent/JP2003241362A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7537864B2 (en) | 2003-12-26 | 2009-05-26 | Nec Electronics Corporation | Hole pattern design method and photomask |
| CN100429743C (zh) * | 2004-12-23 | 2008-10-29 | 海力士半导体有限公司 | 制造半导体器件的方法 |
| US8105757B2 (en) | 2004-12-23 | 2012-01-31 | Hynix Semiconductor Inc. | Method of making a semiconductor device |
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