JP2002198435A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
- Publication number
- JP2002198435A JP2002198435A JP2001295617A JP2001295617A JP2002198435A JP 2002198435 A JP2002198435 A JP 2002198435A JP 2001295617 A JP2001295617 A JP 2001295617A JP 2001295617 A JP2001295617 A JP 2001295617A JP 2002198435 A JP2002198435 A JP 2002198435A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- semiconductor integrated
- integrated circuit
- circuit device
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【課題】 ＭＯＳ型トランジスタのゲート電極・配線又
はメタル配線等のライン状パターンを形成するときに、
マスクパターンレイアウトの違いに起因して寸法ばらつ
きが生じることを防止する。 【解決手段】 回路パターンの配置領域のうち、活性領
域パターン１及びゲート電極パターン２が設けられてい
ない空き領域３に、短冊状又は線状のゲート電極ダミー
パターン４を挿入し、それによってゲート電極パターン
２とゲート電極ダミーパターン４との合計の単位面積当
たりのゲート電極周縁長が所定の範囲に設定されるよう
にする。
はメタル配線等のライン状パターンを形成するときに、
マスクパターンレイアウトの違いに起因して寸法ばらつ
きが生じることを防止する。 【解決手段】 回路パターンの配置領域のうち、活性領
域パターン１及びゲート電極パターン２が設けられてい
ない空き領域３に、短冊状又は線状のゲート電極ダミー
パターン４を挿入し、それによってゲート電極パターン
２とゲート電極ダミーパターン４との合計の単位面積当
たりのゲート電極周縁長が所定の範囲に設定されるよう
にする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置及びその製造方法に関し、特に、ＤＲＡＭ（Dynamic
Random Access Memory）等の微細な繰り返しパターンを
有する素子群の混載が可能なシステムＬＳＩにおける、
ＭＯＳ型トランジスタのゲート電極・配線又はメタル配
線等のライン状パターンを形成するための技術に関す
る。
置及びその製造方法に関し、特に、ＤＲＡＭ（Dynamic
Random Access Memory）等の微細な繰り返しパターンを
有する素子群の混載が可能なシステムＬＳＩにおける、
ＭＯＳ型トランジスタのゲート電極・配線又はメタル配
線等のライン状パターンを形成するための技術に関す
る。
【０００２】
【従来の技術】近年、例えばＤＲＡＭが混載された半導
体集積回路装置として、搭載ＤＲＡＭ容量が２０メガビ
ットを超えるようなシステムＬＳＩが量産化されつつあ
る。
体集積回路装置として、搭載ＤＲＡＭ容量が２０メガビ
ットを超えるようなシステムＬＳＩが量産化されつつあ
る。
【０００３】また、ＤＲＡＭ、ＳＲＡＭ（Static Rando
m Access Memory ）又はＲＯＭ（Read Only Memory）等
のメモリー回路の１個の半導体チップへの搭載率（チッ
プ全体の面積に対するメモリー回路の面積の比率：以
下、占有面積率と称することもある）が用途又は仕様に
より異なるシステムＬＳＩをはじめとする半導体集積回
路装置の製造工程においては、ユニット回路が単に繰り
返し配列されているだけではなく様々なレイアウトが施
されたマスクパターンの加工が求められている。
m Access Memory ）又はＲＯＭ（Read Only Memory）等
のメモリー回路の１個の半導体チップへの搭載率（チッ
プ全体の面積に対するメモリー回路の面積の比率：以
下、占有面積率と称することもある）が用途又は仕様に
より異なるシステムＬＳＩをはじめとする半導体集積回
路装置の製造工程においては、ユニット回路が単に繰り
返し配列されているだけではなく様々なレイアウトが施
されたマスクパターンの加工が求められている。
【０００４】ところで、従来から、マスクパターンを用
いて被加工膜に対してエッチングを行なうことにより得
られるパターン（以下、加工パターンと称する）の形状
又は寸法が、マスクパターンレイアウトつまり素子パタ
ーンの配置の仕方によって変化する現象が知られてい
る。
いて被加工膜に対してエッチングを行なうことにより得
られるパターン（以下、加工パターンと称する）の形状
又は寸法が、マスクパターンレイアウトつまり素子パタ
ーンの配置の仕方によって変化する現象が知られてい
る。
【０００５】その一例としては、フォトリソグラフィ工
程におけるレジストパターン形成時に生じるパターン近
接効果がある。これは、同じ設計形状及び設計寸法を有
するパターンであっても、該パターンと、それに隣接す
る他のパターンとがどの程度接近しているか、又は隣接
する他のパターンがどのような形状をしているか等によ
って、該パターンの加工形状又は加工寸法が異なってく
る現象である。
程におけるレジストパターン形成時に生じるパターン近
接効果がある。これは、同じ設計形状及び設計寸法を有
するパターンであっても、該パターンと、それに隣接す
る他のパターンとがどの程度接近しているか、又は隣接
する他のパターンがどのような形状をしているか等によ
って、該パターンの加工形状又は加工寸法が異なってく
る現象である。
【０００６】また、他の例としては、ドライエッチング
工程におけるローディング効果又はマイクロローディン
グ効果があげられる。ローディング効果は、半導体チッ
プ上における全被エッチング面積の大小に依存してエッ
チングレートが変化する現象であり、それによってパタ
ーン寸法の変動に若干の影響が生じることもある。マイ
クロローディング効果は、同一の半導体チップの内部に
レイアウトされたパターンにおいて場所によって配列に
粗密がある場合に、その粗密に依存して局所的にエッチ
ングレートが異なる現象である。すなわち、全く同一の
パターンであっても、それが疎に配列された箇所と密に
配列された箇所とではエッチングレートが異なり、これ
によってもパターン寸法の変動に間接的な影響が生じ
る。
工程におけるローディング効果又はマイクロローディン
グ効果があげられる。ローディング効果は、半導体チッ
プ上における全被エッチング面積の大小に依存してエッ
チングレートが変化する現象であり、それによってパタ
ーン寸法の変動に若干の影響が生じることもある。マイ
クロローディング効果は、同一の半導体チップの内部に
レイアウトされたパターンにおいて場所によって配列に
粗密がある場合に、その粗密に依存して局所的にエッチ
ングレートが異なる現象である。すなわち、全く同一の
パターンであっても、それが疎に配列された箇所と密に
配列された箇所とではエッチングレートが異なり、これ
によってもパターン寸法の変動に間接的な影響が生じ
る。
【０００７】前述のマスクパターンレイアウトに依存し
たパターン寸法の変動等の問題に対して、従来、近接効
果又はローディング効果によってパターン寸法がマスク
パターンレイアウトに依存して著しく変動すると考えら
れるようなマスク箇所でのみ、パターン寸法の変動を補
正するような設計ルールが加えられていた。
たパターン寸法の変動等の問題に対して、従来、近接効
果又はローディング効果によってパターン寸法がマスク
パターンレイアウトに依存して著しく変動すると考えら
れるようなマスク箇所でのみ、パターン寸法の変動を補
正するような設計ルールが加えられていた。
【０００８】また、ＤＲＡＭの混載が可能なシステムＬ
ＳＩの製造においては、ＤＲＡＭ搭載の有無又はＤＲＡ
Ｍ占有面積率（チップ全体の面積に対するＤＲＡＭの面
積の比率）に関係なく同一の加工方法又は加工条件が用
いられてきた。
ＳＩの製造においては、ＤＲＡＭ搭載の有無又はＤＲＡ
Ｍ占有面積率（チップ全体の面積に対するＤＲＡＭの面
積の比率）に関係なく同一の加工方法又は加工条件が用
いられてきた。
【０００９】
【発明が解決しようとする課題】しかしながら、ＬＳＩ
の微細化の進展に伴って、具体的には、集積回路パター
ン寸法が０．２５μｍ以下、特に０．１５μｍ以下とい
う微細化の進展に伴って、より高精度な寸法制御が求め
られるようになってきたため、マスクパターンレイアウ
トの違いに起因して生じる寸法ばらつきが無視できなく
なりつつある。
の微細化の進展に伴って、具体的には、集積回路パター
ン寸法が０．２５μｍ以下、特に０．１５μｍ以下とい
う微細化の進展に伴って、より高精度な寸法制御が求め
られるようになってきたため、マスクパターンレイアウ
トの違いに起因して生じる寸法ばらつきが無視できなく
なりつつある。
【００１０】図８は、２４メガビットのＤＲＡＭが搭載
された半導体集積回路装置（以下、ＤＲＡＭ搭載品種と
称する）、及びＤＲＡＭが搭載されていない半導体集積
回路装置（以下、ＤＲＡＭ非搭載品種と称する）のそれ
ぞれの製造においてレジストパターンをマスクとしてド
ライエッチングによりゲート電極を形成した場合におけ
る、エッチング前のレジストパターンの寸法と完成した
ゲート電極の寸法との差であるＣＤ（critical dimensi
on）ロスの頻度分布を示している。尚、図８に示す結果
は、ＤＲＡＭ搭載品種及びＤＲＡＭ非搭載品種のそれぞ
れの製造において同一のゲート電極加工プロセスを採用
して得られたものである。また、ＣＤロスの計算方法
は、（エッチング前のレジストパターンの寸法）−（完
成したゲート電極の寸法）である。
された半導体集積回路装置（以下、ＤＲＡＭ搭載品種と
称する）、及びＤＲＡＭが搭載されていない半導体集積
回路装置（以下、ＤＲＡＭ非搭載品種と称する）のそれ
ぞれの製造においてレジストパターンをマスクとしてド
ライエッチングによりゲート電極を形成した場合におけ
る、エッチング前のレジストパターンの寸法と完成した
ゲート電極の寸法との差であるＣＤ（critical dimensi
on）ロスの頻度分布を示している。尚、図８に示す結果
は、ＤＲＡＭ搭載品種及びＤＲＡＭ非搭載品種のそれぞ
れの製造において同一のゲート電極加工プロセスを採用
して得られたものである。また、ＣＤロスの計算方法
は、（エッチング前のレジストパターンの寸法）−（完
成したゲート電極の寸法）である。
【００１１】図８に示すように、各品種について同一の
ゲート電極加工プロセスを用いているにも関わらず、パ
ターン寸法にマスクパターンレイアウト依存性が発生し
ている。
ゲート電極加工プロセスを用いているにも関わらず、パ
ターン寸法にマスクパターンレイアウト依存性が発生し
ている。
【００１２】すなわち、従来の半導体集積回路装置の製
造方法においては、同一のゲート電極加工プロセスを採
用したとしても、品種の違いに伴うマスクパターンレイ
アウトの違いによって、ゲート電極寸法がばらついてし
まう。言い換えると、ゲート電極寸法に品種依存性が発
生してしまう。その結果、特定のマスクを用いて製造さ
れる半導体集積回路装置の特定の品種において、ＭＯＳ
型トランジスタの特性が設計仕様からずれてしまい、動
作マージンが狭くなってしまうという問題が生じる。こ
のような問題は設計ルールが０．１８μｍ以下になると
特に無視できなくなる。
造方法においては、同一のゲート電極加工プロセスを採
用したとしても、品種の違いに伴うマスクパターンレイ
アウトの違いによって、ゲート電極寸法がばらついてし
まう。言い換えると、ゲート電極寸法に品種依存性が発
生してしまう。その結果、特定のマスクを用いて製造さ
れる半導体集積回路装置の特定の品種において、ＭＯＳ
型トランジスタの特性が設計仕様からずれてしまい、動
作マージンが狭くなってしまうという問題が生じる。こ
のような問題は設計ルールが０．１８μｍ以下になると
特に無視できなくなる。
【００１３】前記に鑑み、本発明は、ＭＯＳ型トランジ
スタのゲート電極・配線又はメタル配線等のライン状パ
ターンを形成するときに、マスクパターンレイアウトの
違いに起因して寸法ばらつきが生じることを防止するこ
とを目的とする。
スタのゲート電極・配線又はメタル配線等のライン状パ
ターンを形成するときに、マスクパターンレイアウトの
違いに起因して寸法ばらつきが生じることを防止するこ
とを目的とする。
【００１４】
【課題を解決するための手段】前記の目的を達成するた
めに、本願発明者らは、マスクパターンレイアウトの違
いによって寸法ばらつきが生じる原因について検討し
た。
めに、本願発明者らは、マスクパターンレイアウトの違
いによって寸法ばらつきが生じる原因について検討し
た。
【００１５】その結果、ＣＭＯＳ（Complementaly Meta
l-Oxide Semiconductor ）からなるロジック回路が搭載
されており、且つゲート電極及び配線が密に配列されて
なるＤＲＡＭ等のメモリー回路が搭載された半導体集積
回路装置においては、メモリ回路の占有面積率によって
パターン寸法が変動することを見いだした。
l-Oxide Semiconductor ）からなるロジック回路が搭載
されており、且つゲート電極及び配線が密に配列されて
なるＤＲＡＭ等のメモリー回路が搭載された半導体集積
回路装置においては、メモリ回路の占有面積率によって
パターン寸法が変動することを見いだした。
【００１６】また、マスクパターンレイアウトの違いに
よって寸法ばらつきが生じる現象は、被エッチング面積
の大小つまりパターン面積の大小に依存して生じる前述
のローディング効果とは性質が異なることを見いだし
た。さらに、この現象は、図８から明らかなように、チ
ップ内部の局所的なパターンの粗密等に依存して生じる
マイクロローディング効果とも異なり、チップ全体にわ
たってパターン寸法が変動するという新規な性質の現象
であるということを見いだした。
よって寸法ばらつきが生じる現象は、被エッチング面積
の大小つまりパターン面積の大小に依存して生じる前述
のローディング効果とは性質が異なることを見いだし
た。さらに、この現象は、図８から明らかなように、チ
ップ内部の局所的なパターンの粗密等に依存して生じる
マイクロローディング効果とも異なり、チップ全体にわ
たってパターン寸法が変動するという新規な性質の現象
であるということを見いだした。
【００１７】ところで、前述のように、ゲート電極寸法
等の加工寸法における品種依存性はＣＤロスに起因して
発生している。一方、現在のドライエッチング工程で
は、サイドエッチングを防止して異方性ドライエッチン
グを達成するために、側壁保護効果を有するエッチング
ガス（以下、デポガスと称する）を用いるか、又は側壁
保護効果を有するエッチング反応生成物を形成してい
る。例えば、ポリシリコン膜に対してドライエッチング
を行なってゲート電極を形成する場合、エッチングガス
として塩素含有ガスが用いられると同時にデポガスとし
てＨＢｒガスがよく用いられる。このようにすると、ポ
リシリコン膜の側壁に、ＨＢｒとポリシリコンとの反応
生成物であるＳｉＢｒ4 からなる揮発性の低い側壁保護
膜が形成される。また、アルミニウム膜に対してドライ
エッチングを行なってアルミニウム配線を形成する場
合、最近、デポガスとしてＣＨＦ3 ガスがよく用いられ
る。ここで、フッ素含有ガスであるＣＨＦ3 ガスは、側
壁保護膜を形成するために添加された堆積性のガスであ
る一方、アルミニウム膜のエッチングには寄与しない。
等の加工寸法における品種依存性はＣＤロスに起因して
発生している。一方、現在のドライエッチング工程で
は、サイドエッチングを防止して異方性ドライエッチン
グを達成するために、側壁保護効果を有するエッチング
ガス（以下、デポガスと称する）を用いるか、又は側壁
保護効果を有するエッチング反応生成物を形成してい
る。例えば、ポリシリコン膜に対してドライエッチング
を行なってゲート電極を形成する場合、エッチングガス
として塩素含有ガスが用いられると同時にデポガスとし
てＨＢｒガスがよく用いられる。このようにすると、ポ
リシリコン膜の側壁に、ＨＢｒとポリシリコンとの反応
生成物であるＳｉＢｒ4 からなる揮発性の低い側壁保護
膜が形成される。また、アルミニウム膜に対してドライ
エッチングを行なってアルミニウム配線を形成する場
合、最近、デポガスとしてＣＨＦ3 ガスがよく用いられ
る。ここで、フッ素含有ガスであるＣＨＦ3 ガスは、側
壁保護膜を形成するために添加された堆積性のガスであ
る一方、アルミニウム膜のエッチングには寄与しない。
【００１８】そして、マスクパターンレイアウトと無関
係に同一のゲート電極加工プロセスを用いる場合におい
て被エッチング膜の加工形状を側壁保護効果により制御
しようとすると、保護対象となる被エッチング膜の側壁
の面積が増大するに従って単位面積当たりの側壁保護効
果が減少し、それによりＣＤロスが増大してしまうこと
を本願発明者らは見出した。
係に同一のゲート電極加工プロセスを用いる場合におい
て被エッチング膜の加工形状を側壁保護効果により制御
しようとすると、保護対象となる被エッチング膜の側壁
の面積が増大するに従って単位面積当たりの側壁保護効
果が減少し、それによりＣＤロスが増大してしまうこと
を本願発明者らは見出した。
【００１９】図９は、ＤＲＡＭ非搭載品種を含む様々な
ＤＲＡＭ占有面積率を有する品種における、単位面積当
たりのゲート電極周縁長（ゲート電極の周縁部の長さ）
とＤＲＡＭ占有面積率との関係を示している。尚、図９
のグラフにおいて、縦軸にとった「単位面積当たりのゲ
ート電極周縁長」とは、所定の回路領域上におけるゲー
ト電極の総周縁長を所定の回路領域の面積で割った値を
意味する。ここで所定の回路領域はチップ全体であって
もよい。
ＤＲＡＭ占有面積率を有する品種における、単位面積当
たりのゲート電極周縁長（ゲート電極の周縁部の長さ）
とＤＲＡＭ占有面積率との関係を示している。尚、図９
のグラフにおいて、縦軸にとった「単位面積当たりのゲ
ート電極周縁長」とは、所定の回路領域上におけるゲー
ト電極の総周縁長を所定の回路領域の面積で割った値を
意味する。ここで所定の回路領域はチップ全体であって
もよい。
【００２０】図９に示すように、ＤＲＡＭ占有面積率が
増加するに従って、単位面積当たりのゲート電極周縁長
が増大する。
増加するに従って、単位面積当たりのゲート電極周縁長
が増大する。
【００２１】また、図１０は、様々な品種における、単
位面積当たりのゲート電極周縁長とＣＤロスとの関係を
示している。
位面積当たりのゲート電極周縁長とＣＤロスとの関係を
示している。
【００２２】図１０に示すように、単位面積当たりのゲ
ート電極周縁長が大きくなるとゲート電極寸法が細る
（ＣＤロスが正になる）一方、単位面積当たりのゲート
電極周縁長が小さくなるとゲート電極寸法が太る（ＣＤ
ロスが負になる）。これは、単位面積当たりのゲート電
極周縁長が大きくなるに従って、保護対象となる側壁の
面積が増大し、それにより単位面積当たりの側壁保護効
果が減少してしまうことが原因である。
ート電極周縁長が大きくなるとゲート電極寸法が細る
（ＣＤロスが正になる）一方、単位面積当たりのゲート
電極周縁長が小さくなるとゲート電極寸法が太る（ＣＤ
ロスが負になる）。これは、単位面積当たりのゲート電
極周縁長が大きくなるに従って、保護対象となる側壁の
面積が増大し、それにより単位面積当たりの側壁保護効
果が減少してしまうことが原因である。
【００２３】そして、本願発明者らは、単位面積当たり
のゲート電極周縁長が大きくなるに従ってＣＤロスが負
の値から正の値に単調に変化していくこと（図１０参
照）に着目して、品種によらず単位面積当たりのゲート
電極周縁長を所定の範囲に設定するか、又は、単位面積
当たりのゲート電極周縁長の品種毎の違いに応じてプロ
セス条件を調整することによって、マスクパターンレイ
アウトの違いに起因して寸法ばらつきが生じる事態を防
止できることを見いだした。
のゲート電極周縁長が大きくなるに従ってＣＤロスが負
の値から正の値に単調に変化していくこと（図１０参
照）に着目して、品種によらず単位面積当たりのゲート
電極周縁長を所定の範囲に設定するか、又は、単位面積
当たりのゲート電極周縁長の品種毎の違いに応じてプロ
セス条件を調整することによって、マスクパターンレイ
アウトの違いに起因して寸法ばらつきが生じる事態を防
止できることを見いだした。
【００２４】具体的には、本発明に係る第１の半導体集
積回路装置は、ライン状パターンを有する回路パターン
を備えた半導体集積回路装置を前提とし、ライン状パタ
ーンの単位面積当たりの周縁長が所定の範囲に設定され
ている。
積回路装置は、ライン状パターンを有する回路パターン
を備えた半導体集積回路装置を前提とし、ライン状パタ
ーンの単位面積当たりの周縁長が所定の範囲に設定され
ている。
【００２５】第１の半導体集積回路装置によると、ライ
ン状パターンの単位面積当たりの周縁長が所定の範囲に
設定されているため、半導体集積回路装置の品種により
マスクパターンレイアウトが大きく異なる場合にも、マ
スクパターンレイアウトの違いに起因してライン状パタ
ーンに寸法ばらつきが生じることを防止できる。従っ
て、ＤＲＡＭ等の搭載率が用途又は仕様により異なるシ
ステムＬＳＩにおいても、ゲート電極又はメタル配線等
の加工寸法をマスクパターンレイアウトと無関係に一定
にできるので、動作マージンのバラツキが解消された半
導体集積回路装置を実現できる。
ン状パターンの単位面積当たりの周縁長が所定の範囲に
設定されているため、半導体集積回路装置の品種により
マスクパターンレイアウトが大きく異なる場合にも、マ
スクパターンレイアウトの違いに起因してライン状パタ
ーンに寸法ばらつきが生じることを防止できる。従っ
て、ＤＲＡＭ等の搭載率が用途又は仕様により異なるシ
ステムＬＳＩにおいても、ゲート電極又はメタル配線等
の加工寸法をマスクパターンレイアウトと無関係に一定
にできるので、動作マージンのバラツキが解消された半
導体集積回路装置を実現できる。
【００２６】本発明に係る第２の半導体集積回路装置
は、ライン状パターンを有する回路パターンを備えた半
導体集積回路装置を前提とし、回路パターンの配置領域
にダミーパターンが、ライン状パターンとダミーパター
ンとの合計の単位面積当たりの周縁長が所定の範囲に設
定されるように挿入されている。
は、ライン状パターンを有する回路パターンを備えた半
導体集積回路装置を前提とし、回路パターンの配置領域
にダミーパターンが、ライン状パターンとダミーパター
ンとの合計の単位面積当たりの周縁長が所定の範囲に設
定されるように挿入されている。
【００２７】第２の半導体集積回路装置によると、ダミ
ーパターンの挿入によって、ライン状パターンとダミー
パターンとの合計の単位面積当たりの周縁長が所定の範
囲に設定されているため、半導体集積回路装置の品種に
よりマスクパターンレイアウトが大きく異なる場合に
も、マスクパターンレイアウトの違いに起因してライン
状パターンに寸法ばらつきが生じることを防止できる。
従って、ＤＲＡＭ等の搭載率が用途又は仕様により異な
るシステムＬＳＩにおいても、ゲート電極又はメタル配
線等の加工寸法をマスクパターンレイアウトと無関係に
一定にできるので、動作マージンのバラツキが解消され
た半導体集積回路装置を実現できる。
ーパターンの挿入によって、ライン状パターンとダミー
パターンとの合計の単位面積当たりの周縁長が所定の範
囲に設定されているため、半導体集積回路装置の品種に
よりマスクパターンレイアウトが大きく異なる場合に
も、マスクパターンレイアウトの違いに起因してライン
状パターンに寸法ばらつきが生じることを防止できる。
従って、ＤＲＡＭ等の搭載率が用途又は仕様により異な
るシステムＬＳＩにおいても、ゲート電極又はメタル配
線等の加工寸法をマスクパターンレイアウトと無関係に
一定にできるので、動作マージンのバラツキが解消され
た半導体集積回路装置を実現できる。
【００２８】第２の半導体集積回路装置において、ダミ
ーパターンは、その形状が短冊状であることが好まし
い。
ーパターンは、その形状が短冊状であることが好まし
い。
【００２９】このようにすると、ダミーパターンを簡単
に形成できる。
に形成できる。
【００３０】本発明に係る第３の半導体集積回路装置
は、繰り返しパターンを有する素子群の形成領域に配置
されており且つ第１のライン状パターンを有する第１の
回路パターンと、素子群以外の他の部分の形成領域に配
置されており且つ第２のライン状パターンを有する第２
の回路パターンとを備えた半導体集積回路装置を前提と
し、第２の回路パターンの配置領域にダミーパターン
が、第１のライン状パターンと第２のライン状パターン
とダミーパターンとの合計の単位面積当たりの周縁長
が、第１のライン状パターンの単位面積当たりの周縁長
と同程度以下になるように挿入されている。
は、繰り返しパターンを有する素子群の形成領域に配置
されており且つ第１のライン状パターンを有する第１の
回路パターンと、素子群以外の他の部分の形成領域に配
置されており且つ第２のライン状パターンを有する第２
の回路パターンとを備えた半導体集積回路装置を前提と
し、第２の回路パターンの配置領域にダミーパターン
が、第１のライン状パターンと第２のライン状パターン
とダミーパターンとの合計の単位面積当たりの周縁長
が、第１のライン状パターンの単位面積当たりの周縁長
と同程度以下になるように挿入されている。
【００３１】第３の半導体集積回路装置によると、素子
群以外の他の部分と対応する第２の回路パターンの配置
領域にダミーパターンが挿入されており、それによっ
て、素子群と対応する第１の回路パターンの第１のライ
ン状パターンと、第２の回路パターンの第２のライン状
パターンと、ダミーパターンとの合計の単位面積当たり
の周縁長が、第１のライン状パターンの単位面積当たり
の周縁長、つまり最も大きい単位面積当たりの周縁長と
同程度以下に設定されている。具体的には、前記の合計
の単位面積当たりの周縁長が、第１のライン状パターン
の単位面積当たりの周縁長の７０〜１００％に設定され
ていることが好ましい。すなわち、前記の合計の単位面
積当たりの周縁長が所定の範囲に設定されているため、
半導体集積回路装置の品種によりマスクパターンレイア
ウトが大きく異なる場合にも、マスクパターンレイアウ
トの違いに起因してライン状パターンに寸法ばらつきが
生じることを防止できる。従って、ＤＲＡＭ等の搭載率
が用途又は仕様により異なるシステムＬＳＩにおいて
も、ゲート電極又はメタル配線等の加工寸法をマスクパ
ターンレイアウトと無関係に一定にできるので、動作マ
ージンのバラツキが解消された半導体集積回路装置を実
現できる。
群以外の他の部分と対応する第２の回路パターンの配置
領域にダミーパターンが挿入されており、それによっ
て、素子群と対応する第１の回路パターンの第１のライ
ン状パターンと、第２の回路パターンの第２のライン状
パターンと、ダミーパターンとの合計の単位面積当たり
の周縁長が、第１のライン状パターンの単位面積当たり
の周縁長、つまり最も大きい単位面積当たりの周縁長と
同程度以下に設定されている。具体的には、前記の合計
の単位面積当たりの周縁長が、第１のライン状パターン
の単位面積当たりの周縁長の７０〜１００％に設定され
ていることが好ましい。すなわち、前記の合計の単位面
積当たりの周縁長が所定の範囲に設定されているため、
半導体集積回路装置の品種によりマスクパターンレイア
ウトが大きく異なる場合にも、マスクパターンレイアウ
トの違いに起因してライン状パターンに寸法ばらつきが
生じることを防止できる。従って、ＤＲＡＭ等の搭載率
が用途又は仕様により異なるシステムＬＳＩにおいて
も、ゲート電極又はメタル配線等の加工寸法をマスクパ
ターンレイアウトと無関係に一定にできるので、動作マ
ージンのバラツキが解消された半導体集積回路装置を実
現できる。
【００３２】第３の半導体集積回路装置において、素子
群はメモリであることが好ましい。
群はメモリであることが好ましい。
【００３３】また、第３の半導体集積回路装置におい
て、ダミーパターンの単位面積当たりの周縁長は、第１
のライン状パターンの単位面積当たりの周縁長の７０％
以上であることが好ましい。
て、ダミーパターンの単位面積当たりの周縁長は、第１
のライン状パターンの単位面積当たりの周縁長の７０％
以上であることが好ましい。
【００３４】このようにすると、ダミーパターンの挿入
によって、前記の合計の単位面積当たりの周縁長が確実
に所定の範囲、具体的には、第１のライン状パターンの
単位面積当たりの周縁長の７０〜１００％に設定され
る。
によって、前記の合計の単位面積当たりの周縁長が確実
に所定の範囲、具体的には、第１のライン状パターンの
単位面積当たりの周縁長の７０〜１００％に設定され
る。
【００３５】本発明に係る第１の半導体集積回路装置の
製造方法は、ライン状パターンを有する回路パターンを
備えており、製造工程の少なくとも一部が共通する複数
の半導体集積回路装置を製造するための半導体集積回路
装置の製造方法を前提とし、各半導体集積回路装置の製
造工程は、回路パターンの配置領域にダミーパターン
を、ライン状パターンとダミーパターンとの合計の単位
面積当たりの周縁長が所定の範囲に設定されるように挿
入する工程を含む。
製造方法は、ライン状パターンを有する回路パターンを
備えており、製造工程の少なくとも一部が共通する複数
の半導体集積回路装置を製造するための半導体集積回路
装置の製造方法を前提とし、各半導体集積回路装置の製
造工程は、回路パターンの配置領域にダミーパターン
を、ライン状パターンとダミーパターンとの合計の単位
面積当たりの周縁長が所定の範囲に設定されるように挿
入する工程を含む。
【００３６】第１の半導体集積回路装置の製造方法によ
ると、ダミーパターンの挿入によって、ライン状パター
ンとダミーパターンとの合計の単位面積当たりの周縁長
を所定の範囲に設定する。具体的には、所定の範囲とし
て、メモリ回路におけるライン状パターンの単位面積当
たりの周縁長の７０〜１００％を想定することが望まし
い。このとき、該規格が満たされるようにするために
は、挿入されるダミーパターンの単位面積当たりの周縁
長は、メモリ回路におけるライン状パターンの単位面積
当たりの周縁長の７０％以上である必要がある。ところ
で、加工パターンのＣＤロス又はパターン寸法は、該加
工パターンの単位面積当たりの周縁長に依存して変化す
ることが本願発明者らによって見いだされている。この
ため、メモリ回路のライン状パターンと比較してその７
０％以上の単位面積当たりの周縁長を有するダミーパタ
ーンを空き領域に追加形成することによって、半導体集
積回路装置の品種によりマスクパターンレイアウトが大
きく異なる場合にも、ライン状パターンとダミーパター
ンとの合計の単位面積当たりの周縁長を所定の範囲に設
定できる。例えば、メモリ回路等の特定回路はその単位
面積当たりのゲート電極周縁長が大きいため、チップ全
体における単位面積当たりのゲート電極周縁長を大きく
左右する。そして、チップ内における、このような特定
回路の占有面積率が品種によって変動する場合にも、前
述のようにダミーパターンを用いることによって、チッ
プ全体における単位面積当たりのゲート電極周縁長のば
らつきを抑制できる。その結果、マスクパターンレイア
ウトの違いに起因して寸法ばらつきが生じることを防止
できる。すなわち、ライン状パターンを常に一定の寸法
に精度良くエッチング加工することが可能となる。従っ
て、ＤＲＡＭ、ＳＲＡＭ又はＲＯＭ等の搭載率が用途又
は仕様により異なるシステムＬＳＩにおいても、ＭＯＳ
型トランジスタのゲート電極・配線又はメタル配線等の
加工寸法をマスクパターンレイアウトと無関係に一定に
できるので、動作マージンのバラツキが解消された半導
体集積回路装置を実現できる。
ると、ダミーパターンの挿入によって、ライン状パター
ンとダミーパターンとの合計の単位面積当たりの周縁長
を所定の範囲に設定する。具体的には、所定の範囲とし
て、メモリ回路におけるライン状パターンの単位面積当
たりの周縁長の７０〜１００％を想定することが望まし
い。このとき、該規格が満たされるようにするために
は、挿入されるダミーパターンの単位面積当たりの周縁
長は、メモリ回路におけるライン状パターンの単位面積
当たりの周縁長の７０％以上である必要がある。ところ
で、加工パターンのＣＤロス又はパターン寸法は、該加
工パターンの単位面積当たりの周縁長に依存して変化す
ることが本願発明者らによって見いだされている。この
ため、メモリ回路のライン状パターンと比較してその７
０％以上の単位面積当たりの周縁長を有するダミーパタ
ーンを空き領域に追加形成することによって、半導体集
積回路装置の品種によりマスクパターンレイアウトが大
きく異なる場合にも、ライン状パターンとダミーパター
ンとの合計の単位面積当たりの周縁長を所定の範囲に設
定できる。例えば、メモリ回路等の特定回路はその単位
面積当たりのゲート電極周縁長が大きいため、チップ全
体における単位面積当たりのゲート電極周縁長を大きく
左右する。そして、チップ内における、このような特定
回路の占有面積率が品種によって変動する場合にも、前
述のようにダミーパターンを用いることによって、チッ
プ全体における単位面積当たりのゲート電極周縁長のば
らつきを抑制できる。その結果、マスクパターンレイア
ウトの違いに起因して寸法ばらつきが生じることを防止
できる。すなわち、ライン状パターンを常に一定の寸法
に精度良くエッチング加工することが可能となる。従っ
て、ＤＲＡＭ、ＳＲＡＭ又はＲＯＭ等の搭載率が用途又
は仕様により異なるシステムＬＳＩにおいても、ＭＯＳ
型トランジスタのゲート電極・配線又はメタル配線等の
加工寸法をマスクパターンレイアウトと無関係に一定に
できるので、動作マージンのバラツキが解消された半導
体集積回路装置を実現できる。
【００３７】本発明に係る第２の半導体集積回路装置の
製造方法は、半導体基板上における複数の第１領域のそ
れぞれに対して、ライン状パターンを有する回路パター
ンを転写するための露光を行なう工程と、半導体基板上
における各第１領域と異なる複数の第２領域のそれぞれ
に対してダミーパターンを転写するための露光を行なう
工程と、転写される全てのライン状パターンと転写され
る全てのダミーパターンとの合計の単位面積当たりの周
縁長が所定の範囲に設定されるように、回路パターンを
転写するための露光ショット数とダミーパターンを転写
するための露光ショット数との比を調整する工程とを備
えている。
製造方法は、半導体基板上における複数の第１領域のそ
れぞれに対して、ライン状パターンを有する回路パター
ンを転写するための露光を行なう工程と、半導体基板上
における各第１領域と異なる複数の第２領域のそれぞれ
に対してダミーパターンを転写するための露光を行なう
工程と、転写される全てのライン状パターンと転写され
る全てのダミーパターンとの合計の単位面積当たりの周
縁長が所定の範囲に設定されるように、回路パターンを
転写するための露光ショット数とダミーパターンを転写
するための露光ショット数との比を調整する工程とを備
えている。
【００３８】第２の半導体集積回路装置の製造方法によ
ると、転写される全てのライン状パターンと転写される
全てのダミーパターンとの合計の単位面積当たりの周縁
長が所定の範囲に設定されるように、回路パターン転写
の露光ショット数とダミーパターン転写の露光ショット
数との比を調整する。このため、半導体集積回路装置の
品種によりマスクパターンレイアウトが大きく異なる場
合にも、マスクパターンレイアウトの違いに起因してラ
イン状パターンに寸法ばらつきが生じることを防止でき
る。従って、ＤＲＡＭ等の搭載率が用途又は仕様により
異なるシステムＬＳＩにおいても、ゲート電極又はメタ
ル配線等の加工寸法をマスクパターンレイアウトと無関
係に一定にできるので、動作マージンのバラツキが解消
された半導体集積回路装置を実現できる。
ると、転写される全てのライン状パターンと転写される
全てのダミーパターンとの合計の単位面積当たりの周縁
長が所定の範囲に設定されるように、回路パターン転写
の露光ショット数とダミーパターン転写の露光ショット
数との比を調整する。このため、半導体集積回路装置の
品種によりマスクパターンレイアウトが大きく異なる場
合にも、マスクパターンレイアウトの違いに起因してラ
イン状パターンに寸法ばらつきが生じることを防止でき
る。従って、ＤＲＡＭ等の搭載率が用途又は仕様により
異なるシステムＬＳＩにおいても、ゲート電極又はメタ
ル配線等の加工寸法をマスクパターンレイアウトと無関
係に一定にできるので、動作マージンのバラツキが解消
された半導体集積回路装置を実現できる。
【００３９】本発明に係る第３の半導体集積回路装置の
製造方法は、ライン状パターンを有する回路パターンを
備えており、製造工程の少なくとも一部が共通する複数
の半導体集積回路装置を製造するための半導体集積回路
装置の製造方法を前提とし、各半導体集積回路装置の製
造工程は、ライン状パターンの単位面積当たりの周縁長
に応じてドライエッチング条件を調整しながら被加工膜
に対してドライエッチングを行なう工程を含む。
製造方法は、ライン状パターンを有する回路パターンを
備えており、製造工程の少なくとも一部が共通する複数
の半導体集積回路装置を製造するための半導体集積回路
装置の製造方法を前提とし、各半導体集積回路装置の製
造工程は、ライン状パターンの単位面積当たりの周縁長
に応じてドライエッチング条件を調整しながら被加工膜
に対してドライエッチングを行なう工程を含む。
【００４０】第３の半導体集積回路装置の製造方法によ
ると、ライン状パターンの単位面積当たりの周縁長に応
じてドライエッチング条件を調整しながら被加工膜に対
してドライエッチングを行なうため、半導体集積回路装
置の品種によりマスクパターンレイアウトが大きく異な
る場合にも、ライン状パターンの寸法を常に所定値と等
しくできる。従って、ＤＲＡＭ等の搭載率が用途又は仕
様により異なるシステムＬＳＩにおいても、ゲート電極
又はメタル配線等の加工寸法をマスクパターンレイアウ
トと無関係に一定にできるので、動作マージンのバラツ
キが解消された半導体集積回路装置を実現できる。
ると、ライン状パターンの単位面積当たりの周縁長に応
じてドライエッチング条件を調整しながら被加工膜に対
してドライエッチングを行なうため、半導体集積回路装
置の品種によりマスクパターンレイアウトが大きく異な
る場合にも、ライン状パターンの寸法を常に所定値と等
しくできる。従って、ＤＲＡＭ等の搭載率が用途又は仕
様により異なるシステムＬＳＩにおいても、ゲート電極
又はメタル配線等の加工寸法をマスクパターンレイアウ
トと無関係に一定にできるので、動作マージンのバラツ
キが解消された半導体集積回路装置を実現できる。
【００４１】第３の半導体集積回路装置の製造方法にお
いて、ドライエッチング条件を調整する工程は、ライン
状パターンの単位面積当たりの周縁長が一の範囲内にあ
る場合に一のドライエッチング条件を設定する工程を含
むことが好ましい。
いて、ドライエッチング条件を調整する工程は、ライン
状パターンの単位面積当たりの周縁長が一の範囲内にあ
る場合に一のドライエッチング条件を設定する工程を含
むことが好ましい。
【００４２】このようにすると、ドライエッチング条件
の調整を簡単に行なえる。
の調整を簡単に行なえる。
【００４３】本発明に係る第４の半導体集積回路装置の
製造方法は、ライン状パターンを有する回路パターンを
備えており、製造工程の少なくとも一部が共通する複数
の半導体集積回路装置を製造するための半導体集積回路
装置の製造方法を前提とし、各半導体集積回路装置の製
造工程は、ライン状パターンと対応するレジストパター
ンを、その寸法をライン状パターンの単位面積当たりの
周縁長に応じて調整しながら形成する工程を含む。
製造方法は、ライン状パターンを有する回路パターンを
備えており、製造工程の少なくとも一部が共通する複数
の半導体集積回路装置を製造するための半導体集積回路
装置の製造方法を前提とし、各半導体集積回路装置の製
造工程は、ライン状パターンと対応するレジストパター
ンを、その寸法をライン状パターンの単位面積当たりの
周縁長に応じて調整しながら形成する工程を含む。
【００４４】第４の半導体集積回路装置の製造方法によ
ると、ライン状パターンと対応するレジストパターン
を、その寸法をライン状パターンの単位面積当たりの周
縁長に応じて調整しながら形成するため、半導体集積回
路装置の品種によりマスクパターンレイアウトが大きく
異なる場合にも、ライン状パターンの寸法を常に所定値
と等しくできる。従って、ＤＲＡＭ等の搭載率が用途又
は仕様により異なるシステムＬＳＩにおいても、ゲート
電極又はメタル配線等の加工寸法をマスクパターンレイ
アウトと無関係に一定にできるので、動作マージンのバ
ラツキが解消された半導体集積回路装置を実現できる。
ると、ライン状パターンと対応するレジストパターン
を、その寸法をライン状パターンの単位面積当たりの周
縁長に応じて調整しながら形成するため、半導体集積回
路装置の品種によりマスクパターンレイアウトが大きく
異なる場合にも、ライン状パターンの寸法を常に所定値
と等しくできる。従って、ＤＲＡＭ等の搭載率が用途又
は仕様により異なるシステムＬＳＩにおいても、ゲート
電極又はメタル配線等の加工寸法をマスクパターンレイ
アウトと無関係に一定にできるので、動作マージンのバ
ラツキが解消された半導体集積回路装置を実現できる。
【００４５】本発明に係る第５の半導体集積回路装置の
製造方法は、ライン状パターンを有する回路パターンを
備えており、製造工程の少なくとも一部が共通する複数
の半導体集積回路装置を製造するための半導体集積回路
装置の製造方法を前提とし、各半導体集積回路装置の製
造工程は、ライン状パターンと対応するレジストパター
ンを被加工膜の上に形成する第１の工程と、レジストパ
ターンをマスクとして被加工膜に対してドライエッチン
グを行なう第２の工程とを備え、第２の工程は、エッチ
ングにより被加工膜に形成される側壁を保護する側壁保
護効果を有するエッチングガスを用いるか、又は側壁保
護効果を有するエッチング反応生成物を形成する工程を
含み、第１の工程及び第２の工程のうちの少なくとも１
つの工程における処理方法又は処理条件を、回路パター
ンに含まれており且つ繰り返しパターンを有する素子群
の面積の、回路パターンの配置領域の面積に対する比率
に応じて調整する。
製造方法は、ライン状パターンを有する回路パターンを
備えており、製造工程の少なくとも一部が共通する複数
の半導体集積回路装置を製造するための半導体集積回路
装置の製造方法を前提とし、各半導体集積回路装置の製
造工程は、ライン状パターンと対応するレジストパター
ンを被加工膜の上に形成する第１の工程と、レジストパ
ターンをマスクとして被加工膜に対してドライエッチン
グを行なう第２の工程とを備え、第２の工程は、エッチ
ングにより被加工膜に形成される側壁を保護する側壁保
護効果を有するエッチングガスを用いるか、又は側壁保
護効果を有するエッチング反応生成物を形成する工程を
含み、第１の工程及び第２の工程のうちの少なくとも１
つの工程における処理方法又は処理条件を、回路パター
ンに含まれており且つ繰り返しパターンを有する素子群
の面積の、回路パターンの配置領域の面積に対する比率
に応じて調整する。
【００４６】第５の半導体集積回路装置の製造方法によ
ると、ライン状パターンと対応するレジストパターンを
形成する第１の工程、又は、該レジストパターンをマス
クとして被加工膜に対してドライエッチングを行なう第
２の工程において、繰り返しパターンを有する素子群の
面積の、回路パターンの配置領域の面積に対する比率
（以下、素子群占有面積率と称する）に応じて処理方法
又は処理条件を変更する。このため、エッチングにより
被加工膜に形成される側壁の面積が、素子群占有面積率
の違いつまりマスクパターンレイアウトの違いによって
異なる場合にも、第２の工程での単位面積当たりの側壁
保護効果の違いを打ち消すように第１の工程でレジスト
パターンの寸法を調整したり、又は、第２の工程で所望
の単位面積当たりの側壁保護効果が得られるようにエッ
チング条件を調整したりすることができる。従って、回
路パターンをリソグラフィ技術及びドライエッチング技
術によって形成するときに、マスクパターンレイアウト
の違いに起因して寸法ばらつきが生じる事態を防止で
き、それによって精度の良いゲート電極加工又は配線加
工等を行なうことができる。
ると、ライン状パターンと対応するレジストパターンを
形成する第１の工程、又は、該レジストパターンをマス
クとして被加工膜に対してドライエッチングを行なう第
２の工程において、繰り返しパターンを有する素子群の
面積の、回路パターンの配置領域の面積に対する比率
（以下、素子群占有面積率と称する）に応じて処理方法
又は処理条件を変更する。このため、エッチングにより
被加工膜に形成される側壁の面積が、素子群占有面積率
の違いつまりマスクパターンレイアウトの違いによって
異なる場合にも、第２の工程での単位面積当たりの側壁
保護効果の違いを打ち消すように第１の工程でレジスト
パターンの寸法を調整したり、又は、第２の工程で所望
の単位面積当たりの側壁保護効果が得られるようにエッ
チング条件を調整したりすることができる。従って、回
路パターンをリソグラフィ技術及びドライエッチング技
術によって形成するときに、マスクパターンレイアウト
の違いに起因して寸法ばらつきが生じる事態を防止で
き、それによって精度の良いゲート電極加工又は配線加
工等を行なうことができる。
【００４７】第５の半導体集積回路装置の製造方法にお
いて、素子群はＤＲＡＭ等のメモリであってもよい。
いて、素子群はＤＲＡＭ等のメモリであってもよい。
【００４８】第５の半導体集積回路装置の製造方法にお
いて、第１の工程は、素子群占有面積率が大きくなるに
従って、レジストパターンの寸法を大きくする工程を含
むことが好ましい。
いて、第１の工程は、素子群占有面積率が大きくなるに
従って、レジストパターンの寸法を大きくする工程を含
むことが好ましい。
【００４９】このようにすると、エッチングにより被加
工膜に形成される側壁の面積が素子群占有面積率の増加
により増大して、第２の工程で単位面積当たりの側壁保
護効果が減少する場合にも、該側壁保護効果の減少分を
補うことができるので、構成要素の寸法ばらつきを確実
に抑制できる。
工膜に形成される側壁の面積が素子群占有面積率の増加
により増大して、第２の工程で単位面積当たりの側壁保
護効果が減少する場合にも、該側壁保護効果の減少分を
補うことができるので、構成要素の寸法ばらつきを確実
に抑制できる。
【００５０】第５の半導体集積回路装置の製造方法にお
いて、第２の工程は、素子群占有面積率が大きくなるに
従って、側壁保護効果が増大するようにエッチング条件
を設定する工程を含むことが好ましい。
いて、第２の工程は、素子群占有面積率が大きくなるに
従って、側壁保護効果が増大するようにエッチング条件
を設定する工程を含むことが好ましい。
【００５１】このようにすると、エッチングにより被加
工膜に形成される側壁の面積が素子群占有面積率の増加
により増大する場合にも、第２の工程で所望の単位面積
当たりの側壁保護効果が得られるようにできるので、構
成要素の寸法ばらつきを確実に抑制できる。
工膜に形成される側壁の面積が素子群占有面積率の増加
により増大する場合にも、第２の工程で所望の単位面積
当たりの側壁保護効果が得られるようにできるので、構
成要素の寸法ばらつきを確実に抑制できる。
【００５２】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体集積回路装置及びその製
造方法について図面を参照しながら説明する。尚、第１
の実施形態に係る半導体集積回路装置の製造方法は、ラ
イン状パターンを有する回路パターンを備えており、製
造工程の少なくとも一部が共通する複数の半導体集積回
路装置を製造するための半導体集積回路装置の製造方法
を前提とする。
の第１の実施形態に係る半導体集積回路装置及びその製
造方法について図面を参照しながら説明する。尚、第１
の実施形態に係る半導体集積回路装置の製造方法は、ラ
イン状パターンを有する回路パターンを備えており、製
造工程の少なくとも一部が共通する複数の半導体集積回
路装置を製造するための半導体集積回路装置の製造方法
を前提とする。
【００５３】第１の実施形態の特徴は、ライン状パター
ンを有する回路パターンの配置領域にダミーパターンが
挿入されており、それによってライン状パターンとダミ
ーパターンとの合計の単位面積当たりの周縁長が所定の
範囲に設定されていることである。
ンを有する回路パターンの配置領域にダミーパターンが
挿入されており、それによってライン状パターンとダミ
ーパターンとの合計の単位面積当たりの周縁長が所定の
範囲に設定されていることである。
【００５４】図１は、第１の実施形態に係る半導体集積
回路装置におけるダミーパターン挿入前の回路パターン
のレイアウトの一例を示しており、図２は、第１の実施
形態に係る半導体集積回路装置におけるダミーパターン
挿入後の回路パターンのレイアウトの一例を示してい
る。尚、図１及び図２においては、ロジック回路の回路
パターンを示しているが、第１の実施形態において、チ
ップ上にロジック回路に加えて、ＲＡＭ又はＲＯＭ等の
メモリ回路が搭載されていてもよい。
回路装置におけるダミーパターン挿入前の回路パターン
のレイアウトの一例を示しており、図２は、第１の実施
形態に係る半導体集積回路装置におけるダミーパターン
挿入後の回路パターンのレイアウトの一例を示してい
る。尚、図１及び図２においては、ロジック回路の回路
パターンを示しているが、第１の実施形態において、チ
ップ上にロジック回路に加えて、ＲＡＭ又はＲＯＭ等の
メモリ回路が搭載されていてもよい。
【００５５】図１に示すように、回路パターンは、ＭＯ
Ｓ型トランジスタの活性領域パターン１及びゲート電極
パターン２から構成されている。また、図２に示すよう
に、活性領域パターン１及びゲート電極パターン２が設
けられていない空き領域３に、短冊状又は線状のゲート
電極ダミーパターン４が挿入されている。
Ｓ型トランジスタの活性領域パターン１及びゲート電極
パターン２から構成されている。また、図２に示すよう
に、活性領域パターン１及びゲート電極パターン２が設
けられていない空き領域３に、短冊状又は線状のゲート
電極ダミーパターン４が挿入されている。
【００５６】このようにすると、チップ面積を増大させ
ることなく、ゲート電極周縁長を増大せることができ
る。具体的には、図１に示すダミーパターン挿入前の回
路パターンにおいては、単位面積当たりのゲート電極周
縁長が５００ｍｍ／ｍｍ2 であるのに対して、図２に示
すダミーパターン挿入後の回路パターンにおいては、単
位面積当たりのゲート電極周縁長が１６００ｍｍ／ｍｍ
2 に増大している。すなわち、第１の実施形態において
は、ダミーパターンの挿入前の時点で、ゲート電極パタ
ーンが密集しているＤＲＡＭ又はＲＯＭ等の占有面積率
が小さい結果（或いはＤＲＡＭ又はＲＯＭ等が搭載され
ていない結果）、単位面積当たりのゲート電極周縁長が
５００ｍｍ／ｍｍ2 と小さかった。そこで、図１に示す
回路パターンにおけるゲート電極パターン２の単位面積
当たりのゲート電極周縁長を、ＤＲＡＭ又はＲＯＭの搭
載率が大きい他の品種における単位面積当たりのゲート
電極周縁長に近づけるため、図２に示すように、ゲート
電極ダミーパターン４を大量に挿入することによって、
ゲート電極パターン２とゲート電極ダミーパターン４と
の合計の単位面積当たりのゲート電極周縁長を１６００
ｍｍ／ｍｍ2 と大幅に増大させている。
ることなく、ゲート電極周縁長を増大せることができ
る。具体的には、図１に示すダミーパターン挿入前の回
路パターンにおいては、単位面積当たりのゲート電極周
縁長が５００ｍｍ／ｍｍ2 であるのに対して、図２に示
すダミーパターン挿入後の回路パターンにおいては、単
位面積当たりのゲート電極周縁長が１６００ｍｍ／ｍｍ
2 に増大している。すなわち、第１の実施形態において
は、ダミーパターンの挿入前の時点で、ゲート電極パタ
ーンが密集しているＤＲＡＭ又はＲＯＭ等の占有面積率
が小さい結果（或いはＤＲＡＭ又はＲＯＭ等が搭載され
ていない結果）、単位面積当たりのゲート電極周縁長が
５００ｍｍ／ｍｍ2 と小さかった。そこで、図１に示す
回路パターンにおけるゲート電極パターン２の単位面積
当たりのゲート電極周縁長を、ＤＲＡＭ又はＲＯＭの搭
載率が大きい他の品種における単位面積当たりのゲート
電極周縁長に近づけるため、図２に示すように、ゲート
電極ダミーパターン４を大量に挿入することによって、
ゲート電極パターン２とゲート電極ダミーパターン４と
の合計の単位面積当たりのゲート電極周縁長を１６００
ｍｍ／ｍｍ2 と大幅に増大させている。
【００５７】ところで、単位面積当たりのゲート電極周
縁長の品種毎の違いに起因してゲート電極加工プロセス
（具体的にはゲート電極エッチング）で生じるＣＤロス
のばらつきを、寸法測定又はレチクル製造等に伴う誤差
範囲である０〜０．００３μｍに抑制するためには、単
位面積当たりのゲート電極周縁長の品種毎の違いを５０
０ｍｍ／ｍｍ2 程度の範囲に抑える必要がある（図１０
参照）。
縁長の品種毎の違いに起因してゲート電極加工プロセス
（具体的にはゲート電極エッチング）で生じるＣＤロス
のばらつきを、寸法測定又はレチクル製造等に伴う誤差
範囲である０〜０．００３μｍに抑制するためには、単
位面積当たりのゲート電極周縁長の品種毎の違いを５０
０ｍｍ／ｍｍ2 程度の範囲に抑える必要がある（図１０
参照）。
【００５８】一方、システムＬＳＩでは、ゲート電極パ
ターンが密集しているＤＲＡＭ又はＲＯＭ等の搭載率が
品種によって大きく異なり、その結果、単位面積当たり
のゲート電極周縁長が品種毎に大きくばらつく。ここ
で、単位面積当たりのゲート電極周縁長が最大となるの
は、ゲート電極パターンが最も密集するＤＲＡＭセルを
有する汎用ＤＲＡＭであって、その値は２５００ｍｍ／
ｍｍ2 程度である。
ターンが密集しているＤＲＡＭ又はＲＯＭ等の搭載率が
品種によって大きく異なり、その結果、単位面積当たり
のゲート電極周縁長が品種毎に大きくばらつく。ここ
で、単位面積当たりのゲート電極周縁長が最大となるの
は、ゲート電極パターンが最も密集するＤＲＡＭセルを
有する汎用ＤＲＡＭであって、その値は２５００ｍｍ／
ｍｍ2 程度である。
【００５９】従って、単位面積当たりのゲート電極周縁
長の品種による違いを５００ｍｍ／ｍｍ2 程度の範囲に
抑えるために、規格範囲（前述の所定の範囲）を２００
０〜２５００ｍｍ／ｍｍ2 程度と設定してもよい。しか
しながら、ダミーパターン挿入前のレイアウトによって
は、２０００ｍｍ／ｍｍ2 という単位面積当たりのゲー
ト電極周縁長を満たすようにダミーパターンを挿入でき
ない品種が存在する場合がある。現実的には、７０％以
上の占有面積率でＤＲＡＭが搭載されたシステムＬＳＩ
は発生しないと想定できる。そこで、本実施形態におい
ては、ＤＲＡＭ占有面積率が８０％である場合に相当す
る２０００ｍｍ／ｍｍ2 を単位面積当たりのゲート電極
周縁長の規格範囲の上限とし、１６００〜２０００ｍｍ
／ｍｍ2を単位面積当たりのゲート電極周縁長の規格範
囲として設定した。
長の品種による違いを５００ｍｍ／ｍｍ2 程度の範囲に
抑えるために、規格範囲（前述の所定の範囲）を２００
０〜２５００ｍｍ／ｍｍ2 程度と設定してもよい。しか
しながら、ダミーパターン挿入前のレイアウトによって
は、２０００ｍｍ／ｍｍ2 という単位面積当たりのゲー
ト電極周縁長を満たすようにダミーパターンを挿入でき
ない品種が存在する場合がある。現実的には、７０％以
上の占有面積率でＤＲＡＭが搭載されたシステムＬＳＩ
は発生しないと想定できる。そこで、本実施形態におい
ては、ＤＲＡＭ占有面積率が８０％である場合に相当す
る２０００ｍｍ／ｍｍ2 を単位面積当たりのゲート電極
周縁長の規格範囲の上限とし、１６００〜２０００ｍｍ
／ｍｍ2を単位面積当たりのゲート電極周縁長の規格範
囲として設定した。
【００６０】第１の実施形態によると、ゲート電極ダミ
ーパターン４の挿入によって、チップ全体における単位
面積当たりのゲート電極周縁長、つまり、ゲート電極パ
ターン２とゲート電極ダミーパターン４との合計の単位
面積当たりのゲート電極周縁長（図示しないメモリ回路
が搭載されている場合にはそれに含まれる他のゲート電
極パターンも加えた単位面積当たりのゲート電極周縁
長）を所定の範囲に設定することができる。具体的に
は、所定の範囲として、メモリ回路の単位面積当たりの
ゲート電極周縁長、つまり、最も大きい単位面積当たり
のゲート電極周縁長の７０〜１００％を想定することが
望ましい。このとき、該規格が満たされるようにするた
めには、挿入されるゲート電極ダミーパターン４の単位
面積当たりの周縁長（例えばゲート電極ダミーパターン
４の周縁長を空き領域３の面積で割った値）は、メモリ
回路の単位面積当たりのゲート電極周縁長の７０％以上
である必要がある。このようにすると、半導体集積回路
装置の品種によりマスクパターンレイアウトが大きく異
なる場合にも、チップ全体における単位面積当たりのゲ
ート電極周縁長を確実に所定の範囲に設定できる。例え
ば、メモリ回路等の特定回路はその単位面積当たりのゲ
ート電極周縁長が大きいため、チップ全体における単位
面積当たりのゲート電極周縁長を大きく左右する。そし
て、チップ内における、このような特定回路の占有面積
率が品種によって変動する場合にも、前述のようにダミ
ーパターンを用いることによって、チップ全体における
単位面積当たりのゲート電極周縁長のばらつきを抑制で
きる。その結果、マスクパターンレイアウトの違いに起
因して寸法ばらつきが生じることを防止できる。すなわ
ち、ゲート電極パターン２を常に一定の寸法に精度良く
エッチング加工することが可能となる。従って、ＤＲＡ
Ｍ等の搭載率が用途又は仕様により異なるシステムＬＳ
Ｉにおいても、ゲート電極パターン２の加工寸法をマス
クパターンレイアウトと無関係に一定にできるので、動
作マージンのバラツキが解消された半導体集積回路装置
を実現できる。
ーパターン４の挿入によって、チップ全体における単位
面積当たりのゲート電極周縁長、つまり、ゲート電極パ
ターン２とゲート電極ダミーパターン４との合計の単位
面積当たりのゲート電極周縁長（図示しないメモリ回路
が搭載されている場合にはそれに含まれる他のゲート電
極パターンも加えた単位面積当たりのゲート電極周縁
長）を所定の範囲に設定することができる。具体的に
は、所定の範囲として、メモリ回路の単位面積当たりの
ゲート電極周縁長、つまり、最も大きい単位面積当たり
のゲート電極周縁長の７０〜１００％を想定することが
望ましい。このとき、該規格が満たされるようにするた
めには、挿入されるゲート電極ダミーパターン４の単位
面積当たりの周縁長（例えばゲート電極ダミーパターン
４の周縁長を空き領域３の面積で割った値）は、メモリ
回路の単位面積当たりのゲート電極周縁長の７０％以上
である必要がある。このようにすると、半導体集積回路
装置の品種によりマスクパターンレイアウトが大きく異
なる場合にも、チップ全体における単位面積当たりのゲ
ート電極周縁長を確実に所定の範囲に設定できる。例え
ば、メモリ回路等の特定回路はその単位面積当たりのゲ
ート電極周縁長が大きいため、チップ全体における単位
面積当たりのゲート電極周縁長を大きく左右する。そし
て、チップ内における、このような特定回路の占有面積
率が品種によって変動する場合にも、前述のようにダミ
ーパターンを用いることによって、チップ全体における
単位面積当たりのゲート電極周縁長のばらつきを抑制で
きる。その結果、マスクパターンレイアウトの違いに起
因して寸法ばらつきが生じることを防止できる。すなわ
ち、ゲート電極パターン２を常に一定の寸法に精度良く
エッチング加工することが可能となる。従って、ＤＲＡ
Ｍ等の搭載率が用途又は仕様により異なるシステムＬＳ
Ｉにおいても、ゲート電極パターン２の加工寸法をマス
クパターンレイアウトと無関係に一定にできるので、動
作マージンのバラツキが解消された半導体集積回路装置
を実現できる。
【００６１】尚、第１の実施形態において、ゲート電極
パターン２の加工方法は、特に限定されるものではない
が、例えば、平行平板型ＲＩＥ（リアクティブ・イオン
・エッチング）装置を用いると共に、主なドライエッチ
ング条件としてＣｌ2 ガス流量を０．０４ＳＬＭ（Stan
dard Litter per Minute）、ＨＢｒガス流量を０．０８
ＳＬＭ、圧力を２０Ｐａ、ＲＦパワーを３００Ｗに設定
して、ポリシリコン膜に対してエッチングを行なうこと
により、ゲート電極パターン２を形成してもよい。
パターン２の加工方法は、特に限定されるものではない
が、例えば、平行平板型ＲＩＥ（リアクティブ・イオン
・エッチング）装置を用いると共に、主なドライエッチ
ング条件としてＣｌ2 ガス流量を０．０４ＳＬＭ（Stan
dard Litter per Minute）、ＨＢｒガス流量を０．０８
ＳＬＭ、圧力を２０Ｐａ、ＲＦパワーを３００Ｗに設定
して、ポリシリコン膜に対してエッチングを行なうこと
により、ゲート電極パターン２を形成してもよい。
【００６２】また、第１の実施形態において、ダミーパ
ターンを用いることなしに、ゲート電極パターン等の、
回路パターンを構成するライン状パターンの単位面積当
たりの周縁長が所定の範囲に設定されていてもよい。
ターンを用いることなしに、ゲート電極パターン等の、
回路パターンを構成するライン状パターンの単位面積当
たりの周縁長が所定の範囲に設定されていてもよい。
【００６３】また、第１の実施形態において、ゲート電
極加工を対象としたが、これに限られず、他のライン状
パターンを有するレイヤーの微細加工、例えばアルミニ
ウム又は銅等からなるメタル配線の加工等を対象として
も、同様の高い加工精度を達成することができる。
極加工を対象としたが、これに限られず、他のライン状
パターンを有するレイヤーの微細加工、例えばアルミニ
ウム又は銅等からなるメタル配線の加工等を対象として
も、同様の高い加工精度を達成することができる。
【００６４】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体集積回路装置の製造方法について
図面を参照しながら説明する。尚、第２の実施形態に係
る半導体集積回路装置の製造方法は、ライン状パターン
を有する回路パターンを備えており、製造工程の少なく
とも一部が共通する複数の半導体集積回路装置を製造す
るための半導体集積回路装置の製造方法を前提とする。
実施形態に係る半導体集積回路装置の製造方法について
図面を参照しながら説明する。尚、第２の実施形態に係
る半導体集積回路装置の製造方法は、ライン状パターン
を有する回路パターンを備えており、製造工程の少なく
とも一部が共通する複数の半導体集積回路装置を製造す
るための半導体集積回路装置の製造方法を前提とする。
【００６５】第２の実施形態の特徴は、被露光基板とな
るウェハ上において、ライン状パターンを有する回路パ
ターンを転写するための露光ショット数と、ダミーパタ
ーンを転写するための露光ショット数との比を調整する
ことによって、転写される全てのライン状パターンと転
写される全てのダミーパターンとの合計の単位面積当た
りの周縁長を所定の範囲に設定することである。
るウェハ上において、ライン状パターンを有する回路パ
ターンを転写するための露光ショット数と、ダミーパタ
ーンを転写するための露光ショット数との比を調整する
ことによって、転写される全てのライン状パターンと転
写される全てのダミーパターンとの合計の単位面積当た
りの周縁長を所定の範囲に設定することである。
【００６６】図３（ａ）は、第２の実施形態に係る半導
体集積回路装置の製造方法における、ポリシリコンゲー
ト電極パターンを形成するためのリソグラフィー工程で
のパターン露光ショットマップの一例を示しており、図
３（ｂ）は、該リソグラフィー工程で用いられるダミー
パターンの一例を示している。
体集積回路装置の製造方法における、ポリシリコンゲー
ト電極パターンを形成するためのリソグラフィー工程で
のパターン露光ショットマップの一例を示しており、図
３（ｂ）は、該リソグラフィー工程で用いられるダミー
パターンの一例を示している。
【００６７】第２の実施形態に係る半導体集積回路装置
の製造方法においては、図３（ａ）に示すように、回路
パターンがそれぞれ転写される第１の露光領域１１の数
（つまり回路パターンを転写するための露光ショット
数）と、ダミーパターンがそれぞれ転写される第２の露
光領域１２の数（つまりダミーパターンを転写するため
の露光ショット数）とがウェハ１０上で調整される。ま
た、各第２の露光領域１２においては、図３（ｂ）に示
すように、例えば０．２μｍ幅のラインと０．２μｍ幅
のスペースとからなる短冊状のダミーパターン１３が単
純に敷き詰められるように転写される。
の製造方法においては、図３（ａ）に示すように、回路
パターンがそれぞれ転写される第１の露光領域１１の数
（つまり回路パターンを転写するための露光ショット
数）と、ダミーパターンがそれぞれ転写される第２の露
光領域１２の数（つまりダミーパターンを転写するため
の露光ショット数）とがウェハ１０上で調整される。ま
た、各第２の露光領域１２においては、図３（ｂ）に示
すように、例えば０．２μｍ幅のラインと０．２μｍ幅
のスペースとからなる短冊状のダミーパターン１３が単
純に敷き詰められるように転写される。
【００６８】これによって、例えばウエハ１０上におけ
る単位面積当たりのゲート電極周縁長、つまり、転写さ
れる全ての回路パターンに含まれるゲート電極パターン
と、転写される全てのダミーパターン１３との合計の単
位面積当たりのゲート電極周縁長を、半導体集積回路装
置のマスクパターンレイアウト、つまり回路パターンと
対応するマスクパターンレイアウトに依存しない一定の
範囲に抑えることが可能となる。
る単位面積当たりのゲート電極周縁長、つまり、転写さ
れる全ての回路パターンに含まれるゲート電極パターン
と、転写される全てのダミーパターン１３との合計の単
位面積当たりのゲート電極周縁長を、半導体集積回路装
置のマスクパターンレイアウト、つまり回路パターンと
対応するマスクパターンレイアウトに依存しない一定の
範囲に抑えることが可能となる。
【００６９】具体的には、本実施形態においては、回路
パターン形成用のレチクルマスクとは別に、ダミーパタ
ーン１３を転写するためのダミーのレチクルマスクを用
いるため、第１実施形態と比べて、ウエハ１０全体とし
ての単位面積当たりのゲート電極周縁長をより大きくす
ることが可能である。
パターン形成用のレチクルマスクとは別に、ダミーパタ
ーン１３を転写するためのダミーのレチクルマスクを用
いるため、第１実施形態と比べて、ウエハ１０全体とし
ての単位面積当たりのゲート電極周縁長をより大きくす
ることが可能である。
【００７０】また、本実施形態において、ウエハ１０全
体としての単位面積当たりのゲート電極周縁長を例えば
第１の実施形態と同じく１６００〜２０００ｍｍ／ｍｍ
2 の範囲にするために、第２の露光領域１２がウェハ１
０上において占める面積割合Ａを次のように計算するこ
とができる。但し、各第２の露光領域１２に転写される
ダミーパターンの単位面積当たりの周縁長が例えば５０
００ｍｍ／ｍｍ2 であり、各第１の露光領域１１に転写
される回路パターンにおける単位面積当たりのゲート電
極周縁長が例えば５００ｍｍ／ｍｍ2 であるとする。
体としての単位面積当たりのゲート電極周縁長を例えば
第１の実施形態と同じく１６００〜２０００ｍｍ／ｍｍ
2 の範囲にするために、第２の露光領域１２がウェハ１
０上において占める面積割合Ａを次のように計算するこ
とができる。但し、各第２の露光領域１２に転写される
ダミーパターンの単位面積当たりの周縁長が例えば５０
００ｍｍ／ｍｍ2 であり、各第１の露光領域１１に転写
される回路パターンにおける単位面積当たりのゲート電
極周縁長が例えば５００ｍｍ／ｍｍ2 であるとする。
【００７１】すなわち、 １６００≦５０００×Ａ＋５００×（１−Ａ）≦２００
０ の関係式が成り立つので、 ０．２４４≦Ａ≦０．３３３ となる。これにより、第２の露光領域１２がウェハ１０
上において占める面積割合が約２４．５％以上になるよ
うに、ダミーパターンを転写するための露光ショット数
を設定する必要があることになる。具体的には、本実施
形態においては、図３（ａ）に示すように、ウェハ１０
上における３／４（７５％）の面積に回路パターン転写
用の第１の露光領域１１が設けられており、ウェハ１０
上における残り１／４（２５％）の面積にダミーパター
ン転写用の第２の露光領域１２が設けられている。
０ の関係式が成り立つので、 ０．２４４≦Ａ≦０．３３３ となる。これにより、第２の露光領域１２がウェハ１０
上において占める面積割合が約２４．５％以上になるよ
うに、ダミーパターンを転写するための露光ショット数
を設定する必要があることになる。具体的には、本実施
形態においては、図３（ａ）に示すように、ウェハ１０
上における３／４（７５％）の面積に回路パターン転写
用の第１の露光領域１１が設けられており、ウェハ１０
上における残り１／４（２５％）の面積にダミーパター
ン転写用の第２の露光領域１２が設けられている。
【００７２】第２の実施形態によると、ウェハ１０全体
における単位面積当たりのゲート電極周縁長が所定の範
囲に設定されるように、回路パターン転写の露光ショッ
ト数とダミーパターン転写の露光ショット数との比を調
整する。従って、半導体集積回路装置の品種によりマス
クパターンレイアウトが大きく異なる場合にも、マスク
パターンレイアウトの違いに起因してゲート電極パター
ンに寸法ばらつきが生じることを防止できる。従って、
ＤＲＡＭ等の搭載率が用途又は仕様により異なるシステ
ムＬＳＩにおいても、ゲート電極パターンの加工寸法を
マスクパターンレイアウトと無関係に一定にできるの
で、動作マージンのバラツキが解消された半導体集積回
路装置を実現できる。
における単位面積当たりのゲート電極周縁長が所定の範
囲に設定されるように、回路パターン転写の露光ショッ
ト数とダミーパターン転写の露光ショット数との比を調
整する。従って、半導体集積回路装置の品種によりマス
クパターンレイアウトが大きく異なる場合にも、マスク
パターンレイアウトの違いに起因してゲート電極パター
ンに寸法ばらつきが生じることを防止できる。従って、
ＤＲＡＭ等の搭載率が用途又は仕様により異なるシステ
ムＬＳＩにおいても、ゲート電極パターンの加工寸法を
マスクパターンレイアウトと無関係に一定にできるの
で、動作マージンのバラツキが解消された半導体集積回
路装置を実現できる。
【００７３】尚、第２の実施形態において、ダミーパタ
ーンの単位面積当たりの周縁長は、半導体集積回路装置
に搭載されるメモリ回路における単位面積当たりのゲー
ト電極周縁長の７０％以上であることが好ましい。
ーンの単位面積当たりの周縁長は、半導体集積回路装置
に搭載されるメモリ回路における単位面積当たりのゲー
ト電極周縁長の７０％以上であることが好ましい。
【００７４】また、第２の実施形態において、ウェハ全
体における単位面積当たりのゲート電極周縁長が、メモ
リ回路における単位面積当たりのゲート電極周縁長の７
０〜１００％に設定されるように、回路パターンを転写
するための露光ショット数と、ダミーパターンを転写す
るための露光ショット数との比を調整することが好まし
い。
体における単位面積当たりのゲート電極周縁長が、メモ
リ回路における単位面積当たりのゲート電極周縁長の７
０〜１００％に設定されるように、回路パターンを転写
するための露光ショット数と、ダミーパターンを転写す
るための露光ショット数との比を調整することが好まし
い。
【００７５】また、第２の実施形態において、ゲート電
極加工を対象としたが、これに限られず、他のライン状
パターンを有するレイヤーの微細加工、例えばアルミニ
ウム又は銅等からなるメタル配線の加工等を対象として
も、同様の高い加工精度を達成することができる。
極加工を対象としたが、これに限られず、他のライン状
パターンを有するレイヤーの微細加工、例えばアルミニ
ウム又は銅等からなるメタル配線の加工等を対象として
も、同様の高い加工精度を達成することができる。
【００７６】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体集積回路装置の製造方法について
図面を参照しながら説明する。尚、第３の実施形態に係
る半導体集積回路装置の製造方法は、ライン状パターン
を有する回路パターンを備えており、製造工程の少なく
とも一部が共通する複数の半導体集積回路装置を製造す
るための半導体集積回路装置の製造方法を前提とする。
実施形態に係る半導体集積回路装置の製造方法について
図面を参照しながら説明する。尚、第３の実施形態に係
る半導体集積回路装置の製造方法は、ライン状パターン
を有する回路パターンを備えており、製造工程の少なく
とも一部が共通する複数の半導体集積回路装置を製造す
るための半導体集積回路装置の製造方法を前提とする。
【００７７】第３の実施形態の特徴は、回路パターンを
構成するライン状パターンの単位面積当たりの周縁長に
応じてドライエッチング条件を調整しながら被加工膜に
対してドライエッチングを行なうことである。以下、ゲ
ート電極パターンを形成するためのドライエッチング条
件を選択することによって、半導体集積回路装置のマス
クパターンレイアウトに対するゲート電極パターンの寸
法依存性を抑制する場合を例として説明する。
構成するライン状パターンの単位面積当たりの周縁長に
応じてドライエッチング条件を調整しながら被加工膜に
対してドライエッチングを行なうことである。以下、ゲ
ート電極パターンを形成するためのドライエッチング条
件を選択することによって、半導体集積回路装置のマス
クパターンレイアウトに対するゲート電極パターンの寸
法依存性を抑制する場合を例として説明する。
【００７８】図４は、様々なレイアウトの回路が組み込
まれた複数品種の半導体集積回路装置の製造においてポ
リシリコンゲート電極パターンをドライエッチングによ
り形成する時に、チップ上における単位面積当たりのゲ
ート電極周縁長をパラメータ（パラメータＳ１：６００
ｍｍ／ｍｍ2 、パラメータＳ２：１０００ｍｍ／ｍ
ｍ 2 、パラメータＳ３：１４００ｍｍ／ｍｍ2 、パラメ
ーＳ４：１８００ｍｍ／ｍｍ2 ）として、ドライエッチ
ング用ガスの流量とゲート電極パターンのＣＤロスとの
関係を実験により求めた結果を示すグラフである。ここ
で、図４に示す実験結果は、エッチングガスとして、Ｈ
Ｂｒ及びＣｌ2 と、Ｈｅ等の冷却ガスとの混合ガスを用
いると共に、該混合ガスのうちＨＢｒのガス流量を可変
とすることによって得られたものである。
まれた複数品種の半導体集積回路装置の製造においてポ
リシリコンゲート電極パターンをドライエッチングによ
り形成する時に、チップ上における単位面積当たりのゲ
ート電極周縁長をパラメータ（パラメータＳ１：６００
ｍｍ／ｍｍ2 、パラメータＳ２：１０００ｍｍ／ｍ
ｍ 2 、パラメータＳ３：１４００ｍｍ／ｍｍ2 、パラメ
ーＳ４：１８００ｍｍ／ｍｍ2 ）として、ドライエッチ
ング用ガスの流量とゲート電極パターンのＣＤロスとの
関係を実験により求めた結果を示すグラフである。ここ
で、図４に示す実験結果は、エッチングガスとして、Ｈ
Ｂｒ及びＣｌ2 と、Ｈｅ等の冷却ガスとの混合ガスを用
いると共に、該混合ガスのうちＨＢｒのガス流量を可変
とすることによって得られたものである。
【００７９】図４に示すように、ＨＢｒガス流量が同じ
であっても単位面積当たりのゲート電極周縁長が異なる
と、それに伴ってゲート電極パターンのＣＤロスも異な
ってくる。一方、単位面積当たりのゲート電極周縁長の
どんな値に対しても、ＨＢｒガス流量を変えていくと、
特定の流量でＣＤロスをほぼ０にすることができる。
であっても単位面積当たりのゲート電極周縁長が異なる
と、それに伴ってゲート電極パターンのＣＤロスも異な
ってくる。一方、単位面積当たりのゲート電極周縁長の
どんな値に対しても、ＨＢｒガス流量を変えていくと、
特定の流量でＣＤロスをほぼ０にすることができる。
【００８０】従って、第３の実施形態に係る半導体集積
回路装置の製造方法では、予め、各半導体集積回路装置
の回路パターンにおける単位面積当たりのゲート電極周
縁長を求めておくと同時に、図４に示すようなドライエ
ッチング条件とＣＤロスとの関係を実験的に求めてお
く。そして、求められた単位面積当たりのゲート電極周
縁長に対して、ゲート電極パターンのＣＤロスが設計上
許容される程度において実質的に０となるようなドライ
エッチング条件（図４ではＨＢｒガス流量）、言い換え
ると、ゲート電極パターンの寸法が設計上決定された目
標寸法と等しくなるようなドライエッチング条件を選択
して、ゲート電極となるポリシリコン膜に対してドライ
エッチングを行なう。
回路装置の製造方法では、予め、各半導体集積回路装置
の回路パターンにおける単位面積当たりのゲート電極周
縁長を求めておくと同時に、図４に示すようなドライエ
ッチング条件とＣＤロスとの関係を実験的に求めてお
く。そして、求められた単位面積当たりのゲート電極周
縁長に対して、ゲート電極パターンのＣＤロスが設計上
許容される程度において実質的に０となるようなドライ
エッチング条件（図４ではＨＢｒガス流量）、言い換え
ると、ゲート電極パターンの寸法が設計上決定された目
標寸法と等しくなるようなドライエッチング条件を選択
して、ゲート電極となるポリシリコン膜に対してドライ
エッチングを行なう。
【００８１】ところで、例えばメモリ回路とロジック回
路とが搭載された複数品種の半導体集積回路装置の製造
において、品種毎に加工パターンの目標寸法は同一であ
るがレイアウトが大きく異なる場合に、以上に説明した
方法を用いることによって、原則的には、レイアウトに
関わりなく正確なパターンエッチングを実行することが
できる。しかしながら、実際には、レイアウトの異なる
品種毎にドライエッチング条件を求めることは、つま
り、ドライエッチング条件を品種毎に変えることは量産
性の点では好ましくない。
路とが搭載された複数品種の半導体集積回路装置の製造
において、品種毎に加工パターンの目標寸法は同一であ
るがレイアウトが大きく異なる場合に、以上に説明した
方法を用いることによって、原則的には、レイアウトに
関わりなく正確なパターンエッチングを実行することが
できる。しかしながら、実際には、レイアウトの異なる
品種毎にドライエッチング条件を求めることは、つま
り、ドライエッチング条件を品種毎に変えることは量産
性の点では好ましくない。
【００８２】そこで、本実施形態において、単位面積当
たりのゲート電極周縁長を複数の範囲に区分して、各範
囲の単位面積当たりのゲート電極周縁長に対してそれぞ
れ１つのドライエッチング条件を設定するようにしても
よい。
たりのゲート電極周縁長を複数の範囲に区分して、各範
囲の単位面積当たりのゲート電極周縁長に対してそれぞ
れ１つのドライエッチング条件を設定するようにしても
よい。
【００８３】［表１］は、ポリシリコンゲート電極パタ
ーンをドライエッチングにより形成する際における、単
位面積当たりのゲート電極周縁長の各範囲に対するドラ
イエッチング工程の最適条件を示している。
ーンをドライエッチングにより形成する際における、単
位面積当たりのゲート電極周縁長の各範囲に対するドラ
イエッチング工程の最適条件を示している。
【００８４】
【表１】
【００８５】［表１］に示すように、単位面積当たりの
ゲート電極周縁長を複数の範囲に区切って、各範囲毎に
異なるドライエッチング条件（具体的には異なるＨＢｒ
ガス流量）が適用されている。［表１］に示すドライエ
ッチング条件を用いた場合、図４との対応関係から明ら
かなように、単位面積当たりのゲート電極周縁長の各範
囲（Ｓ１〜Ｓ４）に対してゲート電極パターンのＣＤロ
スがほぼ０±０．００２μｍ以内の小さい値に収まって
いる。これにより、０．１μｍ以下の設計ルールのデバ
イスの製造においても十分なパターン精度を得ることが
できる。
ゲート電極周縁長を複数の範囲に区切って、各範囲毎に
異なるドライエッチング条件（具体的には異なるＨＢｒ
ガス流量）が適用されている。［表１］に示すドライエ
ッチング条件を用いた場合、図４との対応関係から明ら
かなように、単位面積当たりのゲート電極周縁長の各範
囲（Ｓ１〜Ｓ４）に対してゲート電極パターンのＣＤロ
スがほぼ０±０．００２μｍ以内の小さい値に収まって
いる。これにより、０．１μｍ以下の設計ルールのデバ
イスの製造においても十分なパターン精度を得ることが
できる。
【００８６】すなわち、第３の実施形態によると、単位
面積当たりのゲート電極周縁長に応じて、ゲート電極と
なるポリシリコン膜に対するドライエッチングの条件を
調整しながらポリシリコン膜に対してドライエッチング
を行なうため、半導体集積回路装置の品種によりマスク
パターンレイアウトが大きく異なる場合にも、ゲート電
極パターンの寸法を常に所定値と等しくできる。従っ
て、ＤＲＡＭ等の搭載率が用途又は仕様により異なるシ
ステムＬＳＩにおいても、ゲート電極の加工寸法をマス
クパターンレイアウトと無関係に一定にできるので、動
作マージンのバラツキが解消された半導体集積回路装置
を実現できる。
面積当たりのゲート電極周縁長に応じて、ゲート電極と
なるポリシリコン膜に対するドライエッチングの条件を
調整しながらポリシリコン膜に対してドライエッチング
を行なうため、半導体集積回路装置の品種によりマスク
パターンレイアウトが大きく異なる場合にも、ゲート電
極パターンの寸法を常に所定値と等しくできる。従っ
て、ＤＲＡＭ等の搭載率が用途又は仕様により異なるシ
ステムＬＳＩにおいても、ゲート電極の加工寸法をマス
クパターンレイアウトと無関係に一定にできるので、動
作マージンのバラツキが解消された半導体集積回路装置
を実現できる。
【００８７】また、第３の実施形態によると、単位面積
当たりのゲート電極周縁長を複数の範囲に区分して、各
範囲に対してそれぞれ１つのドライエッチング条件を設
定するため、ドライエッチング条件を品種毎に変える場
合と比べて、ドライエッチング条件の調整を簡単に行な
える。
当たりのゲート電極周縁長を複数の範囲に区分して、各
範囲に対してそれぞれ１つのドライエッチング条件を設
定するため、ドライエッチング条件を品種毎に変える場
合と比べて、ドライエッチング条件の調整を簡単に行な
える。
【００８８】尚、第３の実施形態においては、ポリシリ
コンゲート電極を形成するためのドライエッチングにお
いてＨＢｒガス流量の調整によってゲート電極パターン
のＣＤロスを制御したが、これに代えて、全てのエッチ
ングガスの総流量、エッチングガス圧力、又はドライエ
ッチング装置のＲＦパワー等を調整することによっても
最適なドライエッチング条件を設定することが可能であ
る。
コンゲート電極を形成するためのドライエッチングにお
いてＨＢｒガス流量の調整によってゲート電極パターン
のＣＤロスを制御したが、これに代えて、全てのエッチ
ングガスの総流量、エッチングガス圧力、又はドライエ
ッチング装置のＲＦパワー等を調整することによっても
最適なドライエッチング条件を設定することが可能であ
る。
【００８９】また、第３の実施形態において、例えばリ
ソグラフィー工程で光反射防止膜となる有機塗布膜を、
ゲート電極となるポリシリコン膜上に形成する場合、或
いは、例えばＣＶＤ（Chemical Vapor Deposition ）法
によってハードマスクとなるシリコン酸化膜等を、ゲー
ト電極となるポリシリコン膜上に形成する場合等におい
ては、ポリシリコン膜に対するエッチング条件に代え
て、前述の有機塗布膜又はＣＶＤシリコン酸化膜等に対
するエッチング条件を調整してもよい。
ソグラフィー工程で光反射防止膜となる有機塗布膜を、
ゲート電極となるポリシリコン膜上に形成する場合、或
いは、例えばＣＶＤ（Chemical Vapor Deposition ）法
によってハードマスクとなるシリコン酸化膜等を、ゲー
ト電極となるポリシリコン膜上に形成する場合等におい
ては、ポリシリコン膜に対するエッチング条件に代え
て、前述の有機塗布膜又はＣＶＤシリコン酸化膜等に対
するエッチング条件を調整してもよい。
【００９０】また、第３の実施形態において、ゲート電
極加工を対象としたが、これに限られず、他のライン状
パターンを有するレイヤーの微細加工、例えばメタル配
線のエッチング加工、或いは、埋め込み配線用溝を形成
するための絶縁膜のエッチング加工等を対象としても、
同様の高い加工精度を達成することができる。
極加工を対象としたが、これに限られず、他のライン状
パターンを有するレイヤーの微細加工、例えばメタル配
線のエッチング加工、或いは、埋め込み配線用溝を形成
するための絶縁膜のエッチング加工等を対象としても、
同様の高い加工精度を達成することができる。
【００９１】（第４の実施形態）以下、本発明の第４の
実施形態に係る半導体集積回路装置の製造方法について
図面を参照しながら説明する。尚、第４の実施形態に係
る半導体集積回路装置の製造方法は、ライン状パターン
を有する回路パターンを備えており、製造工程の少なく
とも一部が共通する複数の半導体集積回路装置を製造す
るための半導体集積回路装置の製造方法を前提とする。
実施形態に係る半導体集積回路装置の製造方法について
図面を参照しながら説明する。尚、第４の実施形態に係
る半導体集積回路装置の製造方法は、ライン状パターン
を有する回路パターンを備えており、製造工程の少なく
とも一部が共通する複数の半導体集積回路装置を製造す
るための半導体集積回路装置の製造方法を前提とする。
【００９２】第３の実施形態においては、回路パターン
を構成するライン状パターンの単位面積当たりの周縁長
に応じてドライエッチング条件を調整した。それに対し
て、第４の実施形態の特徴は、回路パターンを構成する
ライン状パターンと対応するレジストパターンを、その
寸法をライン状パターンの単位面積当たりの周縁長に応
じて調整しながら形成することである。以下、ゲート電
極パターンと対応するレジストパターンの寸法を調整す
ることによって、半導体集積回路装置のマスクパターン
レイアウトに対するゲート電極パターンの寸法依存性を
抑制する場合を例として説明する。
を構成するライン状パターンの単位面積当たりの周縁長
に応じてドライエッチング条件を調整した。それに対し
て、第４の実施形態の特徴は、回路パターンを構成する
ライン状パターンと対応するレジストパターンを、その
寸法をライン状パターンの単位面積当たりの周縁長に応
じて調整しながら形成することである。以下、ゲート電
極パターンと対応するレジストパターンの寸法を調整す
ることによって、半導体集積回路装置のマスクパターン
レイアウトに対するゲート電極パターンの寸法依存性を
抑制する場合を例として説明する。
【００９３】具体的には、第４の実施形態においては、
様々なレイアウトの回路が組み込まれた複数品種の半導
体集積回路装置の製造においてポリシリコンゲート電極
パターンをドライエッチングにより形成する時に、エッ
チングガスとして、ＨＢｒ及びＣｌ2 と、Ｈｅ等の冷却
ガスとの混合ガスを用いると共に、該混合ガスのうちＨ
Ｂｒのガス流量を０．０７ＳＬＭに固定する。すなわ
ち、第４の実施形態においては、ドライエッチング条件
を、第３の実施形態の［表１］に示すレシピＮｏ．ＰＳ
３のドライエッチング条件（標準的な条件）に固定す
る。このようにドライエッチング条件を固定した場合、
例えば第３の実施形態の図４に示すように、マスクパタ
ーンレイアウトによってゲート電極パターンのＣＤロス
の値が異なってくる。
様々なレイアウトの回路が組み込まれた複数品種の半導
体集積回路装置の製造においてポリシリコンゲート電極
パターンをドライエッチングにより形成する時に、エッ
チングガスとして、ＨＢｒ及びＣｌ2 と、Ｈｅ等の冷却
ガスとの混合ガスを用いると共に、該混合ガスのうちＨ
Ｂｒのガス流量を０．０７ＳＬＭに固定する。すなわ
ち、第４の実施形態においては、ドライエッチング条件
を、第３の実施形態の［表１］に示すレシピＮｏ．ＰＳ
３のドライエッチング条件（標準的な条件）に固定す
る。このようにドライエッチング条件を固定した場合、
例えば第３の実施形態の図４に示すように、マスクパタ
ーンレイアウトによってゲート電極パターンのＣＤロス
の値が異なってくる。
【００９４】従って、第４の実施形態に係る半導体集積
回路装置の製造方法では、まず各半導体集積回路装置の
回路パターンにおける単位面積当たりのゲート電極周縁
長と、ゲート電極パターンのＣＤロスとの関係を求めて
おく。そして、求められたＣＤロスの大きさ、つまり単
位面積当たりのゲート電極周縁長に依存して生じるパタ
ーン寸法変化を補償するように、ドライエッチングマス
クとなるレジストパターンの寸法を例えば露光量等のフ
ォトリソグラフィ条件により調整する。
回路装置の製造方法では、まず各半導体集積回路装置の
回路パターンにおける単位面積当たりのゲート電極周縁
長と、ゲート電極パターンのＣＤロスとの関係を求めて
おく。そして、求められたＣＤロスの大きさ、つまり単
位面積当たりのゲート電極周縁長に依存して生じるパタ
ーン寸法変化を補償するように、ドライエッチングマス
クとなるレジストパターンの寸法を例えば露光量等のフ
ォトリソグラフィ条件により調整する。
【００９５】［表２］は、ポリシリコンゲート電極パタ
ーンと対応するレジストパターンを形成して該レジスト
パターンを用いてドライエッチングを行なう際におけ
る、単位面積当たりのゲート電極周縁長の各範囲に対す
る、ゲート電極パターンのＣＤロス（Ａ）、フォトリソ
グラフィー工程での目標寸法（Ｂ）、及びドライエッチ
ング後におけるゲート電極パターンの設計寸法（Ｃ）の
それぞれを示している。
ーンと対応するレジストパターンを形成して該レジスト
パターンを用いてドライエッチングを行なう際におけ
る、単位面積当たりのゲート電極周縁長の各範囲に対す
る、ゲート電極パターンのＣＤロス（Ａ）、フォトリソ
グラフィー工程での目標寸法（Ｂ）、及びドライエッチ
ング後におけるゲート電極パターンの設計寸法（Ｃ）の
それぞれを示している。
【００９６】
【表２】
【００９７】［表２］において、ＣＤロス（Ａ）は［表
１］に示すレシピＮｏ．ＰＳ３のドライエッチング条件
を用いた場合の値である。また、目標寸法（Ｂ）は、前
述のようにＣＤロス（Ａ）の大きさを考慮して調整され
たレジストパターンの最適寸法である。また、本実施形
態においては、設計寸法（Ｃ）を０．１５０μｍとして
いる。
１］に示すレシピＮｏ．ＰＳ３のドライエッチング条件
を用いた場合の値である。また、目標寸法（Ｂ）は、前
述のようにＣＤロス（Ａ）の大きさを考慮して調整され
たレジストパターンの最適寸法である。また、本実施形
態においては、設計寸法（Ｃ）を０．１５０μｍとして
いる。
【００９８】ここで、 目標寸法（Ｂ）＝ＣＤロス（Ａ）＋設計寸法（Ｃ） なる関係式が成立するので、該関係式を用いることによ
って、［表２］に示すような、目標寸法（Ｂ）、つまり
レジストパターンの最適寸法の値を具体的に設定でき
る。逆に言うと、フォトリソグラフィー工程での目標寸
法（Ｂ）を調整することにより、該調整分とＣＤロス
（Ａ）とを相殺することが可能となる。
って、［表２］に示すような、目標寸法（Ｂ）、つまり
レジストパターンの最適寸法の値を具体的に設定でき
る。逆に言うと、フォトリソグラフィー工程での目標寸
法（Ｂ）を調整することにより、該調整分とＣＤロス
（Ａ）とを相殺することが可能となる。
【００９９】また、本実施形態で、設計寸法（Ｃ）が
０．１５０μｍであり、ドライエッチング条件が［表
１］に示すレシピＮｏ．ＰＳ３（ＨＢｒガス流量：０．
０７ＳＬＭ）であることに着目して、例えば図４におい
てＨＢｒガス流量が０．０７ＳＬＭである場合の、単位
面積当たりのゲート電極周縁長の各範囲（Ｓ１〜Ｓ４）
に対応するＣＤロスを読むことによっても、フォトリソ
グラフィー工程での目標寸法（Ｂ）を簡単に設定するこ
とができる。尚、本実施形態において、ドライエッチン
グ条件として［表１］に示すレシピＮｏ．ＰＳ３を用い
ているのは次の理由による。すなわち、［表２］から明
らかなように、レシピＮｏ．ＰＳ３を用いると、ＣＤロ
ス（Ａ）の大きさと対応する目標寸法（Ｂ）の調整量
が、半導体集積回路装置の各品種で実現される様々な単
位面積当たりのゲート電極周縁長に対して最も小さくな
るからである。
０．１５０μｍであり、ドライエッチング条件が［表
１］に示すレシピＮｏ．ＰＳ３（ＨＢｒガス流量：０．
０７ＳＬＭ）であることに着目して、例えば図４におい
てＨＢｒガス流量が０．０７ＳＬＭである場合の、単位
面積当たりのゲート電極周縁長の各範囲（Ｓ１〜Ｓ４）
に対応するＣＤロスを読むことによっても、フォトリソ
グラフィー工程での目標寸法（Ｂ）を簡単に設定するこ
とができる。尚、本実施形態において、ドライエッチン
グ条件として［表１］に示すレシピＮｏ．ＰＳ３を用い
ているのは次の理由による。すなわち、［表２］から明
らかなように、レシピＮｏ．ＰＳ３を用いると、ＣＤロ
ス（Ａ）の大きさと対応する目標寸法（Ｂ）の調整量
が、半導体集積回路装置の各品種で実現される様々な単
位面積当たりのゲート電極周縁長に対して最も小さくな
るからである。
【０１００】以上に説明したように、第４の実施形態に
よると、ゲート電極パターンと対応するレジストパター
ンを、その寸法を単位面積当たりのゲート電極周縁長に
応じて調整しながら形成するため、半導体集積回路装置
の品種によりマスクパターンレイアウトが大きく異なる
場合にも、ゲート電極パターンの寸法を常に所定値と等
しくできる。従って、ＤＲＡＭ等の搭載率が用途又は仕
様により異なるシステムＬＳＩにおいても、ゲート電極
の加工寸法をマスクパターンレイアウトと無関係に一定
にできるので、動作マージンのバラツキが解消された半
導体集積回路装置を実現できる。
よると、ゲート電極パターンと対応するレジストパター
ンを、その寸法を単位面積当たりのゲート電極周縁長に
応じて調整しながら形成するため、半導体集積回路装置
の品種によりマスクパターンレイアウトが大きく異なる
場合にも、ゲート電極パターンの寸法を常に所定値と等
しくできる。従って、ＤＲＡＭ等の搭載率が用途又は仕
様により異なるシステムＬＳＩにおいても、ゲート電極
の加工寸法をマスクパターンレイアウトと無関係に一定
にできるので、動作マージンのバラツキが解消された半
導体集積回路装置を実現できる。
【０１０１】尚、第４の実施形態において、フォトリソ
グラフィー工程での目標寸法の調整、つまり、ゲート電
極パターンと対応するレジストパターンの寸法の調整に
関しては、例えばレジスト膜に対する露光における露光
量を増減させる方法が最も簡便である。また、フォトマ
スク上における遮光パターン（例えばクロムパターン）
等の寸法を補正してもよい。この場合、露光量を増減さ
せる必要がなくなるので、製造工程の運用上有利にな
る。
グラフィー工程での目標寸法の調整、つまり、ゲート電
極パターンと対応するレジストパターンの寸法の調整に
関しては、例えばレジスト膜に対する露光における露光
量を増減させる方法が最も簡便である。また、フォトマ
スク上における遮光パターン（例えばクロムパターン）
等の寸法を補正してもよい。この場合、露光量を増減さ
せる必要がなくなるので、製造工程の運用上有利にな
る。
【０１０２】また、第４の実施形態において、ゲート電
極加工を対象としたが、これに限られず、他のライン状
パターンを有するレイヤーの微細加工、例えばアルミニ
ウム又は銅等からなるメタル配線の加工等を対象として
も、同様の高い加工精度を達成することができる。
極加工を対象としたが、これに限られず、他のライン状
パターンを有するレイヤーの微細加工、例えばアルミニ
ウム又は銅等からなるメタル配線の加工等を対象として
も、同様の高い加工精度を達成することができる。
【０１０３】（第５の実施形態）以下、本発明の第５の
実施形態に係る半導体集積回路装置の製造方法について
図面を参照しながら説明する。尚、第５の実施形態に係
る半導体集積回路装置の製造方法は、ライン状パターン
を有する回路パターンを備えており、製造工程の少なく
とも一部が共通する複数の半導体集積回路装置を製造す
るための半導体集積回路装置の製造方法を前提とする。
また、以下の説明では、ＤＲＡＭ等の繰り返しパターン
を有するメモリの混載が可能なシステムＬＳＩにおける
ゲート電極の形成方法を例とする。
実施形態に係る半導体集積回路装置の製造方法について
図面を参照しながら説明する。尚、第５の実施形態に係
る半導体集積回路装置の製造方法は、ライン状パターン
を有する回路パターンを備えており、製造工程の少なく
とも一部が共通する複数の半導体集積回路装置を製造す
るための半導体集積回路装置の製造方法を前提とする。
また、以下の説明では、ＤＲＡＭ等の繰り返しパターン
を有するメモリの混載が可能なシステムＬＳＩにおける
ゲート電極の形成方法を例とする。
【０１０４】図５（ａ）〜（ｄ）は、第５の実施形態に
係る半導体集積回路装置の製造方法の各工程を示す断面
図である。
係る半導体集積回路装置の製造方法の各工程を示す断面
図である。
【０１０５】まず、図５（ａ）に示すように、シリコン
基板２１上に、ゲート絶縁膜となる厚さ５ｎｍ程度のシ
リコン酸化膜２２を形成した後、シリコン酸化膜２２上
に、ゲート電極となる厚さ２００ｎｍ程度のポリシリコ
ン膜２３を形成し、その後、ポリシリコン膜２３上に、
リソグラフィー工程（図５（ｂ）参照）での光反射防止
膜となる厚さ１００ｎｍ程度の有機塗布膜２４を形成す
る。
基板２１上に、ゲート絶縁膜となる厚さ５ｎｍ程度のシ
リコン酸化膜２２を形成した後、シリコン酸化膜２２上
に、ゲート電極となる厚さ２００ｎｍ程度のポリシリコ
ン膜２３を形成し、その後、ポリシリコン膜２３上に、
リソグラフィー工程（図５（ｂ）参照）での光反射防止
膜となる厚さ１００ｎｍ程度の有機塗布膜２４を形成す
る。
【０１０６】次に、図５（ｂ）に示すように、リソグラ
フィー技術を用いて、有機塗布膜２４上に、ライン状パ
ターンを有するゲート電極２６（図５（ｄ）参照）と対
応する最小線幅（ゲート電極の目標寸法）０．１５μｍ
のレジストパターン２５（厚さは６００ｎｍ程度）を形
成する。
フィー技術を用いて、有機塗布膜２４上に、ライン状パ
ターンを有するゲート電極２６（図５（ｄ）参照）と対
応する最小線幅（ゲート電極の目標寸法）０．１５μｍ
のレジストパターン２５（厚さは６００ｎｍ程度）を形
成する。
【０１０７】次に、図５（ｃ）に示すように、レジスト
パターン２５をマスクとして有機塗布膜２４に対してド
ライエッチングを行なう。
パターン２５をマスクとして有機塗布膜２４に対してド
ライエッチングを行なう。
【０１０８】このとき、半導体集積回路装置がＤＲＡＭ
非搭載品種である場合、例えば、圧力が１０Ｐａに設定
されたチャンバー内に、ＳＯ2 ガスとＯ2 ガスとの混合
ガスからなるエッチングガスを、ＳＯ2 ガスの流量：２
０ｃｃ／ｍｉｎ、Ｏ2 ガスの流量：２０ｃｃ／ｍｉｎの
流量比で導入すると共に、試料台に２００Ｗの高周波電
力（ＲＦパワー）を印加して、ドライエッチングを行な
う。また、半導体集積回路装置がＤＲＡＭ搭載品種であ
る場合、例えば、圧力が１０Ｐａに設定されたチャンバ
ー内に、ＳＯ2 ガスとＯ2 ガスとの混合ガスからなるエ
ッチングガスを、ＳＯ2 ガスの流量：２５ｃｃ／ｍｉ
ｎ、Ｏ2 ガスの流量：２０ｃｃ／ｍｉｎの流量比で導入
すると共に、試料台に２００Ｗの高周波電力を印加し
て、ドライエッチングを行なう。尚、本実施形態におい
ては、標準状態（０℃、１気圧）における１分間当たり
の流量を用いてガス流量を表している。
非搭載品種である場合、例えば、圧力が１０Ｐａに設定
されたチャンバー内に、ＳＯ2 ガスとＯ2 ガスとの混合
ガスからなるエッチングガスを、ＳＯ2 ガスの流量：２
０ｃｃ／ｍｉｎ、Ｏ2 ガスの流量：２０ｃｃ／ｍｉｎの
流量比で導入すると共に、試料台に２００Ｗの高周波電
力（ＲＦパワー）を印加して、ドライエッチングを行な
う。また、半導体集積回路装置がＤＲＡＭ搭載品種であ
る場合、例えば、圧力が１０Ｐａに設定されたチャンバ
ー内に、ＳＯ2 ガスとＯ2 ガスとの混合ガスからなるエ
ッチングガスを、ＳＯ2 ガスの流量：２５ｃｃ／ｍｉ
ｎ、Ｏ2 ガスの流量：２０ｃｃ／ｍｉｎの流量比で導入
すると共に、試料台に２００Ｗの高周波電力を印加し
て、ドライエッチングを行なう。尚、本実施形態におい
ては、標準状態（０℃、１気圧）における１分間当たり
の流量を用いてガス流量を表している。
【０１０９】すなわち、有機塗布膜２４に対するドライ
エッチング工程においては、ＤＲＡＭ搭載の有無によっ
てエッチング条件を変更する。具体的には、ＤＲＡＭ搭
載品種の場合、エッチングにより有機塗布膜２４に形成
される側壁を保護する効果を有するＳＯ2 ガスの流量
を、ＤＲＡＭ非搭載品種の場合の２０ｃｃ／ｍｉｎから
２５ｃｃ／ｍｉｎへと増加させる。これにより、ＤＲＡ
Ｍが搭載されることによって有機塗布膜２４の側壁の面
積が増大する場合にも、所望の単位面積当たりの側壁保
護効果が得られるので、ＤＲＡＭ搭載の有無に関わらず
有機塗布膜２４を所望の寸法（０．１５μｍ）を有する
ようにパターン化できる。
エッチング工程においては、ＤＲＡＭ搭載の有無によっ
てエッチング条件を変更する。具体的には、ＤＲＡＭ搭
載品種の場合、エッチングにより有機塗布膜２４に形成
される側壁を保護する効果を有するＳＯ2 ガスの流量
を、ＤＲＡＭ非搭載品種の場合の２０ｃｃ／ｍｉｎから
２５ｃｃ／ｍｉｎへと増加させる。これにより、ＤＲＡ
Ｍが搭載されることによって有機塗布膜２４の側壁の面
積が増大する場合にも、所望の単位面積当たりの側壁保
護効果が得られるので、ＤＲＡＭ搭載の有無に関わらず
有機塗布膜２４を所望の寸法（０．１５μｍ）を有する
ようにパターン化できる。
【０１１０】次に、レジストパターン２５又はパターン
化された有機塗布膜２４をマスクとして、ポリシリコン
膜２３に対してドライエッチングを行なった後、図５
（ｄ）に示すように、レジストパターン２５及び有機塗
布膜２４をアッシングにより除去して、ポリシリコン膜
２３からなるゲート電極２６を形成する。このとき、Ｄ
ＲＡＭ搭載の有無に関わらず有機塗布膜２４が所望の寸
法を有するようにパターン化されているので、ＣＤロス
の発生を防止して所望の寸法（０．１５μｍ）を有する
ゲート電極２６を形成できる。
化された有機塗布膜２４をマスクとして、ポリシリコン
膜２３に対してドライエッチングを行なった後、図５
（ｄ）に示すように、レジストパターン２５及び有機塗
布膜２４をアッシングにより除去して、ポリシリコン膜
２３からなるゲート電極２６を形成する。このとき、Ｄ
ＲＡＭ搭載の有無に関わらず有機塗布膜２４が所望の寸
法を有するようにパターン化されているので、ＣＤロス
の発生を防止して所望の寸法（０．１５μｍ）を有する
ゲート電極２６を形成できる。
【０１１１】尚、ポリシリコン膜２３に対するドライエ
ッチング工程においては、ＤＲＡＭ非搭載品種であって
もＤＲＡＭ搭載品種であっても、例えば、圧力が２０Ｐ
ａに設定されたチャンバー内に、Ｃｌ2 ガスとＨＢｒガ
スとの混合ガスからなるエッチングガスを、Ｃｌ2 ガス
の流量：４０ｃｃ／ｍｉｎ、ＨＢｒガスの流量：８０ｃ
ｃ／ｍｉｎの流量比で導入すると共に、試料台に３００
Ｗの高周波電力を印加して、ドライエッチングを行な
う。すなわち、ポリシリコン膜２３及び有機塗布膜２４
のそれぞれに対するドライエッチング工程においては、
異なる設備や条件を用いる。
ッチング工程においては、ＤＲＡＭ非搭載品種であって
もＤＲＡＭ搭載品種であっても、例えば、圧力が２０Ｐ
ａに設定されたチャンバー内に、Ｃｌ2 ガスとＨＢｒガ
スとの混合ガスからなるエッチングガスを、Ｃｌ2 ガス
の流量：４０ｃｃ／ｍｉｎ、ＨＢｒガスの流量：８０ｃ
ｃ／ｍｉｎの流量比で導入すると共に、試料台に３００
Ｗの高周波電力を印加して、ドライエッチングを行な
う。すなわち、ポリシリコン膜２３及び有機塗布膜２４
のそれぞれに対するドライエッチング工程においては、
異なる設備や条件を用いる。
【０１１２】以上に説明したように、第５の実施形態に
よると、ライン状パターンを有するゲート電極２６と対
応するレジストパターン２５をマスクとして有機塗布膜
２４に対してドライエッチングを行なう工程において、
ＤＲＡＭ搭載の有無に応じてエッチング条件を変更す
る。具体的には、ＤＲＡＭ搭載品種の場合、ＤＲＡＭ非
搭載品種の場合と比べて、エッチングにより有機塗布膜
２４に形成される側壁を保護する効果を有するＳＯ2 ガ
スの流量を増加させる。このため、有機塗布膜２４の側
壁の面積がＤＲＡＭ搭載により増大する場合にも、所望
の単位面積当たりの側壁保護効果が得られるようにでき
るので、有機塗布膜２４を所望の寸法を有するようにパ
ターン化できる。従って、パターン化された有機塗布膜
２４をマスクとしてポリシリコン膜２３に対してドライ
エッチングを行なうことによって、所望の寸法を有する
ゲート電極２６を形成できる。すなわち、ＤＲＡＭ搭載
の有無に伴うマスクパターンレイアウトの違いに起因す
るゲート電極２６の寸法ばらつきを確実に抑制でき、そ
れによって精度の良いゲート電極加工を行なうことがで
きる。
よると、ライン状パターンを有するゲート電極２６と対
応するレジストパターン２５をマスクとして有機塗布膜
２４に対してドライエッチングを行なう工程において、
ＤＲＡＭ搭載の有無に応じてエッチング条件を変更す
る。具体的には、ＤＲＡＭ搭載品種の場合、ＤＲＡＭ非
搭載品種の場合と比べて、エッチングにより有機塗布膜
２４に形成される側壁を保護する効果を有するＳＯ2 ガ
スの流量を増加させる。このため、有機塗布膜２４の側
壁の面積がＤＲＡＭ搭載により増大する場合にも、所望
の単位面積当たりの側壁保護効果が得られるようにでき
るので、有機塗布膜２４を所望の寸法を有するようにパ
ターン化できる。従って、パターン化された有機塗布膜
２４をマスクとしてポリシリコン膜２３に対してドライ
エッチングを行なうことによって、所望の寸法を有する
ゲート電極２６を形成できる。すなわち、ＤＲＡＭ搭載
の有無に伴うマスクパターンレイアウトの違いに起因す
るゲート電極２６の寸法ばらつきを確実に抑制でき、そ
れによって精度の良いゲート電極加工を行なうことがで
きる。
【０１１３】図６は、第５の実施形態に係る半導体集積
回路装置の製造方法を用いて、ＤＲＡＭ非搭載品種を含
む様々なＤＲＡＭ占有面積率を有する品種を製造した場
合における、ＣＤロス（エッチング前のレジストパター
ンの寸法から完成したゲート電極の寸法を引いた値）と
ＤＲＡＭ占有面積率との関係を示している。
回路装置の製造方法を用いて、ＤＲＡＭ非搭載品種を含
む様々なＤＲＡＭ占有面積率を有する品種を製造した場
合における、ＣＤロス（エッチング前のレジストパター
ンの寸法から完成したゲート電極の寸法を引いた値）と
ＤＲＡＭ占有面積率との関係を示している。
【０１１４】図６に示すように、第５の実施形態による
と、ＤＲＡＭ搭載の有無に関わらず、ＣＤロスの発生を
抑制して所望のゲート電極寸法である０．１５μｍを実
現することができた。
と、ＤＲＡＭ搭載の有無に関わらず、ＣＤロスの発生を
抑制して所望のゲート電極寸法である０．１５μｍを実
現することができた。
【０１１５】図７は、比較例としてＤＲＡＭ搭載の有無
に関わらず同一のエッチング条件を用いて、ＤＲＡＭ非
搭載品種を含む様々なＤＲＡＭ占有面積率を有する品種
を製造した場合における、ＣＤロスとＤＲＡＭ占有面積
率との関係を示している。
に関わらず同一のエッチング条件を用いて、ＤＲＡＭ非
搭載品種を含む様々なＤＲＡＭ占有面積率を有する品種
を製造した場合における、ＣＤロスとＤＲＡＭ占有面積
率との関係を示している。
【０１１６】図７に示すように、比較例によると、ＤＲ
ＡＭ非搭載品種ではＣＤロスの発生を抑制できる一方、
ＤＲＡＭ搭載品種では平均約＋０．０１３μｍのＣＤロ
スが発生している。
ＡＭ非搭載品種ではＣＤロスの発生を抑制できる一方、
ＤＲＡＭ搭載品種では平均約＋０．０１３μｍのＣＤロ
スが発生している。
【０１１７】尚、第５の実施形態において、ＤＲＡＭ搭
載の有無に応じて有機塗布膜２４のエッチング条件（具
体的には有機塗布膜２４の側壁を保護する効果を有する
ＳＯ 2 ガスの流量）を変更する一方、ＤＲＡＭ搭載の有
無に関わらずポリシリコン膜２３のエッチング条件を共
通にしたが、これに代えて、ＤＲＡＭ搭載の有無に関わ
らず有機塗布膜２４のエッチング条件を共通にする一
方、ＤＲＡＭ搭載の有無に応じてポリシリコン膜２３の
エッチング条件を変更してもよい。このとき、例えばポ
リシリコン膜２３の側壁を保護する効果を有するエッチ
ング反応生成物（ＳｉＢｒ4 等）を側壁保護膜として形
成するためのＨＢｒガスの流量を、ＤＲＡＭ搭載の有無
に応じて変更してもよい。また、ゲート電極構造とし
て、ポリシリコン膜上にシリコン酸化膜等が形成された
構造を採用する場合には、該シリコン酸化膜のエッチン
グ条件を変更することによって、ＤＲＡＭ搭載の有無に
起因するゲート電極の寸法ばらつきを抑制してもよい。
載の有無に応じて有機塗布膜２４のエッチング条件（具
体的には有機塗布膜２４の側壁を保護する効果を有する
ＳＯ 2 ガスの流量）を変更する一方、ＤＲＡＭ搭載の有
無に関わらずポリシリコン膜２３のエッチング条件を共
通にしたが、これに代えて、ＤＲＡＭ搭載の有無に関わ
らず有機塗布膜２４のエッチング条件を共通にする一
方、ＤＲＡＭ搭載の有無に応じてポリシリコン膜２３の
エッチング条件を変更してもよい。このとき、例えばポ
リシリコン膜２３の側壁を保護する効果を有するエッチ
ング反応生成物（ＳｉＢｒ4 等）を側壁保護膜として形
成するためのＨＢｒガスの流量を、ＤＲＡＭ搭載の有無
に応じて変更してもよい。また、ゲート電極構造とし
て、ポリシリコン膜上にシリコン酸化膜等が形成された
構造を採用する場合には、該シリコン酸化膜のエッチン
グ条件を変更することによって、ＤＲＡＭ搭載の有無に
起因するゲート電極の寸法ばらつきを抑制してもよい。
【０１１８】また、第５の実施形態において、ＤＲＡＭ
搭載の有無に応じてエッチング条件を変更したが、これ
に代えて、ＤＲＡＭ占有面積率に応じてエッチング条件
を細かに変更してもよい。
搭載の有無に応じてエッチング条件を変更したが、これ
に代えて、ＤＲＡＭ占有面積率に応じてエッチング条件
を細かに変更してもよい。
【０１１９】また、第５の実施形態において、ゲート電
極の形成を対象としたが、これに限られず他のライン状
パターン、例えばメタル配線等の形成を対象としてもよ
い。
極の形成を対象としたが、これに限られず他のライン状
パターン、例えばメタル配線等の形成を対象としてもよ
い。
【０１２０】また、第５の実施形態において、ＤＲＡＭ
等のメモリの搭載が可能なシステムＬＳＩを対象とした
が、これに限られず、複数の半導体素子が繰り返しパタ
ーンを有するように配列されてなる他の素子群の搭載が
可能なシステムＬＳＩを対象としてもよい。
等のメモリの搭載が可能なシステムＬＳＩを対象とした
が、これに限られず、複数の半導体素子が繰り返しパタ
ーンを有するように配列されてなる他の素子群の搭載が
可能なシステムＬＳＩを対象としてもよい。
【０１２１】（第６の実施形態）以下、本発明の第６の
実施形態に係る半導体集積回路装置の製造方法について
図面を参照しながら説明する。尚、第６の実施形態に係
る半導体集積回路装置の製造方法は、ライン状パターン
を有する回路パターンを備えており、製造工程の少なく
とも一部が共通する複数の半導体集積回路装置を製造す
るための半導体集積回路装置の製造方法を前提とする。
また、以下の説明では、ＤＲＡＭ等の繰り返しパターン
を有するメモリの混載が可能なシステムＬＳＩにおける
ゲート電極の形成方法を例とする。さらに、第６の実施
形態に係る半導体集積回路装置の製造方法の各工程を示
す断面図を、第５の実施形態と同様に、図５（ａ）〜
（ｄ）に示す。
実施形態に係る半導体集積回路装置の製造方法について
図面を参照しながら説明する。尚、第６の実施形態に係
る半導体集積回路装置の製造方法は、ライン状パターン
を有する回路パターンを備えており、製造工程の少なく
とも一部が共通する複数の半導体集積回路装置を製造す
るための半導体集積回路装置の製造方法を前提とする。
また、以下の説明では、ＤＲＡＭ等の繰り返しパターン
を有するメモリの混載が可能なシステムＬＳＩにおける
ゲート電極の形成方法を例とする。さらに、第６の実施
形態に係る半導体集積回路装置の製造方法の各工程を示
す断面図を、第５の実施形態と同様に、図５（ａ）〜
（ｄ）に示す。
【０１２２】第６の実施形態が第５の実施形態と異なっ
ている点は次の通りである。すなわち、第５の実施形態
では、ライン状パターンを有するゲート電極２６と対応
するレジストパターン２５をマスクとして有機塗布膜２
４に対してドライエッチングを行なう工程（図５
（ｃ）、（ｄ）参照）において、ＤＲＡＭ搭載の有無に
応じてエッチング条件を変更した。それに対して、第６
の実施形態では、レジストパターン２５を形成する工程
（図５（ｂ）参照）において、ＤＲＡＭ占有面積率に応
じてレジストパターン２５の寸法を変更する。
ている点は次の通りである。すなわち、第５の実施形態
では、ライン状パターンを有するゲート電極２６と対応
するレジストパターン２５をマスクとして有機塗布膜２
４に対してドライエッチングを行なう工程（図５
（ｃ）、（ｄ）参照）において、ＤＲＡＭ搭載の有無に
応じてエッチング条件を変更した。それに対して、第６
の実施形態では、レジストパターン２５を形成する工程
（図５（ｂ）参照）において、ＤＲＡＭ占有面積率に応
じてレジストパターン２５の寸法を変更する。
【０１２３】具体的には、第６の実施形態においては、
例えば図７に示すような、ＣＤロス（エッチング前のレ
ジストパターンの寸法から完成したゲート電極の寸法を
引いた値）とＤＲＡＭ占有面積率との関係を予め取得し
ておくことにより、例えば下式 （レジストパターンの寸法）＝（ＤＲＡＭ占有面積率と
対応するＣＤロスの予測値）＋（ゲート電極の目標寸
法） を用いてレジストパターンの寸法を設定する。
例えば図７に示すような、ＣＤロス（エッチング前のレ
ジストパターンの寸法から完成したゲート電極の寸法を
引いた値）とＤＲＡＭ占有面積率との関係を予め取得し
ておくことにより、例えば下式 （レジストパターンの寸法）＝（ＤＲＡＭ占有面積率と
対応するＣＤロスの予測値）＋（ゲート電極の目標寸
法） を用いてレジストパターンの寸法を設定する。
【０１２４】図７に示すように、ＤＲＡＭ占有面積率が
大きくなるに従ってＣＤロスが増大するので、上式によ
ると、ＤＲＡＭ占有面積率が大きくなるに従ってレジス
トパターン２５の寸法を大きくすることになる。このよ
うにすると、第６の実施形態では次のような効果が得ら
れる。すなわち、レジストパターン２５をマスクとして
用いたエッチングによりポリシリコン膜２３又は有機塗
布膜２４に形成される側壁の面積がＤＲＡＭ占有面積率
の増加により増大して、単位面積当たりの側壁保護効果
が減少する場合にも、該側壁保護効果の減少分を、レジ
ストパターン２５の寸法の調整により補うことができ
る。従って、ＤＲＡＭ占有面積率の違いに伴うマスクパ
ターンレイアウトの違いに起因するゲート電極２６の寸
法ばらつきを確実に抑制でき、それによって精度の良い
ゲート電極加工を行なうことができる。
大きくなるに従ってＣＤロスが増大するので、上式によ
ると、ＤＲＡＭ占有面積率が大きくなるに従ってレジス
トパターン２５の寸法を大きくすることになる。このよ
うにすると、第６の実施形態では次のような効果が得ら
れる。すなわち、レジストパターン２５をマスクとして
用いたエッチングによりポリシリコン膜２３又は有機塗
布膜２４に形成される側壁の面積がＤＲＡＭ占有面積率
の増加により増大して、単位面積当たりの側壁保護効果
が減少する場合にも、該側壁保護効果の減少分を、レジ
ストパターン２５の寸法の調整により補うことができ
る。従って、ＤＲＡＭ占有面積率の違いに伴うマスクパ
ターンレイアウトの違いに起因するゲート電極２６の寸
法ばらつきを確実に抑制でき、それによって精度の良い
ゲート電極加工を行なうことができる。
【０１２５】［表３］は、第６の実施形態に係る半導体
集積回路装置の製造方法を用いて、ＤＲＡＭ非搭載品種
を含む様々なＤＲＡＭ占有面積率を有する品種を製造す
る場合における、目標寸法０．１５μｍのゲート電極を
形成するためのレジストパターンの寸法を示している。
尚、［表３］においては、参考のため、各ＤＲＡＭ占有
面積率と対応するＣＤロスの予測値を示している。
集積回路装置の製造方法を用いて、ＤＲＡＭ非搭載品種
を含む様々なＤＲＡＭ占有面積率を有する品種を製造す
る場合における、目標寸法０．１５μｍのゲート電極を
形成するためのレジストパターンの寸法を示している。
尚、［表３］においては、参考のため、各ＤＲＡＭ占有
面積率と対応するＣＤロスの予測値を示している。
【０１２６】
【表３】
【０１２７】レジストパターン２５の寸法を［表３］に
示すように設定することによって、第６の実施形態にお
いて、ＤＲＡＭ占有面積率に関わらず、所望のゲート電
極寸法である０．１５μｍを実現することができた。
示すように設定することによって、第６の実施形態にお
いて、ＤＲＡＭ占有面積率に関わらず、所望のゲート電
極寸法である０．１５μｍを実現することができた。
【０１２８】尚、第６の実施形態において、ＤＲＡＭ占
有面積率に応じてレジストパターン２５の寸法を変更し
たが、これに代えて、ＤＲＡＭ搭載の有無に応じてレジ
ストパターン２５の寸法を粗く変更してもよい。
有面積率に応じてレジストパターン２５の寸法を変更し
たが、これに代えて、ＤＲＡＭ搭載の有無に応じてレジ
ストパターン２５の寸法を粗く変更してもよい。
【０１２９】また、第６の実施形態において、レジスト
パターン２５の寸法を調整する具体的な方法として、例
えば、露光量を調整する方法、又はレチクル上のマスク
パターン寸法を調整する方法等を用いてもよい。
パターン２５の寸法を調整する具体的な方法として、例
えば、露光量を調整する方法、又はレチクル上のマスク
パターン寸法を調整する方法等を用いてもよい。
【０１３０】また、第６の実施形態において、ゲート電
極の形成を対象としたが、これに限られず他のライン状
パターン、例えばメタル配線等の形成を対象としてもよ
い。
極の形成を対象としたが、これに限られず他のライン状
パターン、例えばメタル配線等の形成を対象としてもよ
い。
【０１３１】また、第６の実施形態において、ＤＲＡＭ
等のメモリの搭載が可能なシステムＬＳＩを対象とした
が、これに限られず、複数の半導体素子が繰り返しパタ
ーンを有するように配列されてなる他の素子群の搭載が
可能なシステムＬＳＩを対象としてもよい。
等のメモリの搭載が可能なシステムＬＳＩを対象とした
が、これに限られず、複数の半導体素子が繰り返しパタ
ーンを有するように配列されてなる他の素子群の搭載が
可能なシステムＬＳＩを対象としてもよい。
【０１３２】
【発明の効果】本発明によると、半導体集積回路装置の
品種によりマスクパターンレイアウトが大きく異なる場
合にも、マスクパターンレイアウトの違いに起因してラ
イン状パターンに寸法ばらつきが生じることを防止でき
る。従って、ＤＲＡＭ等の搭載率が用途又は仕様により
異なるシステムＬＳＩにおいても、ゲート電極又はメタ
ル配線等の加工寸法をマスクパターンレイアウトと無関
係に一定にできるので、動作マージンのバラツキが解消
された半導体集積回路装置を実現できる。
品種によりマスクパターンレイアウトが大きく異なる場
合にも、マスクパターンレイアウトの違いに起因してラ
イン状パターンに寸法ばらつきが生じることを防止でき
る。従って、ＤＲＡＭ等の搭載率が用途又は仕様により
異なるシステムＬＳＩにおいても、ゲート電極又はメタ
ル配線等の加工寸法をマスクパターンレイアウトと無関
係に一定にできるので、動作マージンのバラツキが解消
された半導体集積回路装置を実現できる。
【図１】本発明の第１の実施形態に係る半導体集積回路
装置におけるダミーパターン挿入前の回路パターンのレ
イアウトの一例を示す図である。
装置におけるダミーパターン挿入前の回路パターンのレ
イアウトの一例を示す図である。
【図２】本発明の第１の実施形態に係る半導体集積回路
装置におけるダミーパターン挿入後の回路パターンのレ
イアウトの一例を示す図である。
装置におけるダミーパターン挿入後の回路パターンのレ
イアウトの一例を示す図である。
【図３】（ａ）は本発明の第２の実施形態に係る半導体
集積回路装置の製造方法における、ポリシリコンゲート
電極パターンを形成するためのリソグラフィー工程での
パターン露光ショットマップの一例を示す図であり、
（ｂ）は該リソグラフィー工程で用いられるダミーパタ
ーンの一例を示す図である。
集積回路装置の製造方法における、ポリシリコンゲート
電極パターンを形成するためのリソグラフィー工程での
パターン露光ショットマップの一例を示す図であり、
（ｂ）は該リソグラフィー工程で用いられるダミーパタ
ーンの一例を示す図である。
【図４】複数品種の半導体集積回路装置の製造において
ポリシリコンゲート電極パターンをドライエッチングに
より形成する時に、チップ上における単位面積当たりの
ゲート電極周縁長をパラメータとして、ドライエッチン
グ用ガスの流量とゲート電極パターンのＣＤロスとの関
係を実験により求めた結果を示す図である。
ポリシリコンゲート電極パターンをドライエッチングに
より形成する時に、チップ上における単位面積当たりの
ゲート電極周縁長をパラメータとして、ドライエッチン
グ用ガスの流量とゲート電極パターンのＣＤロスとの関
係を実験により求めた結果を示す図である。
【図５】（ａ）〜（ｄ）は本発明の第５又は第６の実施
形態に係る半導体集積回路装置の製造方法の各工程を示
す断面図である。
形態に係る半導体集積回路装置の製造方法の各工程を示
す断面図である。
【図６】本発明の第５の実施形態に係る半導体集積回路
装置の製造方法を用いて、ＤＲＡＭ非搭載品種を含む様
々なＤＲＡＭ占有面積率を有する品種を製造した場合に
おける、ＣＤロスとＤＲＡＭ占有面積率との関係を示す
図である。
装置の製造方法を用いて、ＤＲＡＭ非搭載品種を含む様
々なＤＲＡＭ占有面積率を有する品種を製造した場合に
おける、ＣＤロスとＤＲＡＭ占有面積率との関係を示す
図である。
【図７】比較例としてＤＲＡＭ搭載の有無に関わらず同
一のエッチング条件を用いて、ＤＲＡＭ非搭載品種を含
む様々なＤＲＡＭ占有面積率を有する品種を製造した場
合における、ＣＤロスとＤＲＡＭ占有面積率との関係を
示す図である。
一のエッチング条件を用いて、ＤＲＡＭ非搭載品種を含
む様々なＤＲＡＭ占有面積率を有する品種を製造した場
合における、ＣＤロスとＤＲＡＭ占有面積率との関係を
示す図である。
【図８】同一のゲート電極加工プロセスを用いて、ＤＲ
ＡＭが搭載されたＤＲＡＭ搭載品種、及びＤＲＡＭ非搭
載品種をそれぞれ製造した場合における、ＣＤロスの頻
度分布を示す図である。
ＡＭが搭載されたＤＲＡＭ搭載品種、及びＤＲＡＭ非搭
載品種をそれぞれ製造した場合における、ＣＤロスの頻
度分布を示す図である。
【図９】ＤＲＡＭ非搭載品種を含む様々なＤＲＡＭ占有
面積率を有する品種における、単位面積当たりのゲート
電極周縁長とＤＲＡＭ占有面積率との関係を示す図であ
る。
面積率を有する品種における、単位面積当たりのゲート
電極周縁長とＤＲＡＭ占有面積率との関係を示す図であ
る。
【図１０】様々な品種における、単位面積当たりのゲー
ト電極周縁長とＣＤロスとの関係を示す図である。
ト電極周縁長とＣＤロスとの関係を示す図である。
１ 活性領域パターン ２ ゲート電極パターン ３ 空き領域 ４ ゲート電極ダミーパターン １０ ウェハ １１ 第１の露光領域 １２ 第２の露光領域 １３ ダミーパターン ２１ シリコン基板 ２２ シリコン酸化膜 ２３ ポリシリコン膜 ２４ 有機塗布膜 ２５ レジストパターン ２６ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｈ０１Ｌ 21/30 ５１４Ｃ 27/04 (72)発明者 桜井 康雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 立岩 健二 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F033 HH04 HH08 HH11 MM21 QQ01 QQ04 QQ08 QQ11 QQ26 RR04 UU01 VV01 VV06 VV16 WW00 XX00 5F038 AV06 CA18 CD10 DF05 EZ15 EZ20 5F046 AA25 CB17 CC13 5F064 BB14 BB15 DD07 DD20 EE08 EE14 EE15 EE60 GG03
Claims (16)
- 【請求項１】 ライン状パターンを有する回路パターン
を備えた半導体集積回路装置であって、 前記ライン状パターンの単位面積当たりの周縁長が所定
の範囲に設定されていることを特徴とする半導体集積回
路装置。 - 【請求項２】 ライン状パターンを有する回路パターン
を備えた半導体集積回路装置であって、 前記回路パターンの配置領域にダミーパターンが、前記
ライン状パターンと前記ダミーパターンとの合計の単位
面積当たりの周縁長が所定の範囲に設定されるように挿
入されていることを特徴とする半導体集積回路装置。 - 【請求項３】 前記ダミーパターンは、その形状が短冊
状であることを特徴とする請求項２に記載の半導体集積
回路装置。 - 【請求項４】 繰り返しパターンを有する素子群の形成
領域に配置されており且つ第１のライン状パターンを有
する第１の回路パターンと、前記素子群以外の他の部分
の形成領域に配置されており且つ第２のライン状パター
ンを有する第２の回路パターンとを備えた半導体集積回
路装置であって、 前記第２の回路パターンの配置領域にダミーパターン
が、前記第１のライン状パターンと前記第２のライン状
パターンと前記ダミーパターンとの合計の単位面積当た
りの周縁長が、前記第１のライン状パターンの単位面積
当たりの周縁長と同程度以下になるように挿入されてい
ることを特徴とする半導体集積回路装置。 - 【請求項５】 前記素子群はメモリであることを特徴と
する請求項４に記載の半導体集積回路装置。 - 【請求項６】 前記ダミーパターンの単位面積当たりの
周縁長は、前記第１のライン状パターンの単位面積当た
りの周縁長の７０％以上であることを特徴とする請求項
４に記載の半導体集積回路装置。 - 【請求項７】 ライン状パターンを有する回路パターン
を備えており、製造工程の少なくとも一部が共通する複
数の半導体集積回路装置を製造するための半導体集積回
路装置の製造方法であって、 前記各半導体集積回路装置の製造工程は、 前記回路パターンの配置領域にダミーパターンを、前記
ライン状パターンと前記ダミーパターンとの合計の単位
面積当たりの周縁長が所定の範囲に設定されるように挿
入する工程を含むことを特徴とする半導体集積回路装置
の製造方法。 - 【請求項８】 半導体基板上における複数の第１領域の
それぞれに対して、ライン状パターンを有する回路パタ
ーンを転写するための露光を行なう工程と、 前記半導体基板上における前記各第１領域と異なる複数
の第２領域のそれぞれに対してダミーパターンを転写す
るための露光を行なう工程と、 転写される全ての前記ライン状パターンと転写される全
ての前記ダミーパターンとの合計の単位面積当たりの周
縁長が所定の範囲に設定されるように、前記回路パター
ンを転写するための露光ショット数と前記ダミーパター
ンを転写するための露光ショット数との比を調整する工
程とを備えていることを特徴とする半導体集積回路装置
の製造方法。 - 【請求項９】 ライン状パターンを有する回路パターン
を備えており、製造工程の少なくとも一部が共通する複
数の半導体集積回路装置を製造するための半導体集積回
路装置の製造方法であって、 前記各半導体集積回路装置の製造工程は、 前記ライン状パターンの単位面積当たりの周縁長に応じ
てドライエッチング条件を調整しながら被加工膜に対し
てドライエッチングを行なう工程を含むことを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項１０】 前記ドライエッチング条件を調整する
工程は、前記ライン状パターンの単位面積当たりの周縁
長が一の範囲内にある場合に一のドライエッチング条件
を設定する工程を含むことを特徴とする請求項９に記載
の半導体集積回路装置の製造方法。 - 【請求項１１】 ライン状パターンを有する回路パター
ンを備えており、製造工程の少なくとも一部が共通する
複数の半導体集積回路装置を製造するための半導体集積
回路装置の製造方法であって、 前記各半導体集積回路装置の製造工程は、 前記ライン状パターンと対応するレジストパターンを、
その寸法を前記ライン状パターンの単位面積当たりの周
縁長に応じて調整しながら形成する工程を含むことを特
徴とする半導体集積回路装置の製造方法。 - 【請求項１２】 ライン状パターンを有する回路パター
ンを備えており、製造工程の少なくとも一部が共通する
複数の半導体集積回路装置を製造するための半導体集積
回路装置の製造方法であって、 前記各半導体集積回路装置の製造工程は、 前記ライン状パターンと対応するレジストパターンを被
加工膜の上に形成する第１の工程と、 前記レジストパターンをマスクとして前記被加工膜に対
してドライエッチングを行なう第２の工程とを備え、 前記第２の工程は、エッチングにより前記被加工膜に形
成される側壁を保護する側壁保護効果を有するエッチン
グガスを用いるか、又は前記側壁保護効果を有するエッ
チング反応生成物を形成する工程を含み、 前記第１の工程及び第２の工程のうちの少なくとも１つ
の工程における処理方法又は処理条件を、前記回路パタ
ーンに含まれており且つ繰り返しパターンを有する素子
群の面積の、前記回路パターンの配置領域の面積に対す
る比率に応じて調整することを特徴とする半導体集積回
路装置の製造方法。 - 【請求項１３】 前記素子群はメモリであることを特徴
とする請求項１２に記載の半導体集積回路装置の製造方
法。 - 【請求項１４】 前記メモリはＤＲＡＭであることを特
徴とする請求項１３に記載の半導体集積回路装置の製造
方法。 - 【請求項１５】 前記第１の工程は、前記比率が大きく
なるに従って、前記レジストパターンの寸法を大きくす
る工程を含むことを特徴とする請求項１２に記載の半導
体集積回路装置の製造方法。 - 【請求項１６】 前記第２の工程は、前記比率が大きく
なるに従って、前記側壁保護効果が増大するようにエッ
チング条件を設定する工程を含むことを特徴とする請求
項１２に記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001295617A JP3593079B2 (ja) | 2000-10-02 | 2001-09-27 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-302277 | 2000-10-02 | ||
| JP2000302277 | 2000-10-02 | ||
| JP2001295617A JP3593079B2 (ja) | 2000-10-02 | 2001-09-27 | 半導体集積回路装置及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003398640A Division JP4031752B2 (ja) | 2000-10-02 | 2003-11-28 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002198435A true JP2002198435A (ja) | 2002-07-12 |
| JP3593079B2 JP3593079B2 (ja) | 2004-11-24 |
Family
ID=26601363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001295617A Expired - Lifetime JP3593079B2 (ja) | 2000-10-02 | 2001-09-27 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3593079B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203206A (ja) * | 2005-01-18 | 2006-08-03 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
| JP2007086715A (ja) * | 2005-09-20 | 2007-04-05 | Hynix Semiconductor Inc | パターンダミーを持つ半導体素子及びパターンダミーを用いた半導体素子の製造方法 |
| JP2007249167A (ja) * | 2006-02-14 | 2007-09-27 | Nuflare Technology Inc | パタン作成方法及び荷電粒子ビーム描画装置 |
| JP2010164849A (ja) * | 2009-01-16 | 2010-07-29 | Toshiba Corp | パターンデータ作成方法およびパターンデータ作成プログラム |
| US7900177B2 (en) | 2007-01-11 | 2011-03-01 | Renesas Electronics Corporation | Method of processing dummy pattern based on boundary length and density of wiring pattern, semiconductor design apparatus and semiconductor device |
| JP2011065111A (ja) * | 2009-09-21 | 2011-03-31 | Toshiba Corp | フォトマスクの設計方法 |
| JP2012182506A (ja) * | 2006-02-14 | 2012-09-20 | Nuflare Technology Inc | パタン作成方法及び荷電粒子ビーム描画装置 |
| JP2013135051A (ja) * | 2011-12-26 | 2013-07-08 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
-
2001
- 2001-09-27 JP JP2001295617A patent/JP3593079B2/ja not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203206A (ja) * | 2005-01-18 | 2006-08-03 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
| JP2007086715A (ja) * | 2005-09-20 | 2007-04-05 | Hynix Semiconductor Inc | パターンダミーを持つ半導体素子及びパターンダミーを用いた半導体素子の製造方法 |
| JP2007249167A (ja) * | 2006-02-14 | 2007-09-27 | Nuflare Technology Inc | パタン作成方法及び荷電粒子ビーム描画装置 |
| JP2012182506A (ja) * | 2006-02-14 | 2012-09-20 | Nuflare Technology Inc | パタン作成方法及び荷電粒子ビーム描画装置 |
| US7900177B2 (en) | 2007-01-11 | 2011-03-01 | Renesas Electronics Corporation | Method of processing dummy pattern based on boundary length and density of wiring pattern, semiconductor design apparatus and semiconductor device |
| US8181142B2 (en) | 2007-01-11 | 2012-05-15 | Renesas Electronics Corporation | Method of processing dummy pattern based on boundary length and density of wiring pattern, semiconductor design apparatus and semiconductor device |
| US8365127B2 (en) | 2007-01-11 | 2013-01-29 | Renesas Electronics Corporation | Method of processing dummy pattern based on boundary length and density of wiring pattern, semiconductor design apparatus and semiconductor device |
| JP2010164849A (ja) * | 2009-01-16 | 2010-07-29 | Toshiba Corp | パターンデータ作成方法およびパターンデータ作成プログラム |
| JP2011065111A (ja) * | 2009-09-21 | 2011-03-31 | Toshiba Corp | フォトマスクの設計方法 |
| US8276103B2 (en) | 2009-09-21 | 2012-09-25 | Kabushiki Kaisha Toshiba | Photomask designing method, photomask manufacturing method, and photomask designing program |
| JP2013135051A (ja) * | 2011-12-26 | 2013-07-08 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3593079B2 (ja) | 2004-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6794677B2 (en) | Semiconductor integrated circuit device and method for fabricating the same | |
| US6989231B2 (en) | Method of forming fine patterns using silicon oxide layer | |
| US8183119B2 (en) | Semiconductor device fabrication method using multiple mask patterns | |
| US9111880B2 (en) | Method of forming a pattern in a semiconductor device and method of forming a gate using the same | |
| US7803710B2 (en) | Method for fabricating semiconductor device capable of decreasing critical dimension in peripheral region | |
| US20080268381A1 (en) | Pattern forming method performing multiple exposure so that total amount of exposure exceeds threshold | |
| US5981149A (en) | Method for manufacturing semiconductor device | |
| US20080102643A1 (en) | Patterning method | |
| JP3593079B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| CN112086433A (zh) | 半导体元件及其制备方法 | |
| US8053370B2 (en) | Semiconductor device and fabrications thereof | |
| US20050118531A1 (en) | Method for controlling critical dimension by utilizing resist sidewall protection | |
| JPH1056015A (ja) | 半導体装置および半導体素子の金属配線形成用ホトマスクとその形成方法 | |
| JP4031752B2 (ja) | 半導体集積回路装置の製造方法 | |
| US8158527B2 (en) | Semiconductor device fabrication method using multiple resist patterns | |
| US8372714B2 (en) | Semiconductor device and method of manufacturing a semiconductor device | |
| US7572736B2 (en) | Method of dry-etching semiconductor devices | |
| US20110230045A1 (en) | Method of manufacturning semiconductor device | |
| US20020151131A1 (en) | Method of forming minute pattern and method of manufacturing semiconductor device | |
| TW582057B (en) | A method of improving the non-uniformity of critical dimensions | |
| JP2004087896A (ja) | パターン形成方法 | |
| KR100744671B1 (ko) | 반도체 소자의 미세 패턴 형성방법 | |
| JP2003241362A (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR20060136184A (ko) | 반도체 소자의 미세 패턴 형성방법 | |
| JPH098006A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040127 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040325 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040427 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040609 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040817 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040826 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3593079 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080903 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080903 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090903 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090903 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100903 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110903 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120903 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130903 Year of fee payment: 9 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S131 | Request for trust registration of transfer of right |
Free format text: JAPANESE INTERMEDIATE CODE: R313135 |
|
| SZ02 | Written request for trust registration |
Free format text: JAPANESE INTERMEDIATE CODE: R313Z02 |
|
| SZ02 | Written request for trust registration |
Free format text: JAPANESE INTERMEDIATE CODE: R313Z02 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S131 | Request for trust registration of transfer of right |
Free format text: JAPANESE INTERMEDIATE CODE: R313135 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |