JP2006203206A - 半導体メモリ装置 - Google Patents

半導体メモリ装置 Download PDF

Info

Publication number
JP2006203206A
JP2006203206A JP2006010209A JP2006010209A JP2006203206A JP 2006203206 A JP2006203206 A JP 2006203206A JP 2006010209 A JP2006010209 A JP 2006010209A JP 2006010209 A JP2006010209 A JP 2006010209A JP 2006203206 A JP2006203206 A JP 2006203206A
Authority
JP
Japan
Prior art keywords
transistor
peripheral circuit
gate electrode
memory device
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006010209A
Other languages
English (en)
Other versions
JP5008050B2 (ja
Inventor
Bo-Tak Lim
任普托
Su-Yeon Kim
金秀▲連▼
Jong-Pil Son
孫鍾弼
Gong-Heum Han
韓公欽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2006203206A publication Critical patent/JP2006203206A/ja
Application granted granted Critical
Publication of JP5008050B2 publication Critical patent/JP5008050B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
    • F16K—VALVES; TAPS; COCKS; ACTUATING-FLOATS; DEVICES FOR VENTING OR AERATING
    • F16K31/00—Actuating devices; Operating means; Releasing devices
    • F16K31/02—Actuating devices; Operating means; Releasing devices electric; magnetic
    • F16K31/04—Actuating devices; Operating means; Releasing devices electric; magnetic using a motor
    • F16K31/047—Actuating devices; Operating means; Releasing devices electric; magnetic using a motor characterised by mechanical means between the motor and the valve, e.g. lost motion means reducing backlash, clutches, brakes or return means
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
    • F16K—VALVES; TAPS; COCKS; ACTUATING-FLOATS; DEVICES FOR VENTING OR AERATING
    • F16K31/00—Actuating devices; Operating means; Releasing devices
    • F16K31/02—Actuating devices; Operating means; Releasing devices electric; magnetic
    • F16K31/04—Actuating devices; Operating means; Releasing devices electric; magnetic using a motor
    • F16K31/05—Actuating devices; Operating means; Releasing devices electric; magnetic using a motor specially adapted for operating hand-operated valves or for combined motor and hand operation
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
    • F16K—VALVES; TAPS; COCKS; ACTUATING-FLOATS; DEVICES FOR VENTING OR AERATING
    • F16K31/00—Actuating devices; Operating means; Releasing devices
    • F16K31/44—Mechanical actuating means
    • F16K31/60—Handles
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
    • F16K—VALVES; TAPS; COCKS; ACTUATING-FLOATS; DEVICES FOR VENTING OR AERATING
    • F16K51/00—Other details not peculiar to particular types of valves or cut-off apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11898—Input and output buffer/driver structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mechanical Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】 半導体メモリ装置の動作に必要なキャパシタンスを提供するための動作キャパシタを提供すること。
【解決手段】 複数個の行と列の交差点ごとに連結される単位メモリセルがマトリックス形態に形成されるセル領域と、前記メモリセルのアクセス動作に必要な周辺回路素子が形成された領域のパターン密度と前記セル領域のパターン密度との間の差に起因するパターン形成の偏差が減少するように、半導体メモリ装置の動作には寄与しない擬似回路パターンが前記周辺回路素子に隣接して形成される領域に前記半導体装置の動作に必要な動作キャパシタが形成される周辺回路領域と、を具備する。
【選択図】 図２

Description

本発明は、半導体メモリ装置に係り、特に半導体メモリ装置の動作に必要なキャパシタンスを提供するための動作キャパシタに関する。
半導体メモリ装置は微細化に伴ってそのサイズが縮小されてきている。特に、短チャンネルＭＯＳＦＥＴ（Shot Channel Metal Oxide Semiconductor Field Effect Transistor）を用いた高密度ＤＲＡＭを作製するＵＬＳＬ技術では、素子の特性面からみると、短チャンネル効果によるトランジスタのオフ状態時の漏洩電流の増加及び活性領域の減少によるコンタクト抵抗の増加などの問題がある。そして、工程の側面からみると、素子が形成された領域間のパターン密度差による工程ばらつきの問題がある。
半導体メモリ装置の領域は大きくメモリセルが形成されるセル領域と、メモリセルのアクセス動作に必要な回路を構成するための周辺回路素子が形成される周辺回路領域とに分けられる。
従来の半導体メモリ装置においては前記セル領域と周辺回路領域との間にパターン密度の差が大きく現れた。前記パターン密度の差は単位面積当りに形成されるパターンの面積比率をいい、一定の面積内でパターン密度が同一であっても、パターンが均一に分布しない場合には工程上のばらつきが発生する。前記セル領域と周辺回路領域のパターン密度差により、フォトリソグラフィ工程、食刻工程、化学的機械的研磨工程、蒸着工程、及び洗浄工程などのような半導体素子の製造工程の全般にわたってローディング効果が発生する。
通常、ローディング効果とは食刻層の食刻率がパターン密度に従い変化する現象をさす。ゲートラインの食刻時に周辺回路領域のパターン密度が低くなってローディング効果が発生することにより、食刻残留物が残されるというの問題がある。また、前記セル領域と周辺回路領域との間のパターン密度差、即ち、前記セル領域のラインの密度及びこれよりも密度が小さいスペースと周辺回路領域のライン及びスペースの密度に起因して、以後の工程における平坦化用の酸化膜の蒸着時に前記セル領域は平坦化がよく進行するが、周辺回路領域では平坦化があまり進行せずにビットラインマスクの作業時に周辺回路領域でブリッジなどの問題が発生する確率が高くなる。このため、工程のばらつきが発生する。その結果、フォトリソグラフィ工程と食刻工程などでのローディング効果により素子間の均一なクリティカルディメンジョン（Critical Dimension；ＣＤ）を確保することが困難である。つまり、周辺回路領域の食刻が予め設定したよりもパターン形成の偏差が大きくなる結果につながる。
上述のような問題は半導体素子の小型化及び高密度化に従い一層深刻になり、これを解決するために複雑な工程及び装置を導入することによりその製作コストが顕著に増加するようになった。
前記ローディング効果の差を低減するために、前記周辺回路領域内にダミーパターンを形成する方法が提案されている。
以下、図４を参照して前記ローディング効果を低減するためのダミーパターンを有する半導体メモリ装置について詳しく説明する。
図４は従来の半導体メモリ装置のメモリセルの動作に必要な回路を構成するための素子が配置された単位周辺回路ブロックを示す平面図である。
図４を参照すると、Ｎウェル上に形成されるトランジスタ２及びパターン密度を均一にするためのダミーパターン４と、Ｐウェル上に形成されるトランジスタ１２及びダミーパターン１４を有する単位周辺回路ブロック１０が図示される。
前記トランジスタ２，１２は半導体メモリ装置のメモリセルのアクセス動作に必要な回路を構成するためのトランジスタである。
前記ダミーパターン４，１４はパターン形成の偏差を減らすために半導体メモリ装置の動作には寄与しない擬似回路パターンであって、前記トランジスタ２，１２に隣接して形成される。擬似回路パターン（ダミーパターン）４，１４はパターン密度を均一にして、フォトリソグラフィ工程と食刻工程などにおいてローディング効果差を減らすことにより、素子間に均一なクリティカルディメンジョンを確保する役割を果たす。
上述のように前記ダミーパターン４，１４を形成することにより、パターン形成の偏差を減らし、さらに効率的な信号インターフェースのためにトランジスタなどの素子が形成されない領域を設けて、前記トランジスタなどの素子が形成されない領域にノイズ信号の防止のためにキャパシタンスを提供するＭＯＳキャパシタを形成した。
図５は図４の単位周辺回路ブロックを含む周辺回路領域を概略的に示した平面図である。
図５を参照すると、単位周辺回路ブロック１０と単位周辺回路ブロック２０との間の効率的な信号インターフェースのためにトランジスタなどの素子がない領域３０が形成される。
前記トランジスタなどの素子がない領域３０には複数個のＭＯＳキャパシタ３２が形成される。前記ＭＯＳキャパシタ３２は電源電圧が使用される前記半導体メモリ装置の多様なＤＣ回路などにおいて前記電圧のレベルを安定化させて、ノイズ信号を防止する役割を果たす。そして、前記第３領域３０の以外にもチップのエッジ及びトランジスタなどの素子が形成されない領域にＭＯＳキャパシタが形成される。
図１は図４のＭＯＳキャパシタが適用された一例を具体的に示すブロック図である。
図１を参照すると、電源電圧端子ＶＤＤと第１ノードＮ１との間に連結される電流ミラー回路部５０及び基準電圧駆動部６０、前記基準電圧駆動部６０と接地電圧端子ＶＳＳとの間に連結される基準電圧制御部７０及び前記第１ノードＮ１と接地電圧端子ＶＳＳとの間に連結されるＭＯＳキャパシタＭＣを含む基準電圧発生回路が図示される。
前記基準電圧発生回路において前記ＭＯＳキャパシタＭＣは前記基準電圧駆動部６０と前記基準電圧制御部７０との間の電圧の基準電圧ＶＲＥＦを安定化させる。即ち、前記ＭＯＳキャパシタＭＣはパワーラインにノイズが印加されて電源電圧ＶＤＤが不安定になったとしても、これに影響されることなく所望の基準電圧ＶＲＥＦが維持されるように機能する。
前記ＭＯＳキャパシタＭＣは前記基準電圧発生回路ばかりか、内部電圧変換回路を含むそのほかのＤＣ回路に多様に適用されて、ノイズ信号に影響されることなく電圧のレベルを安定化させて一層安定的に半導体メモリ装置が動作できるように機能する。
しかしながら、コストを下げるのためにネットダイ（netdie）を増加させる場合に単位面積当りに形成されるトランジスタの数が増加し、よって、信号電圧のレベル安定化及びノイズ減少のためのＭＯＳキャパシタのサイズが減少する。そして、半導体メモリ素子の高集積化及び小型化などのような工程の微細化によるセルサイズの減少とこれに従うチップサイズの減少に応じて、信号インターフェースのための空間も減少し、ダミーパターンが形成される領域のダミーフィールドもネットダイの増加のために減少するため、ＭＯＳキャパシタのサイズが必然的に減少するという問題がある。
そこで、本発明の目的は、ＭＯＳキャパシタの量を確保して電源電圧のレベルを安定化させ、ノイズを減らし得る半導体メモリ装置を提供することにある。
本発明の他の目的は、高集積化及び小型化に伴って、チップ内でメモリセル駆動用回路を構成するトランジスタが形成されない領域が減少するに従って、ＭＯＳキャパシタを形成する空間が減少するというの問題を解決することができる半導体メモリ装置を提供することにある。
本発明のまた他の目的は、チップサイズの減少に従い、別途のＭＯＳキャパシタを確保するための空間を設けることなく十分なキャパシタの量を確保することにより、一層安定化された動作を図ることができる半導体メモリ装置を提供することにある。
このような目的を達成するために本発明の好適な一実施形態に係る半導体メモリ装置は、複数個の行と列の交差点ごとに連結される単位メモリセルがマトリックス形態に形成されるセル領域と、前記メモリセルのアクセス動作に必要な周辺回路素子と、前記周辺回路素子が形成された領域のパターン密度と前記セル領域のパターン密度との間の差に起因するパターン形成の偏差を減らすために、半導体メモリ装置の動作には寄与しない擬似回路パターンが前記周辺回路素子に隣接して形成すべき領域に前記擬似回路パターンを形成する代わりに前記装置の回路動作に必要な動作キャパシタとが形成される周辺回路領域と、を具備することを特徴とする。
ここで、前記動作キャパシタはＭＯＳキャパシタであることが好ましい。
また、前記周辺回路素子はＮ型ＭＯＳトランジスタまたはＰ型ＭＯＳトランジスタであることが好ましい。
また、前記トランジスタのうちゲート電極の幅が最も長い第１トランジスタよりもゲート電極の幅が相対的に狭い第２トランジスタが前記第１トランジスタに隣接して連続的に行方向に形成される場合には、前記周辺回路領域のうち前記第２トランジスタが形成されない領域に幅が前記第２トランジスタのゲート電極の幅よりも長いゲート電極を有するようにＭＯＳキャパシタを形成するることができる。
また、前記ＭＯＳキャパシタはゲート電極が前記第２トランジスタのゲート電極の長さと前記第２トランジスタのゲート電極間の長さとを合わせた長さに略一致するように形成されることができる。
このような目的を達成するために本発明の好適な他の実施形態に係る半導体メモリ装置は、複数個の行と列の交差点ごとに連結される単位メモリセルのアクセス動作に用いられる周辺回路素子と、前記周辺回路素子が形成された領域のパターン密度と前記単位メモリセルを複数有するセル領域のパターン密度との間の差に起因するパターン形成の偏差を減らすために半導体メモリ装置の動作には寄与しない擬似回路パターンを前記周辺回路素子に隣接して形成すべき領域に前記装置の回路動作時にキャパシタンスを提供するための動作キャパシタとが少なくとも１つ以上形成される周辺回路領域と、を有することを特徴とする。
また、本発明のまた他の好適な実施形態に係る半導体メモリ装置は、データ蓄積用メモリセルのアクセス動作に必要な回路を構成するために周辺回路トランジスタと、前記トランジスタのうちゲート電極の幅が一番大きい第１トランジスタよりも相対的に狭いゲート電極を有する第２トランジスタが略列方向に形成され、前記第２トランジスタのゲート電極の幅との和が前記第１トランジスタのゲート電極の幅よりも短くなるように形成される動作キャパシタを有する第１周辺回路ブロックと、前記第２トランジスタが行方向に連続して２つ以上形成される場合、前記第２トランジスタのゲート電極の長さと前記第２トランジスタのゲート電極間の長さとを合わせた長さに略一致し、前記第２トランジスタのゲート電極の幅との和が前記第１トランジスタのゲート電極の幅よりも短くなるように形成される動作キャパシタを有する第２周辺回路ブロックと、を備えることを特徴とする。
また、前記第１周辺回路ブロックまたは第２周辺回路ブロックを２つ以上有する周辺回路領域を備えることができる。
本発明は、改善された半導体メモリ装置を提供することにより、不足したＭＯＳキャパシタの量を確保して信号電圧のレベルを安定化させ、ノイズを減少させるという効果がある。
また、本発明は半導体メモリ装置が漸次高集積化及び小型化されるに従い、チップ内でメモリセルの駆動のための回路を構成するトランジスタが形成されない領域が減少することによって、動作キャパシタを形成する空間が減少するという問題を解決することができる。
また、本発明は半導体メモリ装置のサイズの減少に従い別途の動作キャパシタを確保するための空間を設けることなく十分なキャパシタの量を確保して半導体メモリ装置が一層安定した条件下で動作するという効果がある。
また、本発明は、半導体メモリ装置内での領域間のパターン密度を均一にしてフォトリソグラフィ工程と食刻工程などにおけるローディング効果の差を減らして素子間で均一なクリティカルディメンジョンを確保できるという効果がある。
以下、添付図を参照して本発明の好ましい実施形態を詳しく説明する。多様な実施形態における説明は、本発明の理解を助けることを意図したものであり、本発明の範囲を制限するものとして使用されてはならない。
図２は本発明の好適な第１の実施形態に係る動作キャパシタが形成された半導体メモリ装置の単位周辺回路領域を示す平面図である。
図２を参照すると、データ蓄積用メモリセルの動作に必要な回路を構成するための周辺回路素子１０２及び動作キャパシタ１０４が形成された周辺回路領域１００が図示されている。
第１の実施形態に係る動作キャパシタが形成された半導体メモリ装置は、複数個の行と列の交差点ごとに連結される単位メモリセルがマトリックス形態に形成されるセル領域（不図示）と、前記メモリセルのアクセス動作に必要な周辺回路素子１０２が形成される周辺回路領域１００と、を有する。
前記周辺回路領域１００には前記周辺回路素子１０２が形成されたパターン密度と前記セル領域のパターン密度との間の差に起因するパターン形成の偏差を減らすために、半導体メモリ装置の動作には寄与しない擬似回路パターン（ダミーパターン）が周辺回路素子１０２に隣接して形成される領域に前記擬似回路パターンを形成する代わりに前記半導体メモリ装置の回路動作に用いられる動作キャパシタ１０４が形成される。
前記動作キャパシタ１０４は前記半導体メモリ装置の安定した動作に要求されるものであって、電圧レベルを安定化しノイズを防止する役割を果たす。前記動作キャパシタ１０４はＭＯＳキャパシタであることが好ましい。
周辺回路素子１０２は、Ｎ型ＭＯＳトランジスタまたはＰ型ＭＯＳトランジスタ、ライン配線などの前記半導体メモリ装置のメモリセルのアクセス動作に求められる多様な素子を含む。図２においてはその例として周辺回路素子１０２がトランジスタである場合を示した。Ｎウェル上に形成されるトランジスタ１０２はＰ型トランジスタであり、Ｐウェル上に形成されるトランジスタ１１２はＮ型ＭＯＳトランジスタである。
一般に、ゲート電極の幅は図２でのゲート電極の縦方向の長さ（「ゲート幅」ともいう）を意味し、ゲート電極の長さ（ソースからドレインに向かう方向のゲート電極の長さをいい、「ゲート長」ともいう）は図２でのゲート電極の横方向の長さを意味する。そして、列方向とはゲート電極の幅（ゲート幅）の方向を意味し、行方向とはゲート電極の長さ（ゲート長）の方向を意味する。
前記周辺回路領域においては前記第２トランジスタが行方向に連続して２つ以上形成される場合でも、前記第２トランジスタのそれぞれの長さと一致するように形成されることができる。例えば、ゲート電極の幅が狭い第２トランジスタが２つ連続して行方向に形成される場合、動作キャパシタはそれぞれの第２トランジスタとその列が対応するように２つに分けられて形成されることができる。
それで、前記動作キャパシタ１０４は前記回路の動作時にキャパシタンスを提供してノイズ信号の防止及び回路の安定した動作を可能にするとともに、前記動作キャパシタ１０４は、前記メモリセル領域よりもパターン密度の低い前記周辺回路領域に形成されることにより、パターン密度を均一にしてフォトリソグラフィ工程と食刻工程などにおいてローディング効果の差を減らして素子間に均一なクリティカルディメンジョンが確保できるようにする役割を果たす。特に、前記メモリセル領域と周辺回路領域との間のパターン密度差を減らすためには、従来では擬似回路パターン（ダミーパターン）を形成していたが、このようなダミーパターンを形成する代わりにその領域に前記動作キャパシタ１０４を形成する。これによって、半導体メモリ装置の小型化及び高集積化に伴って動作キャパシタを形成する領域が不足するという問題を解決することができる。
前記動作キャパシタ１０４がＭＯＳキャパシタであり、Ｎウェル上に形成される場合には、ドレイン電極とソース電極とが１つに連結されて電源電圧ＶＤＤが供給され、ゲート電極が接地電圧ＶＳＳに連結される形態で形成される。この場合には、ゲート電極が前記動作キャパシタの第１極板の役割を果たし、ドレイン電極とソース電極とが１つに連結されて第２極板の役割を果たす。一方、前記ＭＯＳキャパシタ１０４がＰウェル上に形成される場合には、ドレイン電極とソース電極とが１つに連結されて接地電圧ＶＳＳに連結され、ゲート電極に電源電圧ＶＤＤが供給される形態で形成される。この場合でも同様に、ゲート電極が前記動作キャパシタの第１極板の役割を果たし、ドレイン電極とソース電極とが１つに連結されて第２極板の役割を果たす。但し、それぞれの極性は反対となる。
そして、第１の実施形態に係る半導体メモリ装置の周辺回路領域１００における前記動作キャパシタ１０４は、周辺回路素子１０２のうちゲート電極の幅が一番大きい第１トランジスタよりも狭いゲート電極の幅を有する第２トランジスタと列方向における幅が略一致するように形成されることが好ましい。
前記動作キャパシタ１０４のゲート電極の幅と前記第２トランジスタのゲート電極の幅との和は前記第１トランジスタのゲート電極の幅よりも短くなるように形成されることができる。これは前記周辺回路領域１００の幅が前記第１トランジスタの幅に依存するからである。
本発明の好適な第２の実施形態に係る動作キャパシタが形成される半導体メモリ装置は、複数個の行と列の交差点ごとに連結された単位メモリセルのアクセス動作に必要な周辺回路素子と、前記周辺回路素子が形成されたパターン密度と前記単位メモリセルを複数有するセル領域との間のパターン密度の差に起因するパターン形成の偏差を減らすために、半導体メモリ装置の動作には寄与しない擬似回路パターンが前記周辺回路素子に隣接して形成される領域に前記装置の回路動作時にキャパシタンスを提供するための動作キャパシタが少なくとも１つ以上形成される周辺回路領域と、を有する。
図１を参照すると、セル領域（不図示）と周辺回路領域１００との間の回路パターン密度の差に起因するパターン形成の偏差を減らすために、擬似回路パターン（ダミーパターン）が形成された領域に半導体メモリ装置の回路動作時に要求されるキャパシタンスを提供するための動作キャパシタが前記周辺回路領域１００に形成される。前記ダミーパターンの一部は従来のようにその領域にそのまま形成されてもよいし、一部のダミーパターンが形成された領域に前記動作キャパシタが形成されてもよい。即ち、前記半導体メモリ装置の回路動作時に要求されるキャパシタンスの量を十分に提供できる程度の動作キャパシタが形成される場合には、前記ダミーパターンの一部が従来のようにその領域にそのまま形成されてもよい。
図３は本発明の好適な第３の実施形態に係る動作キャパシタが形成された半導体メモリ装置の単位周辺回路領域を示す平面図である。
図３を参照すると、データ蓄積用メモリセルの動作に必要な回路を構成するために周辺回路素子２０２及び動作キャパシタ２０４，２０５，２０６，２０７が形成された周辺回路領域２００が図示される。
前記動作キャパシタ２０４，２０５，２０６，２０７は上記の回路の動作時にキャパシタンスを提供してノイズ信号の防止及び回路の安定な動作を可能にする。また、前記動作キャパシタ２０４，２０５，２０６，２０７が前記メモリセル領域よりも回路パターン密度の低い前記周辺回路領域に形成されることにより、前記メモリセル領域と周辺回路領域との間のパターン密度の差を減らし、フォトリソグラフィ工程や食刻工程などにおけるローディング効果の差を低減し、素子間に均一なクリティカルディメンジョンを確保し得る役割を果たす。
周辺回路素子２０２は、Ｎ型ＭＯＳトランジスタまたはＰ型ＭＯＳトランジスタ、ライン配線などの前記半導体メモリ装置のメモリセルにアクセスするために用いられる多様な素子を含む。図３では例として前記周辺回路素子がトランジスタである場合を示している。前記動作キャパシタ２０４，２０５，２０６，２０７はＭＯＳキャパシタであることが好ましい。この場合、Ｎウェル上に形成されるトランジスタ２０２はＰ型ＭＯＳトランジスタであり、Ｐウェル上に形成されるトランジスタ２１２はＮ型ＭＯＳトランジスタである。
前記周辺回路素子２０２がトランジスタである場合、前記トランジスタのうちゲート電極の幅が一番長い第１トランジスタよりもゲート電極の幅が狭い第２トランジスタが前記第１トランジスタに隣接して行方向に形成されるとき、前記第２トランジスタが形成されない領域に長さが前記第２トランジスタのゲート電極の長さよりも大きいゲート電極を有する動作キャパシタを形成することができる。ここで、前記動作キャパシタのゲート電極の長さは前記第２トランジスタのゲート電極の長さと前記第２トランジスタのゲート電極間の長さとを合わせた長さに略一致するように形成することができる。例えば、前記第２トランジスタが行方向に連続して２つが形成される場合、前記第２トランジスタの列方向に前記第２トランジスタのそれぞれのゲート電極の長さと前記ゲート電極間の長さとを合わせた長さに略一致するように形成されて、１つの動作キャパシタで形成することができる。
前記第２トランジスタが連続して行方向に形成される場合には、前記動作キャパシタ２０４のゲート電極の長さが２つ以上の第２トランジスタのゲート電極の長さとそれらの間の長さとを合わせた長さに略一致する程度で広く形成されることにより、一層大きなキャパシタンスを提供することができる。キャパシタンスは電極板の面積に比例し両方の電極板間の距離に反比例するため、より大きいキャパシタンスを提供することができる。
図２において動作キャパシタ２０４は前記第２トランジスタが連続して行方向に三つ形成される場合に、動作キャパシタ２０６は四つが連続して行方向に形成された場合に、動作キャパシタ２０７は二つが連続して行方向に形成される場合に、それぞれ前記第２トランジスタ２０２が形成されない領域に形成されたものである。そして、動作キャパシタ２０５は前記第２トランジスタ２０２が連続して行方向に形成されない場合に、前記第２トランジスタ２０２が形成されない領域に形成されたものである。
また、本発明の好適な他の実施形態に係る半導体メモリ装置は動作キャパシタが形成される第１周辺回路ブロック及び動作キャパシタが形成される第２周辺回路ブロックを備えることができる。
前記第１周辺回路ブロックはデータを蓄積するためのメモリセルのアクセス動作に必要な回路を構成するために周辺回路トランジスタが形成され、前記トランジスタのうちゲート電極の幅が一番長い第１トランジスタよりも狭いゲート電極を有する第２トランジスタと列方向の長さが略一致し、前記第２トランジスタのゲート電極の幅との和が前記第１トランジスタのゲート電極の幅よりも短くなるように形成される動作キャパシタを有する。
前記第２周辺回路ブロックは前記第２トランジスタが行方向に連続して２つ以上に形成される場合、前記第２トランジスタのゲート電極の長さと前記第２トランジスタのゲート電極間の長さとを合わせた長さに略一致し、前記第２トランジスタのゲート電極の幅との和が前記第１トランジスタのゲート電極の幅よりも短くなるように形成される動作キャパシタを有する。
ここで、前記動作キャパシタはＭＯＳキャパシタであることが好ましい。これによって、前記半導体メモリ装置が安定的に動作し、電圧レベルの安定化及びノイズの防止に寄与する。
前記第１周辺回路ブロックにおいては、前記第２トランジスタが行方向に連続して２つ以上形成されても、前記第２トランジスタのそれぞれのゲート長さに対応して１つずつ形成される。そして、前記第２周辺回路ブロックでは前記第２トランジスタが行方向に連続して２つ以上形成される場合には前記第２トランジスタのゲート電極の長さと前記第２トランジスタのゲート電極間の長さとを合わせた長さに略一致して形成される。
また、前記半導体メモリ装置は前記第１周辺回路ブロックまたは第２周辺回路ブロックを２つ以上有する周辺回路領域を備えることができる。
上述した実施形態に示されるように、周辺回路領域ではメモリセルのアクセス動作に必要な回路を構成するために周辺回路素子が形成されるが、常に一定の幅で形成されるのではないため、ダミーフィールド、即ち、擬似回路パターンが形成される領域が存在する。このようなダミーフィールドに動作キャパシタを形成することにより、半導体メモリ装置の動作においてＤＣ回路、例えば、内部電圧変換回路及び基準電圧発生回路などにおける電圧のレベルを更に安定化させることができる。
本発明の好適な実施形態に係る半導体メモリ装置は上述した実施の形態に限定されず、本発明の基本原理を逸脱しない範囲内で多様に設計され応用されるのは当業者には明らかであろう。
ＭＯＳキャパシタが適用された一例を具体的に示すブロック図である。 本発明の好適な第１の実施形態に係る動作キャパシタが形成される半導体メモリ装置の周辺回路領域を示す平面図である。 本発明の好適な第３の実施形態に係る動作キャパシタが形成される半導体メモリ装置の周辺回路領域を示す平面図である。 従来の半導体メモリ装置のメモリセルの動作に必要な回路を構成するための素子が配置された単位周辺回路ブロックを示す平面図である。 図４の単位周辺回路ブロックを含む周辺回路領域を概略的に示す平面図である。
符号の説明
１００，２００：周辺回路領域
１０２，２０２：トランジスタ
１０４，２０４，２０５，２０６，２０７：動作キャパシタ

Claims (14)

  1. 複数個の行と列の交差点ごとに連結される単位メモリセルがマトリックス形態に形成されるセル領域と、
    前記メモリセルのアクセス動作に必要な周辺回路素子と、前記周辺回路素子が形成された領域のパターン密度と前記セル領域のパターン密度との間の差に起因するパターン形成の偏差を減らすために、半導体メモリ装置の動作には寄与しない擬似回路パターンを前記周辺回路素子に隣接して形成すべき領域に前記装置の回路動作に必要とされる動作キャパシタとが形成される周辺回路領域と、を具備することを特徴とする半導体メモリ装置。
  2. 前記動作キャパシタは、ゲート電極が第１極板の役割を果たし、ドレイン電極とソース電極とが１つに連結されて第２極板の役割を果たすＭＯＳキャパシタであることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記周辺回路素子は、Ｎ型ＭＯＳトランジスタまたはＰ型ＭＯＳトランジスタであることを特徴とする請求項２に記載の半導体メモリ装置。
  4. 前記トランジスタのうちゲート電極の幅が一番長い第１トランジスタよりもゲート電極の幅が相対的に狭い第２トランジスタが前記第１トランジスタに隣接して連続的に行方向に形成される場合には、前記周辺回路領域のうち前記第２トランジスタが形成されない領域に長さが前記第２トランジスタのゲート電極の長さよりも長いゲート電極を有する動作キャパシタが形成されることを特徴とする請求項３に記載の半導体メモリ装置。
  5. 前記動作キャパシタは、ゲート電極が前記第２トランジスタのゲート電極の長さと前記第２トランジスタのゲート電極間の長さとを合わせた長さに略一致するように形成されることを特徴とする請求項４に記載の半導体メモリ装置。
  6. 複数個の行と列の交差点ごとに連結される単位メモリセルのアクセス動作に必要な周辺回路素子と、前記周辺回路素子が形成された領域のパターン密度と前記単位メモリセルを複数有するセル領域との間のパターン密度の差に起因するパターン形成の偏差を減らすために、半導体メモリ装置の動作には寄与しない擬似回路パターンを前記周辺回路素子に隣接して形成すべき領域に、前記装置の回路動作時にキャパシタンスを提供するための動作キャパシタとが少なくとも１つ以上形成される周辺回路領域を有することを特徴とする半導体メモリ装置。
  7. 前記動作キャパシタは、ゲート電極が第１極板の役割を果たし、ドレイン電極とソース電極とが１つに連結されて第２極板の役割を果たすＭＯＳキャパシタであることを特徴とする請求項６に記載の半導体メモリ装置。
  8. 前記周辺回路素子はＮ型ＭＯＳトランジスタまたはＰ型ＭＯＳトランジスタであることを特徴とする請求項７に記載の半導体メモリ装置。
  9. 前記トランジスタのうちゲート電極の幅が一番長い第１トランジスタよりもゲート電極の幅が相対的に狭い第２トランジスタが前記第１トランジスタに隣接して連続的に行方向に形成される場合には、前記第２トランジスタが形成されない領域に長さが前記第２トランジスタのゲート電極の長さよりも長いゲート電極を有する動作キャパシタが形成されることを特徴とする請求項８に記載の半導体メモリ装置。
  10. 前記動作キャパシタは、ゲート電極が前記第２トランジスタのゲート電極の長さと前記第２トランジスタのゲート電極間の長さとを合わせた長さに略一致するように形成されることを特徴とする請求項９に記載の半導体メモリ装置。
  11. データを蓄積するためのメモリセルのアクセス動作に必要な回路を構成するために周辺回路トランジスタが形成され、前記トランジスタのうちゲート電極の幅が一番大きい第１トランジスタよりも相対的に狭いゲート電極を有する第２トランジスタが略列方向に形成され、前記第２トランジスタのゲート電極の幅との和が前記第１トランジスタのゲート電極の幅よりも短くなるように形成される動作キャパシタを有する第１周辺回路ブロックと、
    前記第２トランジスタが行方向に連続して２つ以上形成される場合、前記第２トランジスタのゲート電極の長さと前記第２トランジスタのゲート電極間の長さとを合わせた長さに略一致し、前記第２トランジスタのゲート電極の幅との和が前記第１トランジスタのゲート電極の幅よりも短くなるように形成される動作キャパシタを有する第２周辺回路ブロックと、を備えることを特徴とする半導体メモリ装置。
  12. 前記動作キャパシタはＭＯＳキャパシタであることを特徴とする請求項１１に記載の半導体メモリ装置。
  13. 前記第１周辺回路ブロックまたは前記第２周辺回路ブロックを２つ以上有する周辺回路領域を備えることを特徴とする請求項１２に記載の半導体メモリ装置。
  14. 複数個の行と列の交差点ごとに連結される単位メモリセルがマトリックス形態に形成されるセル領域と、
    前記メモリセルのアクセス動作に必要な周辺回路素子と、前記周辺回路素子の電圧レベルを安定化するために電源電圧端子と接地電圧端子との間に接続されるキャパシタと、が形成される周辺回路領域と、
    を具備することを特徴とする半導体メモリ装置。
JP2006010209A 2005-01-18 2006-01-18 半導体メモリ装置 Active JP5008050B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2005-0004435 2005-01-18
KR1020050004435A KR100610022B1 (ko) 2005-01-18 2005-01-18 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
JP2006203206A true JP2006203206A (ja) 2006-08-03
JP5008050B2 JP5008050B2 (ja) 2012-08-22

Family

ID=36682969

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006010209A Active JP5008050B2 (ja) 2005-01-18 2006-01-18 半導体メモリ装置

Country Status (4)

Country Link
US (1) US7608880B2 (ja)
JP (1) JP5008050B2 (ja)
KR (1) KR100610022B1 (ja)
CN (1) CN100587956C (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012009588A (ja) * 2010-06-24 2012-01-12 Renesas Electronics Corp 半導体集積回路装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8286114B2 (en) * 2007-04-18 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3-dimensional device design layout
US8237201B2 (en) 2007-05-30 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Layout methods of integrated circuits having unit MOS devices
KR100933686B1 (ko) 2008-08-29 2009-12-23 주식회사 하이닉스반도체 전하저장회로 및 그를 이용한 전압 안정화 회로, 전하저장방법
CN101894826B (zh) * 2009-05-18 2012-05-30 比亚迪股份有限公司 一种电路连接装置
KR101841199B1 (ko) * 2011-12-07 2018-03-23 삼성전자주식회사 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치
KR102409871B1 (ko) * 2015-10-22 2022-06-20 에스케이하이닉스 주식회사 기준전압 생성회로, 이를 이용하는 리시버, 반도체 장치 및 시스템

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10107235A (ja) * 1996-09-27 1998-04-24 Hitachi Ltd ゲートアレーｌｓｉの構成方法とこれを用いた回路装置
JP2001185700A (ja) * 1999-12-27 2001-07-06 Mitsubishi Electric Corp 半導体記憶装置
JP2002198435A (ja) * 2000-10-02 2002-07-12 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその製造方法
JP2003514391A (ja) * 1999-11-18 2003-04-15 インフィネオン テクノロジーズ ノース アメリカ コーポレイション リソグラフィにおいてダミー充填を用いる最適化されたデカップリングキャパシタ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02298068A (ja) * 1989-05-12 1990-12-10 Matsushita Electron Corp 半導体集積装置
JP3720064B2 (ja) * 1994-01-20 2005-11-24 株式会社ルネサステクノロジ 半導体集積回路
JP4794030B2 (ja) * 2000-07-10 2011-10-12 ルネサスエレクトロニクス株式会社 半導体装置
JP2002270788A (ja) * 2001-03-14 2002-09-20 Fujitsu Ltd 半導体装置及びその製造方法
US6740940B2 (en) * 2001-11-27 2004-05-25 Samsung Electronics Co., Ltd. Semiconductor memory devices having dummy active regions
JP2003332580A (ja) * 2002-05-09 2003-11-21 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR100481870B1 (ko) * 2002-12-06 2005-04-11 삼성전자주식회사 일회적 프로그래밍이 가능한 롬을 구비하는 반도체 장치및 그 제조방법
JP4778689B2 (ja) * 2004-06-16 2011-09-21 パナソニック株式会社 標準セル、標準セルライブラリおよび半導体集積回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10107235A (ja) * 1996-09-27 1998-04-24 Hitachi Ltd ゲートアレーｌｓｉの構成方法とこれを用いた回路装置
JP2003514391A (ja) * 1999-11-18 2003-04-15 インフィネオン テクノロジーズ ノース アメリカ コーポレイション リソグラフィにおいてダミー充填を用いる最適化されたデカップリングキャパシタ
JP2001185700A (ja) * 1999-12-27 2001-07-06 Mitsubishi Electric Corp 半導体記憶装置
JP2002198435A (ja) * 2000-10-02 2002-07-12 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012009588A (ja) * 2010-06-24 2012-01-12 Renesas Electronics Corp 半導体集積回路装置

Also Published As

Publication number Publication date
CN100587956C (zh) 2010-02-03
KR100610022B1 (ko) 2006-08-08
CN1825591A (zh) 2006-08-30
US20060157737A1 (en) 2006-07-20
KR20060083568A (ko) 2006-07-21
JP5008050B2 (ja) 2012-08-22
US7608880B2 (en) 2009-10-27

Similar Documents

Publication Publication Date Title
US7883970B2 (en) Semiconductor device having decoupling capacitor and method of fabricating the same
JP5008050B2 (ja) 半導体メモリ装置
US9673195B2 (en) Semiconductor device having sufficient process margin and method of forming same
JP3910047B2 (ja) 半導体記憶装置
US8933508B2 (en) Memory with isolation structure
JP4507119B2 (ja) 半導体装置およびその製造方法
US8188534B2 (en) Semiconductor memory device
US8507995B2 (en) Semiconductor memory device
JP2007053321A (ja) 半導体記憶装置
US6950367B2 (en) Memory embedded logic integrated circuit mounting memory circuits having different performances on the same chip
KR0145058B1 (ko) 스태틱 랜덤 억세스 메모리 소자 및 제조방법
JP4609722B2 (ja) 強誘電体記憶装置および電子機器
US6845035B2 (en) Semiconductor memory device
KR100338415B1 (ko) 더미 사진 식각 패턴을 사용하는 금속 산화 반도체 커패시터
KR101095271B1 (ko) 반도체 구조물； 및 메모리 어레이 및 반도체 구조물의 형성 방법
JP2009094463A (ja) 磁器コンデンサを有するｄｒａｍセル
US7419913B2 (en) Methods of forming openings into dielectric material
JP2001148471A (ja) 半導体集積回路装置
JP2009088475A (ja) Ｄｒａｍセル
JP2003037249A (ja) 半導体集積回路装置
US7733707B2 (en) 1-transistor type DRAM cell, DRAM device and DRAM comprising thereof and driving method thereof and manufacturing method thereof
JPH11168192A (ja) 半導体記憶装置
JP4322474B2 (ja) 半導体集積回路装置
JP2003068880A (ja) 半導体集積回路装置
JP2007294695A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20080201

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080620

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081225

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120404

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120424

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120524

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5008050

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150608

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250