CN1495875A - 制作半导体器件的方法和生成掩膜图样的方法 - Google Patents

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Abstract

半导体衬底被至少一个槽分成面积较大的第一区和面积较小的第二区。在包含所述槽的内部的半导体衬底表面上形成绝缘膜。利用具有格子窗图样的蚀刻掩膜使所述绝缘膜受到蚀刻，其中，在第一区中，以形成与所述格子窗图样相应的多个开孔的形式形成所述格子窗图样。作为选择，利用具有单独一个开孔图样和格子窗图样的蚀刻掩膜，在第一区中形成与单独一个开孔图样对应的多个开孔，并且使绝缘膜受到蚀刻，其中，在第二区中，以形成与所述格子窗图样相应的多个开孔的形式形成所述格子窗图样。在这两种情况下，都将多余的绝缘膜抛光去掉。

Description

制作半导体器件的方法和生成掩膜图样的方法
技术领域
本发明涉及制作半导体器件的方法，特别涉及一种通过由多个槽把半导体衬底表面分成多个区的浅沟槽隔离(STI)方法中的化学机械抛光(CMP)过程，在使绝缘模平整过程中减少表面高度差异度的技术。
背景技术
STI方法通过把半导体衬底表面分成多个区而形成多个槽(分区槽)，同时还在包含各分区槽内部的半导体衬底表面上形成绝缘膜，以及平整所述绝缘膜的过程，被用于分离半导体器件。
在STI方法中，关键在于平整被分成的各区，而在这种平整过程中不对半导体衬底的表面造成不利的影响。CMP过程作为一种平整方法，最近发现了多种应用。
图16是说明一种现有技术制作半导体器件方法各步骤的示意图。
使图16A中所示半导体衬底10的表面形成有如图16B所示的多个分区槽10a，从而由各槽10a把衬底10分成第一区Aw和第二区An，其中所述第一区是面积相对较大的活性区，而第二区是面积相对较小的活性区。接下去有如图16C所示那样，在包含所述各槽10a内部的衬底10上形成绝缘膜(氧化膜)11。所述绝缘膜11呈现被埋置于所述各槽10a内的状态。
继而，如图16D所示，给绝缘膜11覆盖蚀刻掩膜12，所述掩膜上与第一区Aw相应的位置处有单独一个开孔图样12c。所述开孔图样12c位置与第一区Aw上的绝缘膜11w对应。所述掩膜12被重叠在绝缘膜上的第一区Aw部分由Dw表示。
在图16D所示的情况下，利用掩膜12使绝缘膜11受到蚀刻，形成图16E所示的组件。具体地说，只有第一区Aw与掩膜12的开孔图样12c对应部分的绝缘膜11w受到蚀刻。所述被蚀刻的部分限于第一区Aw上的绝缘膜11w。与开孔图样12c对应位置处的绝缘膜11w部分被蚀刻掉，形成开孔11q。参考标号11w1指明在与所述重叠区域Dw相应位置处绝缘膜的多余部分。
在图16E的情况下，利用CMP过程，从所述衬底10的表面去掉所述绝缘膜11。具体地说，去掉第二区An上的绝缘膜11n以及第一区Aw上绝缘膜的多余部分11w1，达到只在各槽10a中埋置有绝缘膜11的状态，如图16F所示。所述各槽10a中隐藏的绝缘膜构成埋置绝缘膜11u。
理想的是，每个埋置绝缘膜11u的上表面和衬底10的上表面被平整为互相平齐的状态。
按照这种现有技术，把绝缘膜蚀刻掉的过程，目的仅在于使所述第一区具有相对较大的面积。具体地说，不去掉具有相对较小面积之第二区中的绝缘膜。于是，在接下去的CMP过程中，绝缘膜的存在失去均一性，每个分区槽中的绝缘膜表面与半导体衬底表面之间出现较大的高度差异。
比如，在形成晶体管栅极的过程中，较大的表面高度差异引起半导体衬底上形成的多晶硅膜厚度不规则。结果，就有可能有蚀刻的残余物残余在多晶硅膜上。麻烦的是，这种残余物常会引起各栅极之间或者栅极与其它布线层之间的短路。
在实行CMP过程的情况下，为避免这种麻烦，把绝缘膜设定成与半导体衬底相同的表面高度，会局部地出现过抛光。于是，使所述活性区中形成的半导体器件的特性受到不利的影响。
发明内容
于是，本发明的主要目的在于提供一种制作半导体器件的方法以及生成掩膜图样的方法，其中，避免所述局部的过抛光，并减小各分区槽中绝缘膜的表面与半导体衬底表面之间的高度差异，从而提高半导体衬底表面的平坦度。
通过以下结合附图给出的详细描述，将使上述以及其它目的、特点和优点变得愈为清晰。
作为上述问题的第一方案，本发明提供一种制作半导体器件的方法，它包括如下步骤。
具体地说，在第一步时，形成多个分区槽，用以把半导体衬底的表面分成具有相对较大面积的第一区和具有相对较小面积的第二区。
在第二步时，为将绝缘膜埋置在各分区槽中，在半导体衬底的表面上形成绝缘膜。通过形成这一绝缘膜，也就在各分区槽内充填有绝缘膜。只须在各分区槽内形成所述绝缘膜，而需要除去半导体衬底表面上的绝缘膜。为此，在第三步中使所述绝缘膜受到蚀刻。
在第三步时，利用具有格子窗图样的蚀刻掩膜使绝缘膜受到蚀刻，其中，在第一区中，以形成与所述格子窗图样相应的格子开口的形式形成所述格子窗图样。
在第四步时，在蚀刻之后，使半导体衬底上多余的绝缘膜被抛光掉。结果，露出半导体衬底的表面，同时，绝缘膜呈现被埋置于各分区槽内的状态。
简而言之，本发明提供一种制作半导体器件的方法，它包括：第一步，形成至少一个分区槽，用以将半导体衬底的表面分成具有相对较大面积活性区的第一区和具有相对较小面积活性区的第二区；第二步，在包含所述各分区槽内部之半导体衬底的表面上形成绝缘膜；第三步，利用具有格子窗图样的蚀刻掩膜使绝缘膜受到蚀刻，其中，在第一区中，以形成与所述格子窗图样相应的格子开口的形式形成所述格子窗图样；以及第四步，把所述绝缘膜上多余的绝缘膜抛光掉。
通过与现有技术比较来说明本发明。按照现有技术，利用单独一个开孔蚀刻所述绝缘膜，其中，在第一区中，以形成与所述开孔图样相应的开孔的形式形成所述单独一个开孔图样。于是，第一区中开孔的面积就比较大，并因此而使第一区中存在的绝缘膜较少。把绝缘膜存在率定义为每单位半导体衬底面积表现的绝缘膜存在面积的比率。在现有技术中，第一区中的所述开孔面积较大，而绝缘膜的存在较少。因此，在抛光去掉绝缘膜的过程中，常常是在第一区中比在具有足够大的绝缘膜存在率的第二区中更有可能过抛光。这就构成产生各分区槽中的绝缘膜表面与半导体衬底表面之间高度差异的原因。
相反，按照本发明，利用具有格子窗图样的蚀刻掩膜代替单独一个开孔图样的蚀刻掩膜，使第一区中的绝缘膜受到蚀刻。具体地说，以在第一区中形成与格子窗图样对应之格子开孔的方式，采用在与第一区相应位置处的格子窗图样蚀刻所述绝缘膜。使所述格子开孔的总面积小于单独一个开孔的面积。在相邻的格子开孔之间保持框形格子部分。与现有技术的单独一个开孔相比，第一区中绝缘膜存在率成正比地增大。而不再会是第一区中绝缘膜存在率慢慢地增大，因此，第一区中的绝缘膜存在率接近于第二区中的绝缘膜存在率。于是，在抛光过程中，可使第一区中被抛光去掉的量接近第二区中被抛光去掉的量。具体地说，通过调节所述绝缘膜存在率，使抛光过程中绝缘膜厚度减小的比率受到控制，并能可靠地使整个绝缘膜表面上绝缘膜厚度的减小比率均匀。于是，可以防止局部的过抛光，从而减少各分区槽中绝缘膜的表面与半导体衬底表面之间的高度差异。换句话说，所述两种表面的高度是相等的。结果，使半导体衬底的表面平整度得到提高，从而改善半导体器件的特性。
前述方案意味着，通过对现有技术第一区中的单独一个开孔加上格子，并因此而使第一区中的绝缘膜存在率不再是慢慢地增大，就使第一和第二区中的绝缘膜存在率相同。另一方面，下面所说的另一个方案意味着，通过对第二区增加开孔，就像第一区中不再是单独一个开孔那样，而使第二区中的绝缘膜存在率不再会是较快地减少，从而使第一和第二区中的绝缘膜存在率相同。两种结论的区别在于增加格子，还是增加开孔。
按照本发明，作为关于上述问题的第二方案，提供一种制作半导体器件的方法，包括如下步骤：
具体地说，在第一步，使半导体衬底表面形成多个分区槽，将衬底表面分成构成相对较大面积之活性区的第一区，以及构成相对较小面积之活性区的第二区。
在第二步，在包含所述分区槽内部的半导体衬底的表面上形成绝缘膜。
在第三步，以在第一区中形成与单独一个开孔图样对应的单独开孔，而在第二区中形成与格子窗图样对应的格子开孔的方式，利用具有这种单独开孔图样和这种格子窗图样的蚀刻掩膜，使所述绝缘膜受到蚀刻。
在第四步，抛光去掉半导体衬底上多余的绝缘膜。
所述第一、第二和第四步与上述方案的相应步骤相同。所述这个第二方案的特点在于第三步。
采用类似于现有技术那样具有单独开孔图样的掩膜图样，使第一区中的绝缘膜受到蚀刻。不过，在第二方案中，现有技术不予蚀刻的第二区绝缘膜也受到蚀刻。具体地说，在与第二区相应的位置设置格子窗图样。由于这样做，以在第二区中形成与格子窗图样对应的格子开孔的方式，使绝缘膜受到蚀刻。于是，在第二区中形成现有技术中所不形成的格子开孔。因此，与缺少这种开孔的现有技术相比，使第二区中的绝缘膜存在率减小。因而，使第二区中相反的较高绝缘膜存在率得以被减小，由此而使第二区中的绝缘膜存在率与第一区中的接近。这种方法使得通过抛光过程在第一区中抛光去掉的绝缘膜的量接近第二区中抛光去掉的绝缘膜的量。具体地说，通过调整所述绝缘膜存在率，使抛光过程中绝缘膜厚度减小的比率受到控制，并因此而可以使整个绝缘膜表面上的绝缘膜厚度减小比率相同。结果，可以防止局部过抛光，从而减少各分区槽中绝缘膜表面与半导体衬底表面之间的高度差异。换句话说，所述两种表面的高度是相等的。相应地，使半导体衬底的表面平整度得到改善，从而提高所述半导体器件的特性。
有关所述蚀刻掩膜的格子窗图样，最好将它与所述活性区的重叠宽度设定得小于它与所述单独开孔图样重叠的宽度。
由于这样做，即使采用较小面积的活性区，也能生成一个反转图样。采用减小重叠宽度的格子形式，使蚀刻之后绝缘膜的机械强度增加。结果，可以稳定的方式使绝缘膜受到抛光，从而容易控制到达半导体衬底表面的露出。
以下说明按照本发明生成掩膜图样的方法。
本发明第一种生成掩膜图样的方法包括以下各步骤：输入设计图样，按照预定的规则把设计图样分成多个区域，在所分成的多个区域之一中生成反转图样，以便生成被改形成为格子形式的掩膜图样。
这种生成蚀刻掩膜所用掩膜图样的方法与上述第一方案对应。按照本发明，以与所采用的设计图样相适应的方式防止过抛光。于是，可由第一和第二区之间相等的绝缘膜存在率，生成具有格子形式反转图样的掩膜图样。这种掩膜图样有效地提高了半导体衬底的表面平整度。
作为另一种方案，本发明提供第二种生成掩膜图样的方法，它包括以下各步骤：输入设计图样，按照预定的规则把设计图样分成多个区域，在所分成的多个区域中的一个给定区域中生成反转图样，同时在多个区域中的另一个中生成反转图样并将此反转图样改形成格子形式，使所述反转图样与格子反转图样合成。按照这种方法，可以按所述的次序或相反的次序实行所述生成反转图样的步骤和格子反转图样的步骤，或者同时实行。
这种方法用于生成与上述第二方案对应的蚀刻掩膜所用的掩膜图样。按照本发明，以与设计图样数据库中所包含的多种多样设计图样相适应的方式，防止局部过抛光。于是，通过合成反转图样和有格子的反转图样，生成掩膜图样。对于使第一和第二区之间的绝缘膜存在率相等以及提高半导体衬底表面平整度而言，这种掩膜图样是有效的。
按照本发明的另一方面，一种生成掩膜图样的方法，最好包括如下步骤：输入设计图样，并通过对输入的设计图样模拟，确定表面高度差异的量，再根据所述模拟的表面高度差异是否轻微，选择上述第一和第二生成掩膜图样方法中之一。
按照这种方法，对于所用的设计图样模拟高度差异，并根据所模拟的表面高度差异是否轻微还是严重，选择所述第一或第二生成掩膜图样方法。具体地说，在使能够适宜生成掩膜图样方法最为优化的同时，生成掩膜图样。结果，就能够在最佳状态的反转图样基础上生成掩膜图样。从而，以与所用设计图样适应的方式防止局部过抛光。另外，也可在使第一和第二区之间绝缘膜存在率相同基础上的最佳反转图样生成掩膜图样。这种掩膜图样有效地提高半导体衬底的表面平整度。
上述每种掩膜图样生成方法最好还包括如下步骤：通过对所生成的掩膜图样模拟，确定表面高度差异的量，以及根据预定的规则将模拟的表面高度差异量与所期望的值比较，并在比较结果落入与所预定的条件相符情况下，变换选择所述预定规则，并重复每一步。
按照这种方法，对于所生成的掩膜图样模拟所述高度差异，并在所述模拟的表面高度差异量与期望值之间比较的结果不能令人满意的情况下，变换选择所述预定规则(宽度、间隔、密度、形状等)。根据如此变换选择的规则，重复类似的过程，以使所述高度差异模拟的比较结果令人满意。这种方法在可适用的规则最佳的同时，生成掩膜图样。于是，可以在最佳的成格子的反转图样基础上生成掩膜图样。从而可按与设计数据库中包含的各种各样设计图样适应的方式防止局部过抛光。还能在使第一和第二区之间的绝缘膜存在率相同的最佳格子反转图样时，生成掩膜图样。这种掩膜图样有效地提高半导体衬底的表面平整度。
按照上述各方法，确定表面高度差异量的步骤最好包括如下子步骤：把所述设计图样分成多个区域；计算每个区的图样密度，并根据所述图样密度变换选择与活性区的重叠宽度或格子形式的宽度。
通过根据所述图样密度变换选择具有活性区的重叠宽度或格子形式的宽度，可使所有多个分区的绝缘膜存在率相同，而且可以通过防止局部过抛光，生成最适宜于提高半导体衬底的表面平整度的掩膜图样。
在上述制作半导体器件的方法中，通过既在所述第一区又在第二区中形成格子开孔，可以使第一和第二方案有效地结合起来。在这种情况下，以既有对应于第一区的格子窗图样又有对应于第二区的格子窗图样的形式生成掩膜图样。
附图说明
从以下结合附图对本发明的进一步描述，将使上述各方面以及其它方面变得愈为清晰，其中：
图1是说明本发明第一实施例制作半导体器件方法各步骤的示意图，其中
图1A是表示用蚀刻掩膜覆盖绝缘膜情况的剖面图；
图1B是表示所述衬底上绝缘膜的平面视图，包括第一区上的绝缘膜和第二区上的绝缘膜；
图1C是表示所述蚀刻掩膜的平面视图；
图1D是表示利用掩膜使绝缘膜受到蚀刻情况的剖面图；
图1E是表示由CMP过程除去衬底表面上绝缘膜情况的剖面图；
图2是说明本发明第二实施例制作半导体器件方法各步骤的示意图，其中
图2A是表示用蚀刻掩膜覆盖绝缘膜情况的剖面图；
图2B是表示所述衬底上绝缘膜的平面视图，包括第一区上的绝缘膜和第二区上的绝缘膜；
图2C是表示所述蚀刻掩膜的平面视图；
图2D是表示利用掩膜使绝缘膜受到蚀刻情况的剖面图；
图2E是表示由CMP过程除去衬底表面上绝缘膜情况的剖面图；
图3是表示本发明第三实施例生成掩膜图样方法各步骤的流程图；
图4是表示本发明第三实施例的一个特定示例的流程图；
图5是表示本发明第四实施例生成掩膜图样方法各步骤的流程图；
图6是表示本发明第四实施例的一个特定示例的流程图；
图7是表示第四实施例掩膜图样形状的平面视图，其中
图7A是说明第一区中单独一个开孔图样的视图；
图7B是说明第二区中格子窗图样的视图；
图8是表示本发明第五实施例生成掩膜图样方法各步骤的流程图；
图9是表示本发明第五实施例的一个特定示例的流程图；
图10是表示本发明第六实施例生成掩膜图样方法各步骤的流程图；
图11是表示本发明第六实施例的一个特定示例的流程图；
图12是表示本发明第七实施例生成掩膜图样方法各步骤的流程图；
图13是表示本发明第七实施例的一个特定示例的流程图；
图14是表示本发明第八实施例生成掩膜图样方法各步骤的流程图；
图15是表示本发明第八实施例的一个特定示例的流程图；
图16是说明常规制作半导体器件方法各步骤的示意图，其中
图16A是表示半导体衬底的剖面图；
图16B是表示形成各分区槽情况的剖面图；
图16C是表示在衬底上形成绝缘膜情况的剖面图；
图16D是表示由蚀刻掩膜覆盖绝缘膜情况的剖面图；
图16E是表示用掩膜是绝缘膜受到蚀刻情况的剖面图；
图16F是表示由CMP过程除去衬底表面上绝缘膜情况的剖面图。
所有各图中，类似的部件都用相同的参考标号表示。
具体实施方式
以下参照附图，详细说明本发明各优选实施例制作半导体器件的方法。
(第一实施例)
按照第一实施例，通过在第一区(具有相对较大的活性区)中处理蚀刻掩膜解决各问题。
图1以一步接一步的方式表示本发明第一实施例制作半导体器件方法的过程。
如图1A所示，在半导体衬底10的表面上形成多个槽10a，用以划分半导体表面，在包含各槽10a内部的衬底10上方形成绝缘膜(氧化膜)11。在各槽10a中，绝缘膜11呈现被埋置的形式。过程的步骤类似于图16A-16C所示的相应过程。
用蚀刻掩膜12覆盖绝缘膜11。在第一区Aw中，所述掩膜12具有带开孔的格子窗图样12a。所述第一区Aw是一个具有相对较大面积的活性区。标号12b表示构成格子窗图样12a的格子部分。
绝缘膜11被在与第一区Aw相应的部分处带有格子窗图样12a之开孔的掩膜12所覆盖。图1A中示出所得的情况。
图1B表示衬底10上的绝缘膜11，包括在第一区Aw上的绝缘膜11w和第二区An上的绝缘膜11n。第二区An是具有相对较小面积的活性区。
图1C表示掩膜12。所述格子部分12b位于与第一区Aw上的绝缘膜11w中心部分相应的位置。格子窗图样12a位于与第一区Aw上的绝缘膜11w相应的位置。符号Dw表示在第一区Aw上掩膜12与绝缘膜11w重叠的区域。格子部分12b的宽度和所述重叠部分Dw的宽度都是譬如大约0.5-1.0μm。
利用图1A所示情况的掩膜12使绝缘膜11受到蚀刻，从而得到图1D所示的组件。具体地说，只有与格子窗图样12a的开孔部分相应位置处的绝缘膜11部分受到蚀刻。被蚀刻部分限于第一区Aw上的绝缘膜11w。在与格子窗图样12a相应位置的绝缘膜部分11w形成被蚀刻掉的格子开孔11p。标号11w1表示在与重叠区域Dw相应位置处绝缘膜的多余部分，而标号11w2表示在与格子部分12b相应位置处绝缘膜的多余部分。在最初的状态中，第二区An上的绝缘膜11n保持不动。
与现有技术(图16)相比，本实施例的特点在于，增加了在与格子部分12b相应位置处的绝缘膜多余部分11w2。
在图1D所示的情况下，通过CMP过程除去衬底10表面上的绝缘膜11。具体地说，除去第二区An上的绝缘膜11n和第一区Aw上绝缘膜的多余部分11w1和11w2。图1E示出所得组件。结果，呈现只有在各槽10a中埋置绝缘膜11的情况。各槽10a中所埋置的绝缘膜部分制成被埋置的绝缘膜11u。被埋置的绝缘膜11u的上表面与衬底10的上表面处于互相平齐的状态。
与现有技术不同，通过CMP过程，将绝缘膜的多余部分11w2加给组件。这个多余部分11w2的存在，等效于正在被抛光的绝缘膜11整个表面上的厚度减少比率。无论第一区Aw或第二区An，都将蚀刻绝缘膜11之后的绝缘膜存在率η定义为衬底10的上表面上存在的绝缘膜11的面积与衬底10的单位面积之比。
按照现有技术，绝缘膜存在率η是如此的不平衡，以致在第二区An中较大，而在第一区Aw中较小。结果，第一区Aw上的绝缘膜会过分地被去掉。
相反，按照本实施例，由于配备有所述格子部分12b，使绝缘膜的部分11w2剩下。于是，第一区Aw中绝缘膜存在率η接近第二区An中绝缘膜存在率η。这样就使绝缘膜11w存在的去除受到抑制，从而使被埋置的绝缘膜11u的上表面与衬底10的上表面处于互相平齐的状态。
具体地说，通过调整蚀刻掩膜图样的形状和尺寸，可使蚀刻过程中除去绝缘膜的控制操作得到改善。另外，通过CMP过程，可使组件的整个表面平整，以致可使半导体衬底的表面高被精度地平整。
(第二实施例)
本实施例中，通过在第二区(具有相对较小的活性区)中处理蚀刻掩膜解决各问题。
图2以一步接一步的方式表示本发明第二实施例制作半导体器件方法的过程。
在图2A中，与第一实施例(图1)类似，在半导体衬底10的表面上形成多个槽10a，用以分隔半导体表面，在包含各槽10a内部的衬底10上方形成绝缘膜11。在各槽10a中，绝缘膜11呈现被埋置的形式。
在第二区An中，用于蚀刻绝缘膜11的掩膜22具有带多个开孔的格子窗图样22a。标号22b表示制成所述格子窗图样22a的格子部分。有如现有技术中那样，在第一区Aw中形成一个单独的开孔图样22c。
以带图样22c的掩膜22覆盖绝缘膜11，所述图样22c具有设在与第一区Aw对应的位置处的一个开孔和设在与第二区An对应的位置处的格子窗图样22a。所得的组件被示于图2A中。
图2B表示衬底10上形成的绝缘膜11，包括第一区Aw上的绝缘膜11w和第二区An上的绝缘膜11n。
图2C表示掩膜22。格子部分22b位于与第二区An上的绝缘膜11n中心部分相应的位置处。格子窗图样22a位于与第二区An上的绝缘膜11n相应的部分处。符号Dn表示掩膜22在第二区An中的绝缘膜11n上重叠的区域，符号Dw表示掩膜22在第一区Aw中的绝缘膜11w上重叠的区域。所述格子部分22b的宽度和第二区An中重叠区域Dn的宽度都是比如大约0.5-1.0μm。另一方面，所述第一区Aw中重叠区域Dw的宽度是比如大约1.0-3.0μm。
在图2A所示的情况下，利用掩膜22使绝缘膜11受到蚀刻。得到图2D所示的组件。具体地说，只有与格子窗图样22a的各开孔和开孔图样22c相应位置的绝缘膜11部分受到蚀刻。被蚀刻的部分不仅包括第一区Aw上的绝缘膜11w，还包括第二区An上的绝缘膜11n。
与格子窗图样22a相应位置处的绝缘膜部分11n被蚀刻掉，得到各开孔11p。另外，还把与开孔图样22c相应位置处的绝缘膜部分11w蚀刻掉，从而得到单独一个开孔11q。标号11n1表示在与重叠区Dn相应的位置处绝缘膜的多余部分，标号11n2表示与在格子部分22b相应的位置处绝缘膜的多余部分，而标号11w1表示在与重叠区Dw相应的位置处绝缘膜的多余部分。
与现有技术相比(图16)，本实施例的特点在于，增加了与格子窗图样22a相应位置处的开孔11p。
在图2D所示的情况下，以CMP过程除去衬底10表面上的绝缘膜11。具体地说，除去第一区Aw上绝缘膜的多余部分11w1，第二区An上绝缘膜的多余部分11n1和11n2。最终的情况示于图2E中。于是，所述组件呈现绝缘膜11被埋置在各槽10a中的状态。由埋置的绝缘膜11u制成各槽10a中埋置的绝缘膜。被埋置的绝缘膜11u的上表面与衬底10的上表面处于互相平齐的状态。
与现有技术相比，通过CMP过程，在第二区An中形成开孔11p。开孔11p的存在，等同于抛光过程中整个绝缘膜表面上的厚度减少比率。于是，与现有技术不同，使第一区Aw上绝缘膜11w的过分清除受到抑制。结果，使被埋置的绝缘膜11u的上表面与衬底10的上表面处于互相平齐的状态。
由于在第二区An中的绝缘膜存在率η大，而第一区Aw中的小，所以现有技术缺少均一性。因而，会使第一区Aw上的绝缘膜11w受到过分的清除。
相反，按照第一实施例，格子窗图样22a的配备，减少了第二区An中的开孔11p。因此，第二区An中的绝缘膜存在率η与第一区Aw中的绝缘膜存在η率相适应。于是，可使第一区Aw上绝缘膜11w的过分清除受到抑制，并使被埋置的绝缘膜11u的上表面与衬底10的上表面处于互相平齐的状态。
具体地说，通过调整蚀刻掩膜图样的形状和尺寸，可使蚀刻过程中除去绝缘膜的控制操作得到改善。另外，由CMP过程使半导体衬底的整个表面均等，从而以较高的精度被平整化。
以下说明使本发明具体化的生成掩膜图样的方法。
(第三实施例)
第三实施例与第一实施例相当，其中，在第一区中形成多个格子开孔。
图3是表示本发明第三实施例生成掩膜图样方法各步骤的流程图。
步骤31用来分隔活性区。在这步中，输入设计图样，并根据预先确定的规则，按设计图样将半导体器件的活性区分成多组区域。
步骤32用于生成反转图样的格子形式。在这步中，对于在步骤31中被分隔的设计图样的指定的一组生成反转图样，并将反转图样改形为格子形式。
步骤33用以合成这些图样。在这步中，使在步骤31中被分成并在步骤32中处理过的各组图样与未被处理的图样合成。
图4表示本实施例的一个特定实例。首先，把设计图样41输入到与图3中步骤31相应的区域分隔器31a中。根据预定规则，把设计图样41分成多个区域，包括第一区42和第二区43。所述预定规则比如限定各设计图样的宽度、间隔、密度等。对与图3中步骤32相应的用于生成反转图样的格子形式的装置32a，被提供给有关第一区42的数据，它对第一区42产生反转图样的格子形式，从而生成掩膜图样(反转图样)44。
如上所述，根据输入的设计图样生成并输出蚀刻所用的掩膜图样。这种方法可使设计图样上掩膜图样的形状属性得到控制。
(第四实施例)
第四实施例与第二实施例相应，其中在第一区中形成单独一个开孔，并在第二区中形成多个格子开孔。
图5是表示本发明第四实施例生成掩膜图样方法各步骤的流程图。
步骤51用来分隔活性区。在这步中，输入设计图样，并根据预先确定的规则，按设计图样将半导体器件的活性区分成多组区域。
步骤52用于生成反转图样的格子形式。在这步中，对于在步骤51中被分隔的各组设计图样的指定的一组生成反转图样，并将反转图样进一步改形为格子形式。
步骤53用于生成反转图样。在这步中，对于步骤51中被分隔的和步骤52中未被处理各组设计图样生成反转图样。
步骤54用以合成这些图样。在这步中，合成步骤52和53中所生成的两组图样，并被输出。
图6表示本实施例的一个特定实例。首先，输入设计图样61，并由与图5中步骤51相应的区域分隔器51a根据预定规则将其分成两个区域，包括第一区63和第二区62。对与图5中步骤52相应的用于生成反转图样的格子形式的装置52a，被提供给有关第二区62的数据，它对第二区62的反转图样产生格子形式。另一方面，对与图5中步骤53相应的用于生成反转图样的装置52a，被提供给有关第一区63的数据，它对第一区63产生反转图样。合成这两组图样，生成掩膜图样(反转图样)44。
如上所述，根据对于由大的图样构成的大区域的活性区和由小的图样构成的小区域的活性区两者的规则，可使除去绝缘膜的设计图样的形状属性得到控制。结果，通过CMP过程，可生成蚀刻用的掩膜图样，具有提高了的半导体衬底的平整度。
图7是表示本实施例掩膜图样形状的平面图。
图7A中的符号Aw表示第一区，它具有相对较大的面积，符号Kw是蚀刻掩膜的一个单独开孔图样；符号Dw表示的区域是：第一区Aw与除开孔区域Kw以外的蚀刻掩膜区域的重叠区域。所述重叠区域Dw的宽度约为1.0-3.0μm。
图7B中的符号An表示第二区，它具有相对较小的面积，符号Kn表示蚀刻掩膜的格子窗图样的多个开孔；符号Dn表示的区域是：除所述格子窗图样Kn以外的蚀刻掩膜区域与第二区An的重叠区域。所述重叠区域Dn的宽度约为0.5-1.0μm。
取所述格子的形式表现出加强部件并能有效地保持机械强度的功能。因此，即使对于具有相对较小面积的活性区，也能生成反转图样，以提高所述平整度。
(第五实施例)
第五实施例与第一实施例相应，其中在第一区中形成多个格子开孔。
图8是表示本发明第五实施例生成掩膜图样方法各步骤的流程图。
步骤71用来把衬底表面分隔成第一和第二区。在这步中，输入设计图样，并根据预先确定的规则，按设计图样将半导体器件的活性区分成多组区域。
步骤72用于生成反转图样的格子形式。在这步中，对于在步骤71中被分隔的各组设计图样的指定的一组生成反转图样，并将反转图样进一步改形为格子形式。
步骤73用于确定表面高度差异的量。在这步中，计算半导体衬底上在步骤71中被分成的各组的量和在步骤72中处理的各组的量。
步骤74用于确定高度差异。在这步中，确定步骤73所得的结果是否满足制作半导体器件中所允许的表面高度差异的限制。
步骤75用于生成反转图样。在这步中，通过步骤74生成掩膜图样。
图9表示本实施例的一个特定实例。把设计图样81输入到一个装置71a中，用以把活性区分成与图8中步骤71相应的第一和第二区。根据预定规则，将半导体器件的活性区分成需要蚀刻的第一区82和除该第一区82外的第二区。
与图8中步骤72相应的反转图样/格子形式生成器72a根据预定规则在第一区82中生成反转图样。高度差异模拟器73a实行模拟与图8中步骤73相应的高度差异的过程。另一方面，对照器74a实行与图8中步骤74相应的高度差异确定过程，并且，在对照结果与所述预定规则相满足的情况下，输出掩膜图样(反转图样)83。
另一方面，在对照器74a中的结果不是满足的情况下，对第一区/第二区分隔器71a和反转图样格子形式生成器72a选择变换规则，并重复后来的过程。
结果，可使用以生成反转图样的规则最为优化，以适合于设计图样的特点，从而提高所述平整度。
(第六实施例)
第六实施例对应于第二实施例，其中在第一区中形成单独一个开孔，而在第二区中形成多个规则开孔。
按照第六实施例，根据高度差异模拟确定最佳的掩膜图样(反转图样)。
图10是表示本发明第六实施例生成掩膜图样过程所经历各步骤的流程图。
步骤91用来把衬底表面分成多个区。在这步中，输入设计图样，并根据预先确定的规则，按设计图样将半导体器件的活性区分成多组区域。
步骤92用于生成反转图样的格子形式。在这步中，对于在步骤91中被分隔的各组设计图样的指定的一组生成反转图样，并将反转图样进一步改形为格子形式。
步骤93用于生成反转图样。在这步中，对于在步骤91中被分隔的各组设计图样的指定的一组生成反转图样。
步骤94用于确定表面高度差异的量。在这步中，计算半导体衬底上在步骤91中被分成的给定组的量和在步骤72中处理的组的量。
步骤95用于确定高度差异。在这步中，确定步骤94所得的结果是否与制作半导体器件所允许的表面高度差异的限制相符。
步骤96用于生成图样。在这步中，通过步骤95生成掩膜图样。
如上所述，根据输入的设计图样生成并输出蚀刻用的掩膜图样。
图11表示本实施例的一个特定实例。对与图10中步骤91相应的区域分隔器91a提供设计图样101，并且它根据预定规则，按照设计图样将半导体活性区分成第二区102、第一区103和另一个区。第二区102中生成反转图样和格子形式，而第一区103中只生成反转图样。
对于与图10中步骤92相应的用于生成反转图样的格子形式的装置92a，被提供给有关第二区102的数据，并按照预定规则生成第二区102的反转图样的格子形式。另一方面，对于与图10中步骤93相应的用于生成反转图样的装置93a，被提供给有关第一区103的数据，并产生第一区103的反转图样。合成如此生成的这两组图样，生成掩膜图样104。
高度差异模拟器94a实行与图10中步骤94相应的过程，对变换的规则模拟高度差异。对照器95a实行与图10中步骤95相应的高度差异确定过程，并且，在对照结果与所述预定规则相满足的情况下，输出掩膜图样(反转图样)105。
另一方面，在对照器95a中的对照结果不是满足的情况下，对区域分隔器91a、反转图样格子形式生成器92a和反转图样生成器93a选择变换规则，并重复后来的过程。
按照上述方法，关于既有由大图样构成的较大面积活性区又有由小图样构成的较小面积活性区的设计图样，可使用以生成反转图样的规则最为优化，以适合于设计图样的特点，从而使它能够提高所述平整度。
(第七实施例)
按照本发明的第七实施例，根据表面高度差异的程度，第一实施例的方法和第二实施例的方法互相替换。
图12是表示本发明第七实施例生成掩膜图样方法中所经历步骤的流程图。
步骤111用来模拟高度差异，以选择一种生成方法。在这步中，输入设计图样，并根据预定的规则计算半导体衬底表面高度差异的量。
步骤112用来把衬底表面分成第一区和第二区。在这步中，根据预先确定的规则，按半导体器件的活性区分成多组区域。
步骤113用于确定图样生成方法。在这步中，根据步骤111的结果选择多种方法中一种适宜的方法，用以生成反转图样。
步骤114用于生成反转图样的格子形式。在这步中，对于在步骤112中被分隔的各组设计图样的指定的一组生成反转图样，并将反转图样进一步改形为格子形式。
步骤115用于生成反转图样。在这步中，对于在步骤112中被分隔的各组设计图样的指定的一组生成反转图样。
步骤116用于合成各图样。在这步中，通过合成步骤114和115生成反转图样。
如上所述，根据输入的设计图样，生成并输出蚀刻用的反转图样。
图13表示本实施例的一个特定示例。
高度差异模拟器122用以选择一种生成方法，根据输入的设计图样121，在CMP过程之后，实现在晶片表面上的高度差异模拟，而且生成方法选择器123确定通过模拟所确定表面高度差异是否轻微抑或是严重的。在所述表面高度差异是轻微的情况下，过程转至第一区/第二区分隔器124，而在所述表面高度差异为严重的情况下，过程转至区域分隔器130。
从第一区/第二区分隔器124到反转图样129的过程类似于按照图9中所示第五实施例的相应过程。另外，从区域分隔器130到反转图样138的过程类似于图11中所示第六实施例的相应过程。图9中的参考标号71a相应于图13中的参考标号124。类似地，标号82相应于标号125，标号72a相应于标号126，标号73a相应于标号127，标号74a相应于标号128，以及标号83相应于标号129。图11中的标号91a相应于图13中的标号130。类似地，标号102相应于标号131，标号103相应于标号132，标号92a相应于标号133，标号93a相应于标号134，标号104相应于标号135，标号94a相应于标号136，标号95a相应于标号137，以及标号105相应于标号138。技术内容都是相同，而且将不再说明。
结果，关于既有由大图样构成的较大面积活性区又有由小图样构成的较小面积活性区的设计图样，可使用以生成反转图样的规则最为优化，以适合于设计图样的特点。另外，可与活性区的图样尺寸无关地控制所述反转图样的形状和尺寸，从而使它能够提高所述平整度。
(第八实施例)
按照本发明的第八实施例，将设计图样分成多个特定尺寸、形状的区域，并根据所述区域中图样的密度计算，控制反转图样的规则。
图14是表示本发明第八实施例生成掩膜图样方法中所经历步骤的流程图。
步骤141用来把设计图样分成多个特定尺寸的区域。步骤142用于计算每个被分成区域中的图样密度。步骤143用于计算反转图样的形状和尺寸，以及所述反转图样与活性区域重叠的宽度。步骤144是生成反转图样的步骤。
图15表示本实施例的一个特定示例。
在步骤152，把输入的设计图样151分成多个预先确定的特定尺寸区域。在步骤153，计算各被分成区域中的图样密度。在步骤154，根据计算所得的图样密度确定反转图样的尺寸和重叠宽度。在步骤155，生成掩膜图样(反转图样)156。
结果，根据适宜尺寸之区域的图样特点，增加活性区的图样的形状和尺寸，能够生成反转图样，从而使得它能够改善所述平整度。
如上所述，按照本发明，给具有相对较大面积的第一区中的单独一个开孔增加格子部分，或者给具有相对较小面积的第二区中的无开孔部分增加多个格子开孔。采用这种结构，使第一和第二区之间的绝缘膜工作情况相同。具体地说，可使在整个绝缘膜表面上在抛光过程中绝缘膜厚度的减少比率相等。因此，使局部过抛光得以被防止，并且可以减少各分区槽中绝缘膜的表面与半导体衬底的表面之间的高度差异，从而使所述两种表面的表面高度相等。于是，可使半导体衬底表面的平整度，以及因此而使半导体器件的特性都得到提高。
从上面所述，对于本发明给出的一切都是清楚的。

Claims (12)

1.一种制作半导体器件的方法，其特征在于，它包括如下步骤：
第一步，形成至少一个分区槽，用以把半导体衬底的表面分成具有相对较大面积的第一区和具有相对较小面积的第二区；
第二步，在包含所述分区槽内部的半导体衬底的表面上形成绝缘膜；
第三步，利用具有格子窗图样的蚀刻掩膜使所述绝缘膜受到蚀刻，其中，在第一区中，以形成与所述格子窗图样相应的格子开口的形式形成所述格子窗图样；
第四步，使半导体衬底上多余的绝缘膜被抛光掉。
2.一种制作半导体器件的方法，其特征在于，它包括如下步骤：
第一步，使半导体衬底表面形成至少一个分区槽，将半导体衬底表面分成构成相对较大面积之活性区的第一区，以及构成相对较小面积之活性区的第二区；
第二步，在包含所述分区槽内部的半导体衬底的表面上形成绝缘膜。
第三步，以在第一区中，形成与单独一个开孔图样对应单独开孔，而在第二区中，形成与格子窗图样对应的多个格子开孔的方式，利用具有这种单独开孔图样和这种格子窗图样的蚀刻掩膜，使所述绝缘膜受到蚀刻；
第四步，抛光去掉半导体衬底上多余的绝缘膜。
3.如权利要求2所述的制作半导体器件的方法，其特征在于，所述蚀刻掩膜的格子窗图样与活性区重叠的宽度被设定成小于它与所述单独开孔图样的重叠宽度。
4.一种生成掩膜图样的方法，其特征在于，它包括如下步骤：
输入设计图样，并根据预定的规则把设计图样分成多个区域；
根据预定的规则，在所分成的多个区域的一个给定区域中生成反转图样，并将所述反转图样改形成格子形式。
5.一种生成掩膜图样的方法，其特征在于，它包括如下步骤：
输入设计图样，并根据预定的规则把设计图样分成多个区域；
根据预定的规则，在所分成的多个区域的一个给定区域中生成反转图样；
根据预定的规则，在所分成的多个区域的另一区域中生成反转图样；并将此反转图样改形成格子形式；
合成第一反转图样和具有格子形式的第二反转图样。
6.一种生成掩膜图样的方法，其特征在于，它包括如下步骤：
输入设计图样，并通过对输入的设计图样模拟，确定表面高度差异的量；
根据由所述模拟确定的表面高度差异是否轻微，选择上述权利要求4所述生成掩膜图样的方法和权利要求5所述生成掩膜图样的方法当中之一。
7.如权利要求4所述的生成掩膜图样的方法，其特征在于，还包括如下步骤：
通过对所生成的掩膜图样模拟，确定表面高度差异的量；以及
按照预定的规则，将模拟的表面高度差异量与所期望的值比较，并在比较结果落入与所预定的条件相符情况下，变换选择所述预定规则，并重复每一步。
8.如权利要求7所述的生成掩膜图样的方法，其特征在于，所述确定表面给定差异量的步骤包括如下子步骤：把设计图样分成多个区域；计算每个区的图样密度，并根据所述图样密度变换选择与活性区的重叠宽度或格子形式的宽度当中之一。
9.如权利要求5所述的生成掩膜图样的方法，其特征在于，还包括如下步骤：
通过对所生成的掩膜图样模拟，确定表面高度差异的量；以及
按照预定的规则，将模拟的表面高度差异量与所期望的值比较，并在比较结果落入与所预定的条件相符情况下，变换选择所述预定规则，并重复每一步。
10.如权利要求9所述的生成掩膜图样的方法，其特征在于，所述确定表面给定差异量的步骤包括如下子步骤：把设计图样分成多个区域；计算每个区的图样密度，并根据所述图样密度变换选择与活性区的重叠宽度或格子形式的宽度当中之一。
11.如权利要求6所述的生成掩膜图样的方法，其特征在于，还包括如下步骤：
通过对所生成的掩膜图样模拟，确定表面高度差异的量；以及
按照预定的规则，将模拟的表面高度差异量与所期望的值比较，并在比较结果落入与所预定的条件相符情况下，变换选择所述预定规则，并重复每一步。
12.如权利要求11所述的生成掩膜图样的方法，其特征在于，所述确定表面给定差异量的步骤包括如下子步骤：把设计图样分成多个区域；计算每个区的图样密度，并根据所述图样密度变换选择与活性区的重叠宽度或格子形式的宽度当中之一。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL159530A0 (en) * 2003-12-23 2004-06-01 Affinient Ltd Display of video signals to subscribers
KR20050068207A (ko) * 2003-12-29 2005-07-05 엘지.필립스 엘시디 주식회사 ２-블록 레이저 마스크 및 이를 이용한 결정화방법
JP4950550B2 (ja) * 2006-04-21 2012-06-13 株式会社東芝 パターン合わせずれ計測方法およびプログラム
JP2009117681A (ja) 2007-11-08 2009-05-28 Panasonic Corp 半導体装置の製造方法および固体撮像装置の製造方法
US9098069B2 (en) 2011-11-16 2015-08-04 Google Technology Holdings LLC Display device, corresponding systems, and methods for orienting output on a display
US8988349B2 (en) 2012-02-28 2015-03-24 Google Technology Holdings LLC Methods and apparatuses for operating a display in an electronic device
US8947382B2 (en) 2012-02-28 2015-02-03 Motorola Mobility Llc Wearable display device, corresponding systems, and method for presenting output on the same
RU2580438C2 (ru) 2014-09-02 2016-04-10 Общество С Ограниченной Ответственностью "Яндекс" Способ (варианты) обработки входящего электронного сообщения и сервер (варианты)
RU2580437C2 (ru) 2014-09-02 2016-04-10 Общество С Ограниченной Ответственностью "Яндекс" Способ обработки входящего электронного сообщения и сервер

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02246313A (ja) * 1989-03-20 1990-10-02 Fujitsu Ltd 露光装置のマスクアライメント用ターゲットパターンとウィンドゥパターン
JPH0461293A (ja) * 1990-06-29 1992-02-27 Toshiba Corp 回路基板及びその製造方法
JP3179520B2 (ja) * 1991-07-11 2001-06-25 株式会社日立製作所 半導体装置の製造方法
CN1086101C (zh) * 1994-07-08 2002-06-05 松下电工株式会社 一种制造印刷电路板的方法
JP2701765B2 (ja) 1994-12-28 1998-01-21 日本電気株式会社 半導体装置の製造方法
KR100190048B1 (ko) 1996-06-25 1999-06-01 윤종용 반도체 소자의 소자 분리 방법
JP3080023B2 (ja) * 1997-02-20 2000-08-21 日本電気株式会社 露光用フォトマスク
US5702977A (en) * 1997-03-03 1997-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation method employing self-aligned and planarized trench fill dielectric layer
JP2000054168A (ja) * 1998-08-07 2000-02-22 Hitachi Ltd メタルマスク
JP3141939B2 (ja) * 1998-11-26 2001-03-07 日本電気株式会社 金属配線形成方法
JP2000232153A (ja) 1999-02-10 2000-08-22 Sony Corp 半導体装置の製造方法
JP3663978B2 (ja) 1999-05-31 2005-06-22 セイコーエプソン株式会社 半導体装置の製造方法
US6300018B1 (en) * 1999-09-21 2001-10-09 Tyco Electronics Logistics Ag Photolithography mask having a subresolution alignment mark window
AU2000226927A1 (en) * 2000-02-25 2001-09-03 Hitachi Ltd. Semiconductor integrated circuit device and method of producing the same, and method of producing masks
JP2002025200A (ja) * 2000-06-30 2002-01-25 Sony Corp 情報再生装置
US6617663B2 (en) * 2001-03-05 2003-09-09 Seiko Epson Corporation Methods of manufacturing semiconductor devices
JP4258158B2 (ja) 2001-03-05 2009-04-30 セイコーエプソン株式会社 平坦化処理方法及び半導体装置の製造方法

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Publication number Publication date
US7115478B2 (en) 2006-10-03
JP2004111527A (ja) 2004-04-08
US20070020880A1 (en) 2007-01-25
US7707523B2 (en) 2010-04-27
CN1329971C (zh) 2007-08-01
US20040083445A1 (en) 2004-04-29

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