CN1253944C - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，包括半导体衬底，在衬底表面部分中用于作为晶体管工作的单元区域，在衬底上具有栅极引线图形的栅极引线布线区域，在衬底表面部分中从单元区域延伸到栅极引线布线区域的沟槽，在沟槽的内表面上的氧化膜，和在沟槽中的栅极，其至少利用该氧化膜与衬底绝缘。在栅极引线布线区域的沟槽侧壁的主要部分的形成速度大于在单元区域的沟槽侧壁的主要部分的形成速度，使得在栅极引线布线区域的氧化膜的厚度大于在单元区域的氧化膜的厚度。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，特别涉及具有沟槽栅极结构的半导体器件及其制造方法。
背景技术
根据现有技术，有些半导体器件具有沟槽栅极结构以控制在其源极和漏极之间流动的电流。作为沟槽栅极型晶体管的这些半导体器件具有如图25所示的结构。这里，为清楚起见，图25示出了在图26A中的箭头XXV-XXV上的衬底4的顶视图，即图25示出了从该器件除去层间绝缘膜11的衬底4的顶视图。如图25所示，该半导体器件具有包括晶体管的单元区域87和其中形成栅极引线布线图形18的栅极引线布线区域88。
在单元区域87中，多个沟槽栅极以具有网格结构的网状图形排列。每个网格即沟槽栅极的平面视图形状是四角形的。沟槽栅极包括沟槽105。如图26A所示，沟槽105形成在具有N-型漂移层2和P型基区3的半导体衬底4的表面层中。形成栅极氧化膜109以覆盖沟槽105的内壁，栅极10形成在具有栅极氧化膜109的沟槽中。在栅极10的两侧，N+型源区7形成在半导体衬底4的表面层中，层间绝缘膜11形成在栅极10和N+源区7上。
多个沟槽114从单元区域87延伸到栅极引线布线区域88，并终止于栅极引线布线区域88中的预定位置。如图26B所示，在栅极引线布线区域88中，栅极氧化膜115形成在沟槽114的内壁上，并且栅极16形成在具有栅极氧化膜115的沟槽114中。
沟槽114连接到沟槽105的一端并从该端垂直延伸。例如，假设使用具有硅的(001)晶面(即(001)晶面)的半导体衬底4。在单元区域87中，沟槽105的每侧形成在平行于或垂直于硅的晶轴<100>(即<100>晶轴)的方向上。另一方面，沟槽114在平行于<100>晶轴的方向延伸。即，两个沟槽105和114的侧壁都沿着(100)晶面以及其等效面如(010)晶面、(100)晶面和(010)晶面形成(即这些侧壁具有(100)取向的晶面)。
栅极引线布线图形18形成在栅极氧化膜115上，因此栅极16被栅极引线布线图形18覆盖。因此，栅极10、16和栅极引线布线图形18电连接。而且，通过栅极引线布线图形18，栅极10、16电连接到栅极金属布线(未示出)。
如图26B所示，角部116形成在栅极16的顶表面上，以便施加于栅极氧化膜115的电场的强度在该角部变得比其它位置大。因而，在用做晶体管的沟道区的P型基区3中，电场强度在靠近该角部的区域比其它部分高。这样，这个区域以施加于栅极的低电位导通。因此，这个电场浓度减少了栅极的可靠性。
为了提高栅极结构的可靠性，有这样一种方法可以使栅极氧化膜115变厚。然而，在形成栅极氧化膜109、115的工艺中，栅极氧化膜109、115是通过热氧化形成的，以及一般情况下，对于单元区域87和栅极引线布线区域88同时实现了热氧化。因而，栅极氧化膜109在单元区域87中的厚度也将随着栅极氧化膜115在栅极引线布线区域88中的厚度增加而增加。
如果栅极氧化膜109在单元区域87具有较厚的部分，这将减少互导，即关于栅极电位的电流响应变低。相应地，晶体管的导通电阻增加。
发明概述
鉴于上述问题，本发明的目的是提供一种更好的半导体器件，其具有改进的可靠性，并抑制了导通电阻增大而偏离期望值。
本发明的另一目的是提供一种更好的制造半导体器件的方法。
本发明的另一目的是提供一种具有沟槽栅极型晶体管的半导体器件。
一种半导体器件包括：半导体衬底、在该衬底的表面部分中用于作为晶体管操作的单元区域、在该衬底上具有栅极引线图形的栅极引线布线区域、在该衬底的表面部分中从该单元区域延伸到该栅极引线布线区域的沟槽、在沟槽的内表面上以便具有侧壁和底壁的氧化膜、以及在该沟槽中利用至少该氧化膜与该衬底绝缘的栅极。该该氧化膜是在与其对应的位置处通过一部分该衬底的热氧化形成的。在该栅极引线布线区域形成沟槽侧壁的主要部分的速度比在该单元区域形成沟槽的侧壁的主要部分的速度高。在该栅极引线布线区域的沟槽侧壁的主要部分上的氧化膜的厚度大于在该单元区域的沟槽侧壁的主要部分上的氧化膜的厚度。
在上述器件中，相对抑制了在栅极引线布线区域的侧壁上施加于氧化膜的电场的浓度，即抑制了在角部周围的电场强度增加。因此，提高了栅极的可靠性。
而且，由于在单元区域的侧壁上的氧化膜相对较薄，因此互导(即相对于栅极电位的电流中的响应)保持相对较高。因而，限制了晶体管的导通电阻的增加。
这样，提高了栅极的可靠性，同时抑制了晶体管的导通电阻增加而偏离期望值。
优选地，该半导体衬底包括具有(100)晶面或其等效面的硅衬底，在该单元区域的沟槽侧壁的主要部分包括(100)晶面或其等效面，并且在该栅极引线布线区域的沟槽侧壁的主要部分包括(110)晶面或其等效面。
优选地，该半导体衬底包括具有(110)晶面或其等效面的硅衬底，在该单元区域的沟槽侧壁的主要部分包括(100)晶面或其等效面，并且在该栅极引线布线区域的沟槽侧壁的主要部分包括(110)晶面或其等效面。
优选地，该半导体衬底包括具有(110)晶面或其等效面的硅衬底，在该单元区域的沟槽侧壁的主要部分包括(100)晶面或其等效面，并且在该栅极引线布线区域的沟槽侧壁的主要部分包括(111)晶面或其等效面。
优选地，该沟槽在单元区域提供作为第一单元的四边形单元、六边形单元或八边形单元和作为第二单元的四边形单元，在单元区域中像网状图形一样设置多个单元于衬底的表面上。
优选地，该沟槽在单元区域提供多个四边形单元，它们在单元区域中像网状图形一样被设置在衬底的表面上，每个单元中的沟槽的所有侧壁包括(100)晶面或其等效面。
优选地，该沟槽在单元区域提供多个六边形单元，它们在单元区域中像网状图形一样被设置在衬底的表面上，在每个单元中沟槽的四个侧壁包括(100)晶面或其等效面，在每个单元中沟槽的其余两个侧壁包括(110)晶面或其等效面。进一步优选地，六边形单元的四个边的每个比六边形单元的其余两个边的每个长。进一步优选地，沟槽在衬底表面上具有预定宽度，并且六边形单元的其余两个边的每个边的长度基本上与该预定宽度相同。
优选地，多个沟槽以使在栅极引线布线区域中沟槽的每端连接在一起的方式从该单元区域延伸到该栅极引线布线区域。
优选地，在该单元区域的沟槽提供多个六边形单元，它们在该单元区域中如网状图形那样排列在衬底表面上，六边形单元的两个边沿着<100>晶轴延伸，六边形单元的其余四个边沿着<111>晶轴延伸，并且该两边的总长度等于或大于该其余四边的总长度。
此外，一种半导体器件包括：半导体衬底、在该衬底的表面部分中用于作为晶体管操作的单元区域、在该衬底上具有栅极引线图形的栅极引线布线区域、在该衬底的表面部分中从该单元区域延伸到该栅极引线布线区域的沟槽、在该沟槽的内表面上以便具有侧壁和底壁的氧化膜、以及在沟槽中利用至少该氧化膜与该衬底绝缘的栅极。在该栅极引线布线区域的沟槽侧壁的主要部分上的氧化膜的厚度比在单元区域的更厚。在该单元区域的沟槽侧壁的主要部分包括第一晶面或其等效面。在该栅极引线布线区域的沟槽侧壁的主要部分包括第二晶面或其等效面。在该第一晶面上的氧化膜的形成速度比在第二晶面上的形成速度快。
在上述器件中，相对抑制了在栅极引线布线区域上施加于侧壁上的氧化膜的电场的浓度，以便提高了栅极的可靠性。而且，由于在单元区域的侧壁上的氧化膜相对较薄，因此互导保持相对较高。因而限制晶体管的导通电阻的增加。这样，提高了栅极的可靠性，同时抑制了晶体管的导通电阻增加而偏离期望值。
附图简述
通过下面参照附图的详细说明使本发明的上述和其它目的、特征和优点变得更明显。在附图中：
图1是根据本发明第一实施例的半导体器件的平面图，为清楚起见，该平面图示出了在图2中的箭头I-I上的衬底的顶视图；
图2是沿着图1中的II-II线截取的剖视图；
图3是沿着图1中的III-IH线截取的剖视图；
图4是沿着图1中的IV-IV线截取的剖视图；
图5是沿着图1中的V-V线截取的剖视图；
图6是沿着图1中的VI-VI线截取的剖视图；
图7是根据本发明第二实施例的半导体器件的平面图，为清楚起见，该平面图示出了衬底的顶视图；
图8是根据本发明第三实施例的半导体器件的平面图，为清楚起见，该平面图示出了衬底的顶视图；
图9A是图1中的部分S的部分放大平面图，图9B是沿着图9A中的线IXB-IXB截取的部分放大剖视图；
图10A是图8中的部分T的部分放大平面图，图10B是沿着图10A中的线XB-XB截取的部分放大剖视图；
图11是根据本发明第四实施例的半导体器件的平面图，为清楚起见，该平面图示出了衬底的顶视图；
图12是根据本发明第五实施例的半导体器件的第一例子的平面图，为清楚起见，该平面图示出了衬底的顶视图；
图13是根据本发明第五实施例的半导体器件的第二例子的平面图，为清楚起见，该平面图示出了衬底的顶视图；
图14是根据本发明第六实施例的半导体器件的第一例子的平面图，为清楚起见，该平面图示出了衬底的顶视图；
图15是根据本发明第六实施例的半导体器件的第二例子的平面图，为清楚起见，该平面图示出了衬底的顶视图；
图16是根据本发明第七实施例的半导体器件的平面图，为清楚起见，该平面图示出了衬底的顶视图；
图17是根据本发明第八实施例的半导体器件的例子的平面图，为清楚起见，该平面图示出了衬底的顶视图；
图18是根据本发明第九实施例的半导体器件的第一例子的平面图，为清楚起见，该平面图示出了衬底的顶视图；
图19是根据本发明第九实施例的半导体器件的第二例子的平面图，为清楚起见，该平面图示出了衬底的顶视图；
图20是根据本发明第九实施例的半导体器件的第三例子的平面图，为清楚起见，该平面图示出了衬底的顶视图；
图21是根据本发明第九实施例的半导体器件的第四例子的平面图，为清楚起见，该平面图示出了衬底的顶视图；
图22是根据本发明第九实施例的半导体器件的第五例子的平面图，为清楚起见，该平面图示出了衬底的顶视图；
图23是是根据本发明第九实施例的半导体器件的第六例子的平面图，为清楚起见，该平面图示出了衬底的顶视图；
图24是根据本发明第九实施例的半导体器件的第七例子的平面图，为清楚起见，该平面图示出了衬底的顶视图；
图25是根据现有技术的半导体器件的平面图，为清楚起见，该平面图示出了在图26A中的箭头XXV-XXV上的衬底的顶视图；和
图26A是沿着图25的线XXVIA-XXVIA截取的部分放大剖视图，图26B是沿着图25中的线XXVIB-XXVIB截取的部分放大剖视图。
优选实施例的详细说明
(第一实施例)
如图1和2所示，根据本发明第一实施例的半导体器件包括扩散金属氧化物半导体，即DMOS。这里，为清楚起见，图1示出了图2中的箭头I-I上的衬底4的顶视图，即图1示出了从该器件除去了层间绝缘膜11和金属电极12的衬底4的顶视图。与图1类似，在每个图中后面的平面图也表示衬底的顶视图。该半导体器件包括具有N+型衬底1、在N+型衬底1上的N-型漂移层2、在N-型漂移层2上的P型基区3的半导体衬底4。衬底4由硅制成。N+型衬底1的杂质扩散浓度例如为1×1019cm-3，N-型漂移层2的杂质扩散浓度例如为1×1016cm-3，P型基区3的杂质扩散浓度例如为1×1018cm-3。
该半导体器件具有作为晶体管操作的单元区域87和其中形成栅极引线布线图形18的栅极引线布线区域88。在单元区域87中，多个沟槽栅极设置成具有网格结构的网状图形，并形成在半导体衬底4的表面层中。每个网格即沟槽栅极的平面形状为四边形。
具体地说，半导体衬底4的沟槽栅极的网格具有正方形(或菱形)形状，并作为单位单元，该单位单元包括平行于半导体衬底4的晶轴<100>(即<100>轴)延伸的沟槽5的侧壁和垂直于<100>轴延伸的侧壁。这些单位单元循环地如网状图形一样排列。因此，沟槽5的所有侧壁都由半导体衬底4的(100)晶面及其等效面构成，如(010)面、(100)面和(010)面(即所有侧壁具有(100)取向晶面)。
如图2所示，每个单元包括P型体区6、N+型源区7、和P+型接触区8。P型体区6的杂质浓度为5×1018cm-3，N+型源区7的杂质浓度为5×1019cm-3，P+型接触区8的杂质浓度为5×1019cm-3。然而，也可以采用每个区6-8的其它杂质浓度。
沟槽5距离衬底4的表面的深度在1μm和3μm之间。厚度为60nm的栅极氧化膜9形成在沟槽5的内壁上。由多晶硅构成的栅极10形成在具有栅极氧化膜9的沟槽5中。换言之，栅极氧化膜9具有沟槽形状，并且栅极10形成为槽形状。由BPSG(即硼磷硅酸盐)构成的层间绝缘膜11形成在衬底4的表面上。
由Al(铝)构成的金属电极12形成在层间绝缘膜11上。而且，层间绝缘膜11具有接触孔13，以便金属电极12通过接触孔13电连接到N+型源区7和P+型接触区8。
在栅极引线布线区域88中，多个沟槽14分别沿着<110>轴从各单元直向延伸。换言之，每个沟槽14的侧壁形成为具有(110)晶面及其等效面，如(110)晶面、(110)晶面、和(110)晶面(即侧壁具有(110)取向晶面)。这样，沟槽14以135度角连接到沟槽5。
如图3所示，沟槽14形成在半导体衬底4的表面层中，它距离半导体衬底4的表面的深度为1μm到3μm。
栅极氧化膜15形成在沟槽14的内壁上，并具有80-100nm的厚度，它比在单元区域87的栅极氧化膜9的厚度厚。多晶硅栅极16形成在具有栅极氧化膜15的沟槽14中。换言之，栅极氧化膜15具有槽形，并且多晶硅栅极16形成在该槽形中。
在栅极引线布线区域88，氧化膜20形成在除了沟槽14以外的半导体衬底4上。栅极引线布线图形18形成在氧化膜17上和沟槽14上，以便栅极引线布线图形18连接到栅极16。栅极引线布线图形18由多晶硅构成。
如图4所示，在栅极引线布线区域88中，P型阱层19形成在N-型漂移层2上，以便P型阱层19连接到P型基区3上。P型阱层19的杂质浓度为2×1016cm-3。氧化膜20形成在P型阱层19上。栅极引线布线图形18形成在氧化膜20上。
层间绝缘膜11形成在栅极引线布线图形18上，以便层间绝缘膜11从单元区域87延伸。由Al构成的栅极布线21形成在层间绝缘膜11上。栅极布线21通过形成在层间绝缘膜11中的接触孔22电连接到栅极引线布线图形18。
在栅极引线布线区域88，N+型层23形成在每个沟槽14的两侧上的P型基区3的表面层中。N+型层23的杂质浓度为5×1019cm-3。
如图5和6所示，P+型接触区8也形成在单元区域87和栅极引线布线区域88之间的区域中。由于这个区域不作为晶体管单元工作，因此在这个区域中不形成P型体区6和N+型源区7，不像单元区域87那样。然而，它们可以形成在这里。P+型接触区8通过形成在层间绝缘膜11中的接触孔24电连接到金属电极12，这与单元区域87类似。
在这个半导体器件中，当栅极10、16被施加栅极电位和晶体管单元导通时，一部分P型基区3变为沟道区。因此，电流在晶体管的源极(即金属电极12)和漏极(即漏电极，未示出)之间流动。
这里，形成在单元区域87中的沟槽5的内壁上的栅极氧化膜9具有预定厚度，其相对较薄，以便提供期望的导通电阻(即低导通电阻)。另一方面，在栅极引线布线区域88的栅极氧化膜15具有比栅极氧化膜9厚的厚度。
这样，即使栅极氧化膜15比栅极氧化膜9厚，导通电阻也很低，因此提高了这个半导体器件的栅极可靠性。
下面描述半导体器件的制造方法。
首先，利用外延生长法在N+型半导体衬底1上形成N-型漂移层2，该半导体衬底1由具有(100)晶面的硅构成。接着，从单元待形成区到栅极引线布线待形成区处理一部分N-型漂移层2，以便具有可作为沟道区工作的P型基区3。此外，在栅极引线布线待形成区中，形成P型阱区19。
接下来，在单元待形成区的P型基区3中形成P型体区6。此外，在P型基区3的表面层中形成N+源区7，在栅极引线布线待形成区的P型基区3的表面层中形成N+型层23。此外，在单元待形成区中以及单元待形成区和栅极引线布线待形成区之间形成P+型接触区8。
接着，通过CVD(化学汽相淀积)法淀积在形成沟槽时作为掩模工作的氧化膜17。然后，在光刻和干刻蚀工艺中，在单元待形成区和栅极引线布线待形成区选择性除去一部分氧化膜17。
在这些工艺中，形成氧化膜17，以便在单元待形成区中形成在每个网格上具有四边形图形的初始沟槽5’，在栅极引线布线待形成区中形成具有条形图形的初始沟槽14’。此外，在这些处理中，氧化膜17被构图，以便在单元待形成区中的初始沟槽5’在晶轴<100>或<010>方向延伸，在栅极引线布线待形成区的沟槽14在<110>轴方向延伸。
换言之，在单元待形成区的初始沟槽5’的侧壁由(100)取向晶面构成。相应地，沟槽栅极设置为具有内部角度为90度的四边形网格结构。
在栅极引线布线待形成区，氧化膜17形成为具有平行于<110>轴延伸的直线。每个直线从单元待形成区的四边形网格延伸，以便与四边形网格的边成135度的角度。
接着，用氧化膜17作掩模，对半导体衬底4的表面进行干刻蚀，以便形成初始沟槽5’、14’。在单元待形成区的初始沟槽5’的侧壁由(200)取向晶面构成。在栅极引线布线待形成区中，初始沟槽14’的侧壁由(110)取向晶面构成。
接着，在化学干刻蚀、牺牲氧化等处理中，除去初始沟槽5’和14’表面上的损伤，并初始沟槽5’和14’的角部是圆形的。
在后来的热氧化处理中，在初始沟槽5’和14’的表面上形成栅极氧化膜9、15，以便形成沟槽(即最后沟槽)5、14。此时，每个沟槽5、14具有氧化膜的侧壁和底壁。形成在栅极引线布线待形成区的沟槽14的侧壁上的栅极氧化膜15的厚度比在单元待形成区的沟槽(即最后沟槽)5的侧壁上的栅极氧化膜9的厚度更厚。这是因为氧化速度取决于晶面取向。在硅衬底4中，在(110)取向晶面的氧化速度大于在(100)取向晶面的氧化速度。
在约850℃和约1000℃之间的温度范围内进行热氧化，这个温度是相对低的温度。发明人通过所做的试验证实了当在这个温度范围内进行热氧化时，晶面取向与氧化速度的相关性表现得非常显著。
这里，在栅极引线布线待形成区中，预先在P型基区3的表面层中与沟槽14相邻形成N+型层23。在热氧化处理中，这个结构使得与N+层23相邻的一部分栅极氧化膜15比不与N+层23相邻的其它部分栅极氧化膜15厚。
类似地，在热氧化工艺中，N+层23上的一部分氧化膜17变得比不覆盖N+层23的氧化膜17其它部分更厚。这是因为在硅衬底的热氧化期间，在具有相对高杂质浓度的区域的热氧化速度比在具有相对低杂质浓度的区域的热氧化速度高。
通过LOCOS(即局部硅氧化)法在栅极引线布线待形成区中的半导体衬底4的表面上形成氧化膜20。
接着，利用CVD法在包括沟槽5、14上的栅极绝缘膜9、15的内表面的半导体衬底4上淀积用于栅极的多晶硅膜。换言之，在栅极氧化膜9、15上淀积多晶硅膜。对多晶硅膜进行构图，使其只留在单元待形成区的沟槽5中和留在栅极引线布线待形成区的半导体衬底4的表面上。
这样，在单元待形成区的沟槽5中形成栅极10。在栅极引线布线待形成区中，在沟槽14中形成栅极16，并形成栅极引线布线图形18，以便电连接到栅极16。
在随后处理中，在半导体衬底4上形成层间绝缘膜11。然后，在单元待形成区以及单元待形成区和栅极引线布线待形成区之间的区域中形成接触孔13、24。此外，在栅极引线布线待形成区的层间绝缘膜11中形成接触孔22。
接着，在单元待形成区、栅极引线布线待形成区以及其间的区域中，在层间绝缘膜11上形成作为源极工作的金属电极12。另外，在栅极引线布线待形成区中，在层间绝缘膜11上形成栅极导线14。结果，完成了半导体器件。
在本实施例中，硅衬底4的表面具有(001)晶面，以及沟槽5沿着单元区域87的(100)取向晶面形成。另一方面，在栅极引线布线待形成区88中，沟槽14沿着(110)取向晶面形成。此外，在一定条件下对初始沟槽5’、14’的表面进行热氧化，其中提供氧化速度中有效晶面取向的相关性。
这样，在栅极引线布线区域88的栅极氧化膜15变得比在单元区域87的栅极氧化膜9的厚。换言之，当在单元区域87和栅极引线布线区域88同时进行热氧化时，只有在栅极引线布线区域88的栅极氧化膜15比在单元区域87的栅极氧化膜9厚。
因而，相对抑制了施加于栅极引线布线区域88的栅极氧化膜15的电场的浓度，即抑制了形成在栅极16的顶表面上的角部周围的电场强度增加。因此，提高了栅极16的可靠性。
而且，由于在单元区域87的栅极氧化膜9相对较薄，互导(即关于栅极电位的电流响应)保持相对高。相应地，限制了晶体管的导通电阻增加。
这样，栅极的可靠性提高了，并抑制了晶体管的导通电阻从期望值增加。
而且，在N+型源区7形成的同时，在栅极引线布线区域88的半导体衬底4的表面层中形成N+型层23。因此，与N+型层23接触的部分栅极氧化膜15变得比其它部分厚。与栅极氧化膜15同时形成在N+型层23上的一部分氧化膜17变得比其它部分厚。
这样，在沟槽14的上角部的氧化膜17变得比未形成N+型层23的情况厚。因此，也提高了栅极可靠性。
虽然用如下方式在单元区域87中形成沟槽5，即沟槽5的每个网格具有四边形，并且沟槽5的所有侧壁由(100)取向晶面构成，但是不是所有的侧壁都可以由(100)取向晶面构成，即只有侧壁的主要部分可以形成为具有(100)取向晶面。
此外，在单元区域的相交处的角部41是圆形的，如图9A所示。当施加栅极电位时，在角部41的电场强度比其它部分的大。因而，在作为晶体管的沟道区工作的P型基区3中，在靠近角部41的区域的电场强度变得比其它部分高。因此，这个区域以施加于栅极的低电位导通。这样，具有扇形(quadrant)单元的该器件可降低可靠性。
为了使降低的可靠性得以改善，将单元的角部41加工成圆形。例如，将相交处的角部41加工成圆形。这里，在相交处，在单元区域87中的每个网格为四边形的情况下两个沟槽5互相相交。这个，四个角41被加工成半径为0.5μm的圆形。在这个结构中，与角部41被削尖的情况相比，角部41从相交部分的中心向外偏移，这样在相交部位的有效沟槽宽度基本上增加。例如，假设沟槽宽度为1μm和在角部41的半径为0.5μm，则在相交部分的有效沟槽宽度为1.8μm。因此，限制了角部41周围的电场强度增加，以便可以提高器件的可靠性。
(第二实施例)
根据第二实施例的半导体器件具有单元区域87和栅极引线布线区域88，如图7所示。沟槽14从单元区域87延伸到栅极引线布线区域88。每个网格具有平行四边形，其具有平行于<100>轴延伸的沟槽边5a和垂直于<110>轴延伸即平行于<110>延伸的沟槽边5b。这里，沟槽边5a和5b示出了沟槽5的侧壁的顶视图。
在单元区域87，沟槽5的一对侧壁由(010)和(010)晶面构成，侧壁包括沟槽边5a(即沟槽边5a的侧壁具有(010)取向晶面)。沟槽5的另一对侧壁由(110)和(110)晶面构成，这些侧壁包括沟槽边5b(即沟槽边5b的侧壁具有(110)取向晶面)。在栅极引线布线区域88，沟槽14的侧壁由(110)和(110)晶面构成。沟槽边5a的长度等于沟槽边5b的长度。
因此，在优选条件下的热氧化期间，在包括沟槽边5b的侧壁上的栅极氧化膜9比包括沟槽边5a的侧壁上的栅极氧化膜厚。在包括沟槽边5b的侧壁上的栅极氧化膜9的厚度几乎等于在栅极引线布线区域88的栅极氧化膜88的厚度。虽然栅极氧化膜9的一半变厚，栅极氧化膜9的其余一半比栅极氧化膜15薄。因此，提高了栅极的可靠性，并抑制了导通电阻增加而偏离期望值。
在本实施例中，包括沟槽边5b的侧壁由(110)和(110)晶面构成，这等效于组成沟槽14的侧壁的(110)和(110)晶面。这样，包括沟槽边5b的侧壁上的栅极氧化膜9的厚度几乎与在栅极引线布线区域88的栅极氧化膜15的厚度相同，因此，随着阈值电压的增加，沟槽边5b的导通电阻稍高于沟槽边5a的导通电阻。因此，最好缩短沟槽边5b而不是沟槽边5a，以便限制晶体管的导通电阻增加。
优选地，为了降低晶体管的导通电阻，最好形成由(100)取向晶面构成的沟槽5的所有侧壁的一半或更多。换言之，优选的是形成在由(100)取向晶面构成的每个网格的沟槽边的一部分(主要部分)，其形成方式使得该主要部分变为沟槽边的总长度的一半或比一半更多。
虽然每个网格具有四边形，但每个网格可具有其它形状，如多边形。多边形中沟槽的主要部分变为沟槽边的总长度的一半或比一半更长。
(第三实施例)
如图8所示，根据第三实施例的半导体器件具有六边形网格的单元。
在单元区域87中，每个单元具有六边形网格，其包括平行于<010>轴延伸的沟槽边31a、平行于<100>轴延伸的沟槽边31b、和平行于<110>轴延伸的沟槽边31c。因此，沟槽边31c平行于在栅极引线布线区域88的沟槽14。
沟槽边31a与沟槽边31b以90度角相交，沟槽边31c与沟槽边31a、31b以135度角相交。沟槽31的宽度32在0.5μm和1.0μm之间的范围内。在半导体衬底4的表面上的沟槽边31c的长度在0.5μm和1.0μm之间，这基本上等于沟槽31的宽度32。
形成在栅极引线布线区域中的沟槽14与单元区域87中的沟槽边31a、31b以135度角相交，并从单元区域87延伸。
在这些沟槽31、14的内壁上，形成栅极氧化膜9、15，并在沟槽31、14中的栅极氧化膜9、15上进一步形成栅极10、16。
形成在栅极引线布线区域88中的栅极氧化膜15的厚度比形成在包括沟槽边31a的侧壁上和包括沟槽边31b的侧壁上的栅极氧化膜9更厚，其中沟槽边31b由(100)、(100)、(010)、和(010)晶面构成，即(100)取向晶面。
这样，提高了半导体器件的栅极可靠性，并抑制了晶体管的导通电阻增加而偏离期望值。
在本实施例中，沟槽边31c在单元区域87中平行于<110>轴延伸，并且沟槽边31c的长度比其它沟槽边31a和31b的的长度短，以便抑制导通电阻。例如，沟槽边31c的长度约等于沟槽31的宽度32。
每个网格为不规则六边形。假设网格为规则六边形，以及沟槽侧壁形成为具有(100)取向晶面。由于规则六边形的每个内角为120度，因此只有两个相对边可以是(100)取向晶面。其余四个边都具有(230)取向晶面，即(230)、(230)、(230)、和(230)晶面。
另一方面，当网格为不规则六边形时，四个侧壁为(100)取向晶面。而且，平行于<110>轴的沟槽边31c分别比平行于<010>和<100>轴的沟槽边31a和31b短。因而，与网格结构具有规则六边形的情况相比，可以更多地限制具有这种网格结构的半导体器件增加导通电阻。
而且，由于网格结构在单元区域87中具有六边形网格，因此可以如下限制作为栅极10在沟槽31中形成多晶硅的缺陷。
在单元区域87中的沟槽5的相交部位的角部被加工成圆形(倒圆)。例如，图1中的半导体器件具有圆形角部41，如图9A所示。假设四个角部41被削尖并且未加工成圆形，在角部41的电场强度比其它部分的电场强度大，因此栅极的可靠性降低。因此，每个角部41被倒圆，以便限制角部41周围的电场强度增加。角部41的倒圆也可以在其它半导体器件中进行，如图1中的半导体器件。
在这种情况下，当利用硅淀积工艺在沟槽中形成多晶硅作为栅极10时，在形成多晶硅时可能产生缺陷。例如，如图9B所示，在相交部位周围的栅极10可能具有凹部。换言之，用于形成栅极10的多晶硅的淀积不能完全填充沟槽5。这里，例如，四个角部被倒圆，半径为0.5μm，如图9A所示。在这种结构中，这些角部从相交部分的中心向外偏移。即其有效宽度增加。例如，假设沟槽宽度为1μm，在角部的半径为0.5μm，在相交部分的有效沟槽宽度为1.8μm。因此，在沟槽中形成多晶硅作为栅极时，可能产生误差。
然后，在用于制造半导体器件的后续工艺中杂质可能进入未填充部分，即凹部。如果多晶硅的厚度增加以完全填充沟槽5，则制造成本将增加。
另一方面，根据本实施例，网格具有六边形，以便三个沟槽在相交部位互相连接，如图10A和10B所示。即使在角部42被倒圆时，与四边形(菱形)网格的情况相比，可以更多地抑制在相交部位的沟槽宽度的增加。这个结构允许多晶硅完全填充在沟槽31中，而不会使多晶硅的膜厚增加。
这样，与采用具有四边形网格的单元的情况相比，具有六边形网格的单元抑制了形成栅极10的缺陷。结果是，制造根据本实施例的半导体器件的产量比具有四边形网格结构的更高。
而且，优选沟槽边31c的长度尽可能短，以便减小晶体管的导通电阻。此外，沟槽边31c的长度等于或长于沟槽宽度32就足够了，因为提供这种结构以便与三个沟槽31相交。换言之，沟槽边31c的长度不必更宽以便与四个沟槽相交31。
(第四实施例)
虽然单元区域87中的每个单元具有六边形网格，如图8所示，其它多边形如八边形可提供在相交部位相互连接的三个沟槽。
如图11所示，根据第四实施例的半导体器件在单元区域87中具有八边形网格。具体而言，八边形网格的单元以规则间隔两维地设置在半导体衬底4的表面上和同样菱形网格的网格也同样两维地设置。每个菱形被四个八边形包围，并且每个八边形被四个菱形包围。就是说，每个八边形和每个四边形交替设置。在每个八边形中，平行于<010>轴延伸的沟槽边31a和垂直于<010>轴延伸即平行于<010>轴延伸的沟槽边31b互相连接。在沟槽边31a和31b之间添加垂直于的<110>轴延伸的沟槽33可提供八边形。
沟槽33具有侧壁，其具有(110)或(110)晶面，其等效于构成包括沟槽边31c的侧壁的(110)和(110)晶面，并且沟槽33的长度与沟槽边31c相同。
在图11中所示的半导体器件中，沟槽边31a、31b、31c以及沟槽33形成具有八边形网格的单元。而且，两个沟槽边31a、31b形成具有四边形(菱形)网格的单元。
在这些网格中，形成P型体区6、N+型源区7和P+型接触区8，并作为单元工作。
在这个半导体器件中，提高了栅极的可靠性并抑制了晶体管的导通电阻增加而偏离期望值。
(第五实施例)
根据第五实施例的半导体器件具有与图11中所示的半导体器件基本相同的结构。差别在于多个沟槽14的端部在栅极引线布线区域88处互相连接。
如图12所示，在栅极引线布线区域88中，两个平行沟槽14延伸，然后弯曲而使它们互相靠近。最后，它们在栅极引线布线区域88互相连接。
在沟槽14终止于栅极引线布线区域88中的情况下，如图11所示，电场集中在沟槽14的端部。因此，可局部产生高电场，这样可能破坏栅极氧化膜。结果是，栅极耐电压将降低。
另一方面，在根据本实施例的半导体器件中，两个沟槽14在弯曲的连接部51互相连接。这种结构抑制了局部高电场。相应地，与图11中的器件相比可提高栅极可靠性。
虽然两个沟槽14在弯曲连接部51相互连接，也可以采用其它连接。例如，如图13所示，在栅极引线布线区域88，多个平行沟槽14延伸，并且另一沟槽52连接到平行沟槽14。例如，三个沟槽14连接到沟槽52。这种结构抑制了局部高电场。因而，提高了栅极可靠性。
而且，沟槽52的侧壁垂直于<110>轴，即沟槽52的侧壁分别为(110)和(110)晶面。这样，沟槽51上的栅极氧化膜的厚度比在单元区域87的栅极氧化膜厚，所以提高了栅极可靠性。
(第六实施例)
如图14所示，根据第六实施例的半导体器件具有在单元区域87中的条形沟槽结构。在单元区域87中，多个沟槽61沿着<010>轴直线延伸并到达栅极引线布线区域88。换言之，沟槽61的侧壁被形成以具有(010)取向晶面。在半导体衬底4的表面层中，N+型源区62形成在每个沟槽61的两边，即沟槽61被夹在N+型源区62之间。
在栅极引线布线区域88中，沟槽63沿着<110>轴延伸。换言之，沟槽63的侧壁是(110)取向晶面。沟槽63从沟槽61的端部延伸并与沟槽61成135度角。沟槽61、63在单元区域87和栅极引线布线区域88之间的区域被电连接在一起。
栅极引线布线图形18形成在沟槽63上。栅极引线布线图形18的纵向与<110>轴成45度角。
下面描述形成沟槽61和63的方法。
在半导体衬底4的表面上形成掩模，其中N-型漂移层2、P型基区3、P型阱区19、P型体区6、N+型源区62、以及P+型接触区8依次形成在具有在其表面的Si(001)晶面的N+型半导体衬底1上。这里，通过利用掩模进行刻蚀，形成具有条形图形的N+型源区62。
在单元待形成区中，在平行于<100>轴的方向形成沟槽61。因此，沟槽61的侧壁形成以分别具有(010)和(010)晶面。
在栅极引线布线待形成区中，例如，在平行于<110>轴的方向形成沟槽63。这里，沟槽63与沟槽61成135度角。因此，沟槽63的侧壁形成得以别具有(110)和(110)晶面。
接着，在沟槽61和63上利用热氧化形成栅极氧化膜。在这个工艺中，热氧化具有平面取向相关性，以便在栅极引线布线待形成区中的沟槽63中的栅极氧化膜比在单元待形成区的沟槽61中的栅极氧化膜厚。换言之，沟槽63的栅极氧化膜的热氧化速度比沟槽61栅极氧化膜的热氧化速度快。
虽然沟槽63平行于<110>轴的方向形成，沟槽63也可形成在垂直于<110>轴的方向。
而且，栅极引线布线图形18的设置可以修改。在本实施例中，如图14所示，栅极引线布线图形18的纵向平行于<100>轴延伸，在单元区域87中的沟槽61垂直于栅极引线布线图形18的纵向延伸。然而，可以形成栅极引线布线图形18，使得其纵向垂直于<110>轴延伸，如图15所示。在本设置中，沟槽61与沟槽63成135度角并在与栅极引线布线图形18的纵向成45度角的方向延伸。
(第七实施例)
在本例中，ONO膜(即氧化-氮化-氧化膜)用作栅极氧化膜。如图16所示，根据第七实施例的半导体器件具有沟槽5的部分剖面结构。
在单元区域87中，沟槽5沿着<010>轴形成。就是说，沟槽5的侧壁具有(010)取向晶面。
如图17所示，在沟槽5的侧壁上，依次叠置厚度为60nm的氧化硅膜71、厚度为约8nm-10nm的氮化硅膜72、和厚度约为6nm-8nm的氧化硅膜73，以便形成ONO膜。
在沟槽5的上侧和下侧，形成氧化硅膜74和75。氧化硅膜75的厚度为150nm。氧化膜74的厚度为200nm。
在本实施例中，栅极绝缘膜包括形成在沟槽5的侧壁上的ONO膜、在沟槽5的上部的氧化硅膜74、和在沟槽5的底部的氧化硅膜75。这里，氧化硅膜74和75的每个厚度比ONO膜的厚度厚。
在沟槽5中，栅极10形成在氧化硅膜73、75上。层间绝缘膜11形成在栅极10和氧化硅膜74上。半导体衬底4上形成氧化硅膜74。然后，在层间绝缘膜11上形成金属电极12。
在栅极引线布线区域88中的沟槽14具有与在单元区域87中的沟槽5相同的结构。这里，沟槽14沿着<010>轴形成。就是说，沟槽14的侧壁是(110)取向晶面。在沟槽14的侧壁上的氧化硅膜71具有约为80nm-100nm的厚度，这比在单元区域87的沟槽5的氧化硅膜71的厚度厚。
这样，在单元区域87和栅极引线布线区域88中的沟槽5、14的侧壁上的栅极绝缘膜包括ONO膜，这提供比图2和3中所示的只包括氧化硅膜的栅极绝缘膜更高的栅极耐电压。形成在栅极引线布线区域88中的沟槽14中的氧化硅膜71比单元区域87中的厚。这提供相对高的栅极可靠性。
而且，在单元区域87和栅极引线布线区域88中，分别形成在沟槽5、14的上侧和下侧的氧化硅膜74、75比在沟槽5、14的侧壁上的ONO膜厚。此外，氧化硅膜74、75比图2和3中的栅极绝缘膜9的厚度厚。此外，氧化硅膜74、75比ONO膜厚。因而也提高了栅极可靠性。而且，减少了电场在沟槽14的上角部的集中，这样也提高了栅极可靠性。一般情况下，当栅极氧化膜被形成以具有均匀厚度时，很容易发生电场集中在沟槽5的上、下部和下侧的角部，因此降低了晶体管的耐电压。然而，在本实施例中，适当改变栅极绝缘膜的厚度，即，其在角部的厚度增加，以便降低局部施加于在角部的栅极氧化膜的电场。因此，限制了在角部的耐电压降低，并且提高了栅极可靠性。
下面介绍根据本例的半导体器件的制造方法。
用于沟槽的掩模的氧化膜7淀积在半导体衬底4上并被构图。现在，用氧化膜17作掩模，在单元待形成区和栅极引线布线待形成区中形成沟槽5、14。接着，在氧化速度上提供各向异性的条件下，热氧化在沟槽5和14的内壁上提供氧化硅膜71。
在这个工艺中，在单元区域87中的沟槽5的侧壁是(100)取向晶面，并且沟槽14中的侧壁是(110)取向晶面。这个结构导致在栅极引线布线区域88的氧化硅膜71比在单元区域87的氧化硅膜71厚。
接着，利用LPCVD(低压化学汽相淀积)法在包括沟槽5和14的内壁的半导体衬底4的表面上形成氮化硅膜72。
接着，利用CHF3和O2气体系统进行各向异性干刻蚀，选择除去氮化硅膜72。就是说，留下在沟槽5、14上的氮化硅膜，并除去半导体衬底4上的沟槽5、14的底部和上部的氮化硅膜。这使得在沟槽5、14的底部和上部以及半导体43的表面上的氧化硅膜71露出。
现在，例如在950下进行热氧化，形成氧化硅膜73。在这个工艺期间，在其中除去氮化硅膜的沟槽5、14的底部和上部以及半导体衬底4的表面，氧化硅膜71的厚度较厚，由此形成氧化硅膜75、74。
上述工艺产生包括形成在沟槽5、14的侧壁上的ONO膜的栅极绝缘膜和在单元区域87和栅极引线布线区域88中的氧化硅膜74、75。
虽然在图17中的半导体器件的沟槽5、14上形成ONO膜，这些ONO膜可形成在图1、7、8、和12-16中所示的其它半导体器件的沟槽5、14上。此外，虽然栅极绝缘膜部分地由ONO膜构成，但是整个栅极绝缘膜可以由ONO膜构成。在这种情况下，在单元区域87的栅极绝缘膜的厚度保持不变，在栅极引线布线区域88中其厚度增加，以便提高耐电压。
(第八实施例)
图1-17中的上述半导体器件具有(001)晶面的硅衬底。在这些情况下，考虑到制造的容易程度，最好在单元区域87中形成沟槽侧壁以具有(100)取向晶面，并在栅极引线布线区域88中形成侧壁以具有(110)取向晶面。然而，也可以采用能减小晶体管的导通电阻的其它可能结构，只要在栅极引线布线区域的沟槽的侧壁的热氧化速度比在单元区域87中的热氧化速度高即可。就是说，其它晶面可用于单元区域87和栅极引线布线区域88中的沟槽的侧壁。
根据第八实施例的半导体器件示于图17中。该半导体器件具有六边形网格结构。每个六边形的所有内角都等于120度。在图17中，沟槽边31a、31b和31c与相邻沟槽边成120度角。沟槽边31a、31b在与<110>轴成120度角的方向延伸，沟槽边31c在平行于<110>轴的方向延伸。
因此，在每个网格的六边形的四个沟槽边31a、31b具有与<110>轴成120度角的晶面。在这些晶面处的热氧化速度比在晶面(110)的热氧化速度慢。这样，在沟槽边31a、31b的侧壁上的氧化膜比在栅极引线布线区域88中的沟槽14的侧壁上的氧化膜薄。这里，沟槽边31c的侧壁上的氧化膜的厚度与在栅极引线布线区域88中的沟槽14的侧壁上的氧化膜的厚度相同。这种结构提高了栅极耐电压，并抑制了晶体管的导通电阻增加而偏离期望值。
而且，只要原子表面密度相对高和热氧化速度相对高的晶面如(110)晶面、其它晶面如(111)晶面可用作栅极引线布线区域88中的沟槽14的侧壁。
(第九实施例)
根据本发明第九实施例的半导体器件具有硅衬底，其表面是不同于(001)取向晶面的晶面。在这种情况下，沟槽5、14形成的方式使得在栅极引线布线区域88的沟槽14的侧壁的热氧化速度比在单元区域87中的热氧化速度快。
图19-25示出了具有硅衬底的多个半导体器件，这些硅衬底具有(011)晶面。
例如，如图18所示，网格结构中的单元的表面结构是四边形。图18中所示的表面图形基本上与图25中所示的相同。然而，沟槽边5c沿着<100>轴延伸，沟槽边5d沿着<011>轴延伸。沟槽边5c的长度与沟槽边5d相同。在栅极引线布线区域88的沟槽14沿着<100>轴延伸。
在本实施例中，在单元区域87中，两个沟槽边5c沿着<011>轴延伸，在栅极引线布线区域88的沟槽14具有(011)取向晶面。因此，这种结构提高了栅极耐电压，并抑制了晶体管的导通电阻的增加。
在图20和21中，网格结构的单元是六边形的。
如图19所示，在单元区域87，每个沟槽边31d垂直于<111>轴延伸，并且每个沟槽边31e垂直于<111>轴延伸。换言之，两个沟槽边31d、31e具有(111)取向晶面。沟槽边31f垂直于(100)轴延伸。因此，沟槽边31f具有(100)取向晶面。这里，沟槽边31f与沟槽边31d成125.3度角，并且沟槽边31d与沟槽边31e成109.4度角。
另一方面，在栅极引线布线区域88，沟槽14垂直于<011>轴延伸，因此沟槽14的侧壁具有(011)取向晶面。
沟槽边31f的长度比两个沟槽边31d、31e的总长度长。因此，每个单元中的沟槽边31f的两个的总长度比所有沟槽边31d-31f的总长度的一半长。结果是，这种结构提高了栅极耐电压，并抑制了导通电阻的增加。
在图19中，沟槽14垂直地连接到沟槽边31f。然而，图20中所示的结构也是有用的，在该结构中沟槽14以其它角度连接到沟槽边31f。在图20中，沟槽边14a从沟槽边31f平行于沟槽边31d延伸，以便具有预定长度并连接到沟槽边14b。沟槽边14a与沟槽边14b成144.7度角。
另一例子是在单元区域87中的沟槽的侧壁主要是(100)取向晶面，在栅极引线布线区域88中的沟槽的侧壁主要是(111)取向晶面。
例如，如图21所示，沟槽栅极具有条形结构。在单元区域87，沟槽61在垂直于<100>轴的方向延伸，以便沟槽61的侧壁具有(100)取向晶面。另一方面，在栅极引线布线区域88，沟槽63垂直于<111>轴延伸，使得沟槽63的侧壁具有(111)取向晶面。
在本设置中，沟槽61与沟槽63成125.3度角。栅极引线布线图形18的纵向平行于<100>轴延伸并与沟槽63成35.3度角。这种设置提高了栅极耐电压，并抑制了导通电阻的增加。
图23-25中所示的半导体器件具有带四边形网格的网格结构。
如图22所示，在单元区域87，沟槽边5e垂直于<111>轴延伸。因此，沟槽边5e的侧壁具有(111)取向晶面，即，(111)和(111)面。沟槽边5f垂直于<100>轴延伸。因此，沟槽边5f的侧壁具有(100)取向晶面。沟槽边14c连接到沟槽边5f并与沟槽边5f成54.7度角。栅极引线布线图形18的纵向垂直于<100>轴延伸并与沟槽边14c成54.7度角。
在这种设置中，由于沟槽边5e的长度与沟槽边5f相同，因此沟槽边的所有侧壁的一半具有(100)取向晶面。因而，这种结构提高了栅极耐电压，并抑制了导通电阻的增加。
在图22中，在栅极引线布线区域88，沟槽边14c垂直于<111>轴延伸。然而，如图23所示，垂直于<111>轴延伸的沟槽边14d可被设置代替沟槽边14c。在此情况下，沟槽边14d与沟槽边5f成54.7度角。因此，沟槽边14d的侧壁具有(111)取向晶面，即(111)和(111)面。
该半导体器件的改型设置示于图24中。在图24中所示的结构中，栅极引线布线图形18在与<100>轴成35.3度角的方向延伸。沟槽边14e垂直于<111>轴延伸，使得沟槽边14e的侧壁具有(111)取向晶面。沟槽边14e以70.5度角连接到沟槽边5e并与栅极引线布线图形18成70.5度角。这种结构用于提高栅极耐电压，并抑制导通电阻的增加。
(改型)
在上述实施例中，半导体器件包括具有沟槽栅极的N沟道型MOSFET。然而，也可以采用导电类型相反的P沟道型MOSFET和具有带有沟槽栅极的MOS结构的功率元件，如其中衬底1和漂移层的导电类型互相不同的IGBT，用来代替N沟道型MOSFET。
应该理解，这些改变和修改属于由所附权利要求书限定的本发明的范围内。

Claims (29)

1、一种半导体器件，包括：
半导体衬底；
单元区域，位于在该衬底的表面部分中并用作晶体管；
栅极引线布线区域，其在该衬底上具有栅极引线图形；
沟槽，位于该衬底表面部分中，从该单元区域延伸到该栅极引线布线区域；
氧化膜，位于该沟槽的内表面上，以便具有侧壁和底壁；和
栅极，位于该沟槽中，其至少利用该氧化膜与该衬底绝缘，
其中，该氧化膜设置在该衬底的一部分上且与其对应的部位处，
其中，所述该栅极引线布线区域处的沟槽的侧壁具有一个主要部分，该主要部分的晶面的原子表面密度高于该单元区域处的沟槽的侧壁的原子表面密度；以及
其中，在该栅极引线布线区域中的沟槽侧壁上的氧化膜的厚度大于在该单元区域中的沟槽侧壁上的氧化膜的厚度。
2、根据权利要求1的半导体器件，
其中该半导体衬底包括具有{100}晶面的硅衬底，
其中在该单元区域中的沟槽侧壁的主要部分包括该{100}晶面，和
其中在该栅极引线布线区域中的沟槽侧壁的主要部分包括{110}晶面。
3、根据权利要求1的半导体器件，
其中该半导体衬底包括具有{110}晶面的硅衬底，
其中在该单元区域中的沟槽侧壁的主要部分包括{100}晶面，和
其中在该栅极引线布线区域中的沟槽侧壁的主要部分包括该{110}晶面。
4、根据权利要求1的半导体器件，
其中该半导体衬底包括具有{110}晶面的硅衬底，
其中在该单元区域中的沟槽侧壁的主要部分包括{100}晶面，和
其中在该栅极引线布线区域中的沟槽侧壁的主要部分包括{111}晶面。
5、根据权利要求1或2的半导体器件，
其中在该单元区域中的沟槽设置为四边形单元，和
其中，在该单元区域中像网状图形一样设置多个单元于该衬底的表面上。
6、根据权利要求1或2的半导体器件，
其中在该单元区域中的沟槽设置六边形单元，和
其中，在该单元区域中像网状图形一样设置多个单元于该衬底的表面上。
7、根据权利要求1或2的半导体器件，
其中在该单元区域中的沟槽设置为第一单元的八边形单元和作为第二单元的四边形单元，和
其中，在该单元区域中像网状图形一样设置多个第一和第二单元于该衬底的表面上，其设置方式使得第一和第二单元交替设置。
8、根据权利要求2的半导体器件，
其中在该单元区域中的沟槽设置为四边形单元，
其中，在该单元区域中像网状图形一样设置多个单元于该衬底的表面上，和
其中在每个单元中的沟槽的所有侧壁包括{100}晶面。
9、根据权利要求2或3的半导体器件，
其中在该单元区域中的该沟槽设置为六边形单元，
其中，在该单元区域中像网状图形一样设置多个单元于该衬底的表面上，
其中在每个单元中的沟槽的四个边包括{100}晶面，和
其中在每个单元中的该沟槽的其余两个边包括{110}晶面。
10、根据权利要求9的半导体器件，其中该六边形单元的四个边中的每一边比该六边形单元的其余两个边中的每一边更长。
11、根据权利要求9或10的半导体器件，
其中该沟槽在该衬底表面上具有预定宽度，
其中该六边形单元的其余两个边的每一边的长度与该预定宽度相同。
12、根据权利要求11的半导体器件，
其中该其余两个边的每一边的长度在0.5-1.0μm范围内。
13、根据权利要求1-4任一项的半导体器件，
其中，多个沟槽从该单元区域延伸到该栅极引线布线区域，其延伸方式使得在该栅极引线布线区域中的沟槽的各端不连接在一起。
14、根据权利要求1-4任一项的半导体器件，
其中多个沟槽从该单元区域延伸到该栅极引线布线区域，其延伸方式使得在该栅极引线布线区域中的沟槽的各端连接在一起。
15、根据权利要求1的半导体器件，
其中在该单元区域中的该沟槽设置为一个六边形单元，
其中，在该单元区域中像网状图形一样设置多个单元于该衬底的表面上，
其中该六边形单元的四个边的每一边在与<110>晶轴成120度角的方向延伸，
其中该六边形单元的其余两个边的每一边沿着<110>晶轴延伸。
16、根据权利要求3的半导体器件，
其中在该单元区域中的沟槽设置为一个六边形单元，
其中，在该单元区域中像网状图形一样设置多个单元于该半导体衬底的表面上，
其中该六边形单元的两个边沿着<100>晶轴延伸，
其中该六边形单元的其余四个边沿着<111>晶轴延伸，和
其中该两个边的总长度等于或大于该其余四个边的总长度。
17、一种半导体器件的制造方法，包括以下步骤：
在半导体衬底的表面部分中形成一沟槽，以便从用于形成作为晶体管工作的单元的一个单元待形成区延伸到一个栅极引线布线待形成区；
通过热氧化，在沟槽的内表面上形成氧化膜，以便具有若干个侧壁和一个底壁；和
在沟槽中形成栅极，并至少利用该氧化膜使之与该衬底绝缘，
其中，在形成沟槽的步骤中，沟槽被形成为具有该单元待形成区中的沟槽侧壁的主要部分和该栅极引线布线待形成区中的沟槽侧壁的主要部分的晶面，以便在该单元待形成区形成氧化膜的第一速度小于在该栅极引线布线待形成区形成氧化膜的第二速度，和
其中，在形成氧化膜的步骤中，进行热氧化，以便使得在该单元待形成区的沟槽内表面上的氧化膜的第一厚度小于在该栅极引线布线待形成区的沟槽内表面上的氧化膜的第二厚度。
18、根据权利要求17的方法，
其中衬底包括具有(100)晶面的硅衬底，
其中在该单元待形成区的沟槽侧壁的主要部分具有(100)晶面，和
其中在该栅极引线布线待形成区的沟槽侧壁的主要部分包括(110)晶面。
19、根据权利要求17的方法，
其中衬底包括具有(110)晶面的硅衬底，
其中在该单元待形成区的沟槽侧壁的主要部分具有(100)晶面，和
其中在该栅极引线布线待形成区的沟槽侧壁的主要部分具有(110)晶面。
20、根据权利要求17的方法，
其中该衬底包括具有(110)晶面的硅衬底，
其中在该单元待形成区的沟槽侧壁的主要部分具有(100)晶面，和
其中在该栅极引线布线待形成区的沟槽侧壁的主要部分具有(111)晶面。
21、根据权利要求17或18的方法，
其中在该单元待形成区的沟槽设置为四边形单元，和
其中，在该单元区域中像网状图形一样设置多个单元于该半导体衬底的表面上。
22、根据权利要求17或18的方法，
其中在该单元待形成区的沟槽设置为六边形单元，和
其中在该单元区域中像网状图形一样设置多个单元于该半导体衬底的表面上。
23、根据权利要求17或18的方法，
其中在该单元待形成区的沟槽提供作为第一单元的八边形单元和作为第二单元的四边形单元，和
其中在该单元区域中像网状图形一样设置多个第一和第二单元于该半导体衬底的表面上。
24、根据权利要求17-20任一项的方法，
其中，在形成氧化膜的步骤中，热氧化是在850℃和1000℃之间的温度下进行的。
25、一种半导体器件，包括：
半导体衬底；
晶体管，位于在该衬底的表面部分中一个单元区域，该晶体管包括沿着该衬底表面延伸的在该表面部分中的第一沟槽和在该第一沟槽的内表面上的第一氧化膜，以便具有若干个第一侧壁和一个第一底壁；
在栅极引线布线区域中在该衬底上的栅极引线布线图形，其设置在单元区域的外部；
第二沟槽，位于该衬底的表面部分中并从该单元区域延伸到该栅极引线布线区域，该第二沟槽包括在该第二沟槽的内表面上的第二氧化膜，以便具有若干个第二侧壁和一个第二底壁；和
第一和第二栅极，位于该第一和第二沟槽中并分别利用至少该第一和第二氧化膜使之与该半导体衬底绝缘，该第一栅极通过该第二栅极电连接到该栅极引线布线图形，
其中该第一和第二氧化膜分别设置在所述第一和第二沟槽的所述第一和第二侧壁以及所述第一和第二底壁上，和
其中在栅极引线布线区域中的第二沟槽的第二侧壁所具有的晶面的原子表面密度高于该单元区域中的第一沟槽的第一侧壁所具有的晶面的原子表面密度；以及
其中该第二侧壁上的氧化膜的厚度大于该第一侧壁上的氧化膜的厚度。
26、一种半导体器件，包括：
半导体衬底；
在该衬底表面部分中用于作为晶体管工作的单元区域；
在该衬底上并具有栅极引线图形的栅极引线布线区域；
在该衬底表面部分中从该单元区域延伸到该栅极引线布线区域的沟槽；
氧化膜，位于该沟槽的内表面上以便具有若干个侧壁和一个底壁；和
栅极，位于该沟槽中，并至少利用该氧化膜与该衬底绝缘，
其中，在该栅极引线布线区域中的沟槽侧壁的主要部分上的氧化膜的厚度大于在该单元区域中的沟槽侧壁的主要部分上的氧化膜的厚度，
其中在该单元区域中的沟槽侧壁的主要部分包括第一晶面，
其中在该栅极引线布线区域中的沟槽侧壁的主要部分包括第二晶面，和
其中在栅极引线布线区域中的沟槽的侧壁的主要部分所具有的晶面的原子表面密度高于在该单元区域中的沟槽的侧壁的主要部分所具有的晶面的原子表面密度。
27、根据权利要求26的半导体器件，
其中该半导体衬底包括具有{100}晶面的硅衬底，
其中该第一晶面包括{100}晶面，和
其中该第二晶面包括{110}晶面。
28、根据权利要求26的半导体器件，
其中该半导体衬底包括具有{110}晶面的硅衬底，
其中该第一晶面包括{100}晶面，和
其中该第二晶面包括{110}晶面。
29、根据权利要求26的半导体器件，
其中该半导体衬底包括具有{110}晶面的硅衬底，
其中该第一晶面包括{100}晶面，和
其中该第二晶面包括{111}晶面。
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