CN1304180A - 功率半导体器件 - Google Patents

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Abstract

在具有第一端101(源端)和第二端102(漏端)的半导体器件中,半导体芯片的衬底主面在(110)面上,n型区2和p型区4在垂直于(110)面的{111}面,长条形的n型区2和长条形的p型区4相邻交替排列,形成电压保持区,所说的第二端101通过导线连接到所说的p型区,所说的第二端102连接到所说的n型区2。而且,形成所说p型区来覆盖栅多晶硅层8的底部拐角。

Description

功率半导体器件
现有技术中的半导体器件，如果用主电流通路端作为第一端和第二端来制造高耐压半导体器件，必须形成耗尽层，使得当一个电压加在第一端和第二端之间时，在半导体元件内部产生的电场强度低于产生雪崩击穿的临界强度。为此，必须提高漂移层区的电阻率，形成在电压下降方向上长的漂移层区，这样当在第一端和第二端加电压时，耗尽层能很容易地展宽，因此，有一个问题就是随着第一端和第二端之间的承受电压变高，第一端和第二端之间的电阻很快增大。
在预先公开号为No.54661/1990的日本专利公开了一种半导体器件，其中的半导体主体有多个n型第一区，在这些n型第一区之间夹有p型第二区，在垂直于第一区和第二区的厚度方向上，当消除了自由载流子时，这些第一区和第二区的长度要使得半导体主体能够承受100V以上的电压，形成的平行电流通路延伸穿过半导体主体，选择的每个第一区和第二区的厚度值和掺杂浓度值要使得每个由第一区和第二区形成的交替排列的正负空间电荷区的单位面积上的空间电荷比产生雪崩击穿的临界强度低。
另外，上面提到的在先公开号为No.54661/1990的日本专利还公开了一种半导体器件，其中为了形成所说的第一区和第二区，在低电阻n型衬底上生长有高阻p型外延层，衬底的主面轴向为[110]，用各向异性刻蚀法进行刻蚀一直达到衬底。这样在外延层内形成了具有垂直侧壁的沟槽，然后形成n型外延层，这种n型外延层用作所说的第一区，所说的高阻p型外延层用作所说的第二区。尽管在上面提到的在先公开号为No.54661/1990的日本专利中有这样的描述，即在(110)面进行各向异性刻蚀，从而可以形成n型区和p型区的名誉图形(reputation pattern)，但没有讨论适合于低损耗的平面结构。而且，关于在上面提到的在先公开号为No.54661/1990的日本专利中的半导体单元，既然使n型区和p型区的名誉图形窄是不可能的，那么就不可能使消耗在半导体元件中的电能足够低，另外，由于所说名誉图形的存在，功率MOS场效应管存在着漏/源间电容例如变大的问题。
在USP5,438,215和USP 5,216,2750中公开了一种特别适合于高耐压和低损耗的半导体器件的平面结构。然而，在USP5,438,215和USP 5,216,2750中没有描述适合于用(110)面作为半导体衬底时的平面结构。
在先公开号为No．223896/1998的日本专利提出了一种将离子注入到硅刻蚀槽侧壁的方法来制造半导体器件的方法，该半导体器件既有低损耗又能耐高压。然而，尽管在先公开号为No．54661/1998的日本专利中描述了缩窄n型区和p型区的名誉图形间距的方法，但这种结构实际上不适合这种制造方法。
德国专利No．19730759公开了一种将所说的p型第二区与MOS FET体扩散层隔离的结构。在本德国专利No．19730759中，要得到适合于高耐压和低损耗的器件结构，还需要进一步改进。
本发明的半导体器件包括半导体芯片中的电压保持区，在保持区中，半导体芯片中的第一电导型的第一区具有长带状，第二电导型的第二区具有与第一区一样的形状，第一区和第二区相邻交替排列。第一区连接到第二端，第二区连接到第一端。当在第一端和第二端之间加电压时，电流流动受阻，正负空间电荷区在由第一区和第二区形成的电压保持区中交替排列。在这种情况下，第一和第二电导型分别为p型或n型，彼此是相反的导电类型。此外，根据本发明的半导体器件可以选择下面A至E中任意一种结构：
A．半导体芯片的衬底主面位于(110)面上，半导体芯片的四个侧面的相对的两个侧面位于垂直于(110)面的{111}面上，第一区和第二区以长带状沿[110]轴方向伸展；
B．半导体芯片的衬底主面位于(110)面上，第一区和第二区以长带状沿[110]轴方向伸展，主接触面位于垂直于(110)面的{111}面上；
C．在电压保持区的外围形成第一导电类型的第三区，所说的第三区的平均掺杂浓度比第一区高；
D．半导体器件是绝缘栅型半导体器件，它的沟道区与第二区隔离；和
B．半导体器件是槽栅型的绝缘栅型半导体器件。槽栅之间的间隔比第二区之间的间隔小。
制造具有所说的A或B结构的半导体器件的方法，根据本发明包括下列的步骤F或G：
F．在硅半导体芯片中，通过用作为掩模的包括相交在角70.5±0.5或109.5±0.5的四个主面的多边形图形，利用各向异性刻蚀液形成硅半导体芯片中的沟槽的步骤，和用硅层填充所形成的沟槽的步骤。
G．在所说的硅半导体芯片中，通过沿所说的半导体芯片的四个侧面中的一对相对的侧面所在的(-11-1)面或(-11-1)面形成的光掩模，利用各向同性刻蚀液形成芯片中的沟槽的步骤，和用硅层填充所形成的沟槽的步骤。
根据本发明，能以高精度形成电压保持区，或者说当电流流动受阻时，增加电压保持区的电压保持功能是可能的。因此得到高耐压和/或低损耗性能的半导体器件是可能的。
图1是实施例1的半导体器件平面图；
图2是实施例1应用于功率MOS场效应管的实例，图中示出了沿图1的a-a线得到的截面图；
图3(a)是半导体晶片的平面视图，在该半导体晶片上形成有实施例1的功率MOS场效应管
图3(b)是实施例1中半导体晶片的主平面在(1-1-1)面或(1-12)面上时的说明图；
图3(c)是实施例1中半导体晶片的主平面在(-11-1)面或(1-1-2)面上时的说明图；
图4(a)和图4(b)是说明实施例1的半导体器件制造方法的截面图；
图4(c)和图4(d)是说明实施例1的半导体器件制造方法的截面图；
图4(e)和图4(f)是说明实施例1的半导体器件制造方法的截面图；
图4(g)和图4(h)是说明实施例1的半导体器件制造方法的截面图；
图4(i)是说明实施例1的半导体器件制造方法的截面图；
图5是实施例2的半导体器件平面图；
图6是实施例3的半导体器件平面图；
图7是实施例4的半导体器件平面图；
图8是说明实施例4的半导体器件制造方法的截面图；
图9是实施例5的半导体器件的截面图；
图10是实施例6的半导体器件的截面图；
图11是实施例7的半导体器件的截面图；
图12(a)到图12(c)是实施例7的半导体器件制造方法说明图；
图13是实施例8的半导体器件截面图；
图14是实施例9的半导体器件截面图；
图15是显示实施例8的半导体器件制造方法的截面图；
图16是实施例9的半导体器件杂质分布剖面图；
图17是实施例10的半导体器件截面图；
图18是显示实施例10的半导体器件制造方法的截面构造图；
图19是实施例10的半导体器件杂质分布剖面图；
图20是实施例11的半导体器件截面图；
图21是实施例12的半导体器件截面图；
图22是实施例13的半导体器件截面图；
图23是实施例14的半导体器件截面图；
图24是实施例15的半导体器件截面图；
图25是实施例16的半导体器件截面图；
图26是实施例17的半导本器件截面图；
图27是实施例18的半导体器件截面图；
图28是实施例19的半导体器件截面图；
图29是实施例19的半导体器件截面图；
图30是实施例19的半导体器件截面图；
图31是实施例19的半导体器件截面图；
图32是实施例20的半导体器件截面图；
图33是实施例34的半导体器件截面图；
图34是实施例22的半导体器件截面图；
图35是实施例23的半导体器件截面图；
图36是实施例24的半导体器件截面图；
图37是实施例25的半导体器件截面图；
图38是实施例26的半导体器件截面图；
下面将参照附图说明本发明的半导体器件的实施例。
顺便说一下，这里的晶面用米勒符号表示，负方向的带状码用负号码代替。而且，{}一般用来表示有等效对称特性的面，例如，{111}表示所有(111)，(-1-1-1)，(11-1)，(1-11)，(-111)(1-1-1)(-11-1)和(-1-11)面。[]表示内晶向，例如[11-0]轴表示垂直于(110)面的轴。而且，为了更容易理解，从上面和背面看，相同面的符号表示没有区别，就象(1-1-1)面和(-111)面。
实施例1
图1是根据本发明实施例的半导体器件平面图，图2是根据本发明的第一个实施例的半导体器件是功率MOS场效应管时沿图1的a-a线得到的纵向截面图，图3和图4示出了此半导体器件制造方法的一个实例。
在图1中，此半导体器件是通过在第一端101(图2中的源端)和第二端102(图2中的漏端)之间设有阻碍电流流动装置的半导体器件来实现的，而阻挡电流流动的装置是通过在第一端101和第二端102之间加电压，从而形成一个延伸穿过部分硅半导体芯片200的耗尽层来得到的。硅半导体芯片200的衬底主面由(110)晶面形成，在硅半导体芯片200的中心部分，设置有包括电连接到第二端102的长带状n型区2和电连接到第一端101的长带状p型区4的电压保持区域。p型区4和n型区2交替排列，所说的n型区2和p型区4在[110]轴方向延伸，形成垂直于(110)晶面的作为主接触面的{111}晶面。第一端101通过导线如键合线等连接到位于半导体主面上的铝或类似材料构成的电极引出区15a，并且电极引出区15a通过导线连接到p型区4。另一方面，第二端102由背面电极16通过一个端板或类似物的导电区连接到n型区2。
当第一端101和第二端102之间的电流流动受阻时，交替排列的正负空间电荷区在包括n型区2和p型区4的电压保持区中形成，施加在第一端101和第二端102之间的电压的一半以上加在了在电压保持区中形成的正负空间电荷区，从而第一端101和第二端102之间的电流流动受阻。另一方面，在导电模式处于电流在第一端101和第二端102之间流动期间，主电流流过在垂直于半导体主面方向上构成电压保持区的p型区2。
而且，在图1中，通过延伸在图中垂直方向上的有源区内电压保持区周边部分的p型区4，可防止基于与有源区域内同样的原理在垂直方向上周边部分耐压的降低。而且，电场限制区4X在图中周边部分的左侧和右侧形成，与p型区4平行延伸，用与p型区4同样的制造工艺形成。这就阻止了在半导体芯片200的周边部分由于半导体表面上的电场集中而导致的第一端101和第二端102之间耐压的显著下降。
因此，根据本实施例，通过形成包括p型区4,4x和n型区2的pn结的重复的带状图形，使得它们在平面内以相同的方向和带状延伸，就得到了包括周边部分的元件的作为特有性能的高耐压排列。在本实施例中，p型区4,4x和半导体芯片周边部分之间的距离选定为不大于50μm。顺便说一下，尽管在本实施例中，当p型区4,4x设置成带状区，它们的长度等于半导体芯片的平面尺寸时，可以在平面结构内，由n型区在不同的位置进行分隔。在这种情况下，当在要成为p型区4,4x(参考下面图4(a)中提到的工艺)的区中形成沟槽3时，就有可能避免n型区2的毁坏。换句话说，包括构成电压保持区域的n型区2和p型区4,4x的带状pn结的总的平面面积占半导体芯片面积的95％以上。
鉴于空间的限制，在图中示出了每个电场限制区域包括3个p型区4X，但根据耐压需要，p型区4X的数量可以增加或减少。另外，在半导体芯片的周边部位设有n型区11b，用来抑制耗尽层的伸长形成p型区4,4x。
为了详细清楚地说明本发明的结构，下面将介绍一个功率MOS场效应管的样例，作为根据本发明的半导体元件的实施例。图2示出了沿图1中a-a线的纵向截面图，本实施例的功率MOS场效应管具有带状形状，其中在图1中相邻的两个p型扩散层之间的n型扩散层2上，形成有细长的多晶硅栅8a。当在多晶硅栅8a和源端101之间加OV电压，在多晶硅栅8a和漏端也就是第二端102(相对于作为源端的第一端101)之间加一个正电压时，在电压保持区中就形成了交替排列的正负空间电荷区，其中n型区2和p型区4彼此相邻交替排列，这样就阻碍了电流流动。当时，每个夹在电压保持区的相邻p型区4之间的p型区2具有比传统的功率MOS场效应管更高的杂质浓度。无论如何，既然可使p型区4和由相邻p型区4所夹的n型区之间的间距非常小，使得在p型区4和所夹的n型区2之间的电场达到硅的临界电场之前，p型区4和所夹的n型区2完全耗尽，尽管杂质浓度很高，也避免了漏极和源极之间的耐压降低。另一方面，当正电压加到栅极8a，就产生了电流从漏端102流到源端101的导电模式。然而，在这种情况下，既然电流流过相对于传统的功率MOS场效应管杂质浓度很高的n型区2，那么相对于现有技术的器件，就可能使导通电阻非常低。为了提供高耐压和低损耗特性，在与构成电压保持区的n型区2和p型区4的具有重复图形的结相垂直的方向上，积累的净杂质量最好选择在5×1011/cm2和2×1013/cm2或更低。顺便说一下，根据下面将详细说明的的本发明的制造方法，既然形成的电压保持区实质上垂直于硅衬底。那么可以使由p型区2和n型区4相邻交替排列构成的电压保持区的长度和宽度很大。这样就能容易地制造高耐压元件。而且，构成电压保持区的p型区4的主底面不在(110)面，而是呈向下的凸形。
下面参考图3和图4，通过一个漏极耐压大约为600V的功率MOS场效应管的实例，说明根据本发明的半导体器件的制造方法。
如截面图4(a)所示，半导体主面形成在(110)面上，然后在通过掺杂n型杂质例如砷、锑或类似元素形成的大约5mùcm的高浓度n型硅衬底1上，形成厚度大约45μm、电阻值大约0.5ùcm到15ùcm的n型外延层2。此后，形成表面氧化膜20a和20b，然后在氧化膜20a上利用形成主面在(1-1-1)和(-11-1)面上的平行四边形图形作为光致抗蚀剂进行构图，如图1所示。
现在，如果半导体主面就象平面图3所示在(110)面上，并且至少电压保持区边界的一组相对侧面平行于硅芯片的侧边，那么此半导体器件的半导体芯片的布局设计变得非常容易的。为达到此目的，使半导体芯片的四个侧边中的一组相对的侧边在垂直于(110)面的{111}面上。也就是使侧边在(1-1-1)和(1-12)面或(-11-1)和(1112)面上。因此，最好主平面也就是制造半导体器件的晶片的匹配角度在垂直于(110)面的{111}或{112}面上。如果使(1-1-1)或(1-12)面是主平面，电压保持区的边缘布局最好使得电压保持区的掩模图形的主边界线之一平行于半导体芯片侧面(-11-1)面。而且，为了形成垂直于(110)面具有的四个主侧面的硅刻蚀沟槽，设计了一个作为限定构成电压保持区的p型区4和n型区2的基准掩模的封闭环，该封闭环具有另一组主侧面，其线与所说的主边界线相交在70.5.或109.5.，并且这两组边界作为主边界。结果，n型区2和p型区4的结在包含垂直于(110)面的{111}面的封闭环中形成了。
顺便说一下，尽管在图1，图2和图4中示出了一个实施例，其中使半导体晶片的主平面在(1-1-1)面，半导体芯片的侧边在(1-1-1)面和(1-12)面，而且如果使主平面在(-11-1)面，(1-12)面或(1-1-2)面，由特性所决定的截面结构是一样的，只是高度成为其主面的四个平面图形的方向改变了，如图3所示。
下一步，通过掩盖氧化物膜20a，用具有高度各向同性刻蚀特性的溶液，例如氢氧化钾或类似物，形成硅刻蚀沟槽3。到此，用氧化膜20a作掩模，以最小侧蚀进行[110]轴方向上的刻蚀。结果，实质上垂直于(110)衬底的(1-1-1)面或(-11-1)面作为硅刻蚀沟槽3的主侧边。
现在，通过干蚀或湿蚀生成氧化膜20a的图形，在该过程中，抗蚀剂也贴在背面，使得背面的氧化膜20b在形成氧化膜20a的工序中同时生成，且硅片侧面的氧化膜没有被刻蚀。至此，在所说的硅刻蚀工序中，任何步骤的重复都必须禁止，比如为了不形成导致硅片损害的刻蚀毁坏，可以避免硅片的周边部分和背面的步骤重复。
而且，侧蚀量的增加依赖于光掩模图形和硅面之间相交角度的偏移大小，如果侧蚀量太大，就不可能得到深的硅刻蚀沟槽。因此，掩模和在本申请中说明的主平面等的角度误差希望低于0.2％，需要的理想精度高于±5。
然而如图1所示，如果形成的p型区4和n型区2是长带状的重复图形，尽管硅刻蚀沟槽3的掩模必须提供非常高精度的长侧，该长侧平行于上面提到的四个主侧面中的(1-1-1)面，但短侧面可以在直角方向上很容易地定位。在这种情况下，短侧面上出现了不垂直于衬底的{111}面，在短侧面附近的硅沟槽变浅，但是如果硅沟槽变浅的区域相对于长侧面方向的长度来说足够的短，在带状的主要部分中就形成了深的硅沟槽。
下一步，如截面图4(b)所示，除去氧化膜20a和20b，然后淀积大约3ìm的p型外延层4，外延层4的电阻率大约为0.5ùcm至15ùcm，此时填满刻蚀沟槽3。
下一步，如截面图4(c)所示，刻蚀p型外延层4直到露出n型外延层2。在这种情况下，为了整平对刻蚀量进行如下控制：通过图形化保留图4(a)所示的全部或部分氧化膜20(a)作为硅刻蚀的掩模导向，此后用所说的氧化膜图形作为基准硅刻蚀p型外延层。顺便说一下，在如图4所示p型外延层4生长过程中，最好优化氯化氢(HCL)的流量，从刻蚀沟槽3的底部进行有选择的外延生长。由于在p型外延层内形成空穴是困难的，因此在p型外延层不会出现耐压劣化。而且，可以省去刻蚀p型外延层4直到n型外延层2露出的深刻蚀工序。
选择电阻值和名誉间距(reputation pitch)，使得在作为电压保持区的n型区和p型区的结面的垂直方向上，通过积累得到的净杂质的量总共大约1×1012/cm2的数量级或低于此数量级，因此在电流阻断模式中形成完全耗尽。这样就得到了高耐压和低导通电阻的性能。
下一步，如图4(d)所示，离子注入大约2×1013/cm2的硼形成大约2ìm厚的p型扩散层5，此后，用氧化膜6a和6b作掩模，用各向同性刻蚀液例如氢氧化钾(KOH)等形成第二硅刻蚀沟槽17。象形成所说的硅刻蚀沟槽3一样，用布设的掩模进行刻蚀，使得掩模图形的主边界线位于垂直于(110)面的{111}面上，也就是(1-1-1)面或(-11-1)面。这样，在硅的情况下，具有相交在70.5°±5°或109.5°±5°的四个主侧面的多边形图形作为掩模。留下背面氧化膜6b而形成刻蚀沟槽17的原因与形成刻蚀沟槽3的情况一样。
下一步，如图4(e)所示，刻蚀氧化膜6，留下变为场氧化膜的区域。通过进行栅氧化，形成大约50nm厚的氧化膜7。
下一步，如图4(f)所示，形成厚度大约500nm、电阻大约10ù的多晶硅层8，然后用抗蚀剂22作掩模刻蚀多晶硅层8。这样，如图4(g)所示，由于多晶硅层8的图形，形成了MOS场效应管的栅电极8a。顺便说一下，所说的氧化膜7的栅氧化膜部分用7a表示。此后，形成厚度大约1.5ìm的p型扩散层作为本体，厚度大约为0.2ìm的n型扩散层11作为源极。此后，制作厚度达到大约600nm的氧化膜12，开出源极的接触。
下一步，如图4(h)所示，用氧化膜12作掩模进行刻蚀，直到源极接触孔达到作为本体的p型扩散层。在这种情况下，根据需要进行硼离子注入来得到与p型扩散层9的欧姆接触。顺便说一下，既然用于p型扩散层的接触用与所说的工艺不同的工艺形成的，也就不进行硅刻蚀。
此后，形成厚度大约为3nm的铝电极层，生成作为功率MOS场效应管源区的铝电极13a以及作为芯片边缘侧电极的栅电极13b和13c的图形，除了源电极焊盘15a，也就是第一端的电极引线部分，栅电极焊接区(未示出)和半导体芯片的划片区之外，形成保护膜14。
下一步，进行回腐蚀，使得硅的厚度变为大约250ìm，形成背面电极16，因此提供了图2所示的截面结构。顺便说一下，在硅刻蚀沟槽形成的那一刻，通过对p型区4和n型区2的pn结边界进行热处理，面将要移动，但是即使通过扩散移动了，结的主面的方向并不改变。
而且，尽管图4(b)示出了进行普通外延生长的工序，进行这样的工序可以通过从图4a的状态有选择的外延生长，只在单晶硅层的沟槽3中形成图4(i)所示的p型外延层4，此后保持通过有选择的外延生长形成的区域的完整性，用氧化或硅刻蚀进行缺陷排除的工序。利用这样的工序也可以利用在选择的外延生长区进行离子注入，此后用热处理工序修复缺陷，然后得到图4(c)的结构。
根据本实施例，既然要形成为高耐压所需的n型区2和p型区4的名誉图形，就要用具有高面方位特性的碱性刻蚀液例如氢氧化钾等进行刻蚀，用由以大约70.5°或109.5°的角与(1-1-1)面的两个侧面相交的(-11-1)面的两个侧面和所说的(1-1-1)面的两个侧面构成的平行四边形图形作为掩模，通过用此刻蚀面作为基准，形成高耐压特性所必须的成为耐压保持区的p型区4和n型区2的名誉图形，背列掩模的硅侧边可以是最小的，构成电压保持区的p型区4和n型区2的名誉间距可以做得既窄又长。如果只是各向异性刻蚀衬底(110)面，而没有适当选择上面提到的平面布局，就会出现不垂直于衬底的面，因此由于在厚度方向上侧边的进程和刻蚀速度减小只出现在局部，也会使得pn结的平面间距变窄和形成深的硅刻蚀沟槽是不可能的。根据此实施例，由于使得电压保持区的p型区4和n型区2的名誉间距变窄是可能的，尽管p型区4和n型区2的浓度增加了，当一个反向电压加到所说的p型区4和n型区2时，由于pn结的最大电场低于临界电场强度，形成完全耗尽是可能的。因此，提供高耐压元件和低损耗特性是可能的。而且，由于电压保持区的p型区4和n型区2的名誉间距和厚度方向的长度，通过正确地实现面角度控制和硅刻蚀掩模，即使p型区4和n型区2的名誉间距选择低于大约10ìm，形成深度超过40ìm的硅刻蚀沟槽也是可能的。这样，就可能提供第一端和第二端之间耐压超过600V的高耐压元件，并且相对于现有技术元件，显著地降低了导通电阻
另外，根据本发明，由于在形成高耐压所需的p型区4和n型区2的长带状名誉图形的工序中，通过碱性水溶液例如氢氧化钾(KOH)进行各向异性刻蚀，就可能同时在若干晶片中形成刻蚀沟槽。这样，和通常只刻蚀一片的干刻蚀相比，即使硅的刻蚀质量一样，而产量却增加了10倍以上，因此降低了工艺成本。
而且，根据本实施例，在制造半导体芯片时，为掩模对准作为基准的主平面在垂直于(100)面的{111}面或{112}面，在半导体晶片上安排半导体芯片，使得半导体芯片的侧边中的两个侧面变得平行于所说的主平面，作为所说的p型区4和n型区2a的图形边界基准的形成硅刻蚀沟槽的掩模图形的四个主侧面中的一对相对的侧面在(1-1-1)面上或(-11-1)面上，使得它们平行于半导体芯片的侧边。这样，尽管所说四个主侧面构成平行四边形，但可以定位它的一对相对侧面平行于布局设计中的xy坐标。这样，就可能减轻用氢氧化钾(KOH)等进行各向异性刻蚀的硅刻蚀形成图形的布局设计的复杂性，因此减少了设计费用。
而且，根据本实施例，在形成作为源极接触的刻蚀沟槽17时，就像刻蚀沟槽3的形成方法一样，用氢氧化钾(KOH)进行各向异性刻蚀是可能的，因此相对于用干蚀的情况，能减少工序费用。况且，既然在刻蚀沟道的布局设计中，也用与沟槽3同样的方法形成所说的刻蚀沟槽17的图形，那么减轻硅刻蚀形成图形的定位设计的复杂性是可能的，因此减少了设计费用。
另外，根据本实施例，使用做电压保持区的p型杂质区4的间隔比通过栅极8a与之相对的沟道扩散区9窄。换句话说，用于电压保持区的p型杂质区4的间隔比沟槽栅的宽度窄，沟槽栅的底部拐角由用作电压保持区的p型杂质区4覆盖。所以，既然可以避免沟槽栅底部拐角的电场集中，也就可以提高漏极耐压和增加栅氧化膜的可靠性。而且，沟道扩散层9的浓度高于p型杂质区4两倍以上，并使沟道扩散区9比沟槽栅窄，这样来抑制导通电阻的增加。顺便说一下，在这种情况下，既然p型杂质区4的杂质浓度比沟道扩散层9的杂质浓度低。就可以忽略阀值电压的增加和互导gm的减少。
尽管本实施例是作为硅半导体元件的一个实例来说明的，但将它应用到碳化硅也是可能的。那时，尽管在n型区2中的耗尽层的伸长很短，也能保持高压，由于电场集中在沟槽栅底部拐角，那么栅氧化膜的耐压劣化和漏极耐压劣化成为很严重的问题。这样，p型杂质区4的间隔比沟槽栅的间隔宽，以及就像上面提到的，沟槽栅的底部拐角由用作电压保持区的p型杂质区4覆盖，这些事实变得更加重要。
而且，在本实施例中，形成带状结构，在带状结构中用作电压保持区的n型区2正好设在多晶硅栅8a的下面，用作电压保持区的p型区2设在多晶硅栅8a之间并且低于它们。这样，既然可以有效地缩短沟道的长度，降低导通电阻和提高互导gm是可能的。
而且，在本实施例中，在作为电压保持区的p型杂质区4形成过程中，p型杂质区4X也形成了，用p型杂质区4x作为确保周边耐压的电场限制区。这样，就没有增加工序费用。这是因为用作电场限制区的p型杂质区4x可以在超过n型外延层2厚度的3/4以上的深度形成(定义n型外延层2和高浓度n型衬底1之间的边界位于杂质浓度为5×1017/cm3处)，从而可以减轻在周围区域电场集中，即使周边作为漏区的n型区2的浓度很高，也是可能提供高耐压的。
况且，形成p型杂质区4和4x，使得它们比n型外延层2的厚度薄，在p型杂质区4和4X和高浓度n型衬底1之间，留下n型外延层2(该区域杂质浓度低于5×1017/cm3)。这样，在p型杂质区4和4x的底部不会出现耐压劣化。也就是说，用作电压保持区的n型区，该电压保持区是有源区，位于有源区外面的防止耐压劣化的n型区，位于p型杂质区4，4x下面防止耐压劣化的n型区，都是同一n型外延层2，因此能用相同的工艺形成。这样，在没有工艺复杂性的情况下，能提供高耐压性能。
而且，p型杂质区4和p型杂质区4x之间间距L2和p型杂质区4x之间间隔L3中的n型区净杂质量，比p型杂质区4之间间隔L1中的n型区净杂质量少20％以上。选样，就需要当在101端和102端加反向电压时，其结构要使得耗尽层能达到作为电场限制区的p型区4x。这是因为当电压加到102端时，耗尽层立刻从连接到101端的p型区延伸，然而从没有直接连接到101端的作为电场限制区的p型区4x开始直到到达相邻p型区的耗尽层，耗尽层不延伸。
在本实施例中，电压保持区的n型区与周边区域的n型区之间的杂质浓度相同，这样，形成的p型杂质区4和p型杂质区4x之间的间距L2和p型杂质区4x之间的间距L3比p型杂质区4之间的间距L1小20％以上，使得在101端和102端加反向电压时，耗尽层能够达到通过n型区2与p型杂质区4隔开的电场限制区，也就是p型区4x。这样，可以减轻电场在周边的集中，实现了高耐压。顺便说一下，图2中的p型杂质区4和p型杂质区4x之间的间距L2通过p型扩散区5而有效地缩短。在这种情况下，p型杂质区4和p型杂质区4x之间的有效间距从L2变为L4。而且，在本实施例中，间距L1、L2和L3之间的杂质浓度也是一样的。这样，n型区2可以用具有同一浓度的外延层通过一道工序制成，因此有一个好处是费用可以减少。顺便说一下，在本实施例的情况下，最好能通过使p型杂质区4x的净杂质量和p型杂质区4的净杂质量实质上相同，能够很容易地提供完全耗尽。这样，p型区4x的净杂质量制成为比p型杂质区4的净杂质量少20％以上。因此，如果p型杂质区4、4x的净杂质量彼此相同，最好使p型杂质区4x的宽度比p型杂质区4的宽度短20％以上。
顺便说一下，图1中成形在垂直方向彼此隔开的周边部分，使得它们通过构成电压保持区的p型区4和n型区2的延伸来连接。使用这种形状，与构成电压保持区的n型区2和p型区4在厚度方向实现高耐压的情况相同，确保这些周边部分的耐压是可能的。这样，通过利用带状排列的p型扩散区4、4x和n型区2，在电压保持区也就是有源区中以及周边部分，无须附加工序而增加耐压是可能的。
顺便说一下，如果通过干蚀形成p型区4，或者形成用于电压保持区的n型区2和p型区4作为埋层，用于电压保持区的n型区2和p型区4被延伸到半导体芯片的周边部分，从而确保在周边部分的耐压和水平方向的耐压。
此外，在本实施例中，在用于电压保持区的p型区4埋在了硅刻蚀沟槽3中后，进行整平。在这种情况下，至少图4(a)所示的氧化膜的一部分被留下作刻蚀掩模导向用，从而进行p型外延层4的刻蚀。这样，通过用所说的掩模导向作为基准控制刻蚀量是可能的。这样，在下面的工序中，用于电压保持区的n型区2和p型区4的掩模图形的高精度对准是可能的。
顺便说一下，在本实施例中，主要说明了用具有高各向异性刻蚀特性的材料，例如氢氧化钾(KOH)等，利用湿蚀方法的例子。然而，用干型工艺的各向异性刻蚀形成刻蚀沟槽3也是可能的。在这种情况下，尽管相对于干型各向异性刻蚀产量低下，但对半导体面方位上和相对于平面图形的角度没有限制，元件设计可以很容易。
实施例2
图5是根据本实施例的半导体器件平面图。在本实施例，选择(1-1-1)面作为半导体芯片的一对相对的侧面，就像图1的情况一样，沿a-a线的截面图和图2的情况一样。在本实施例中，电压保持区的p型区4和n型区2是网状结构，并且形成为名誉图形。就像图1中的实施例，在本实施例中，也得到了高耐压和低损耗特性，在与构成电压保持区的p型区4和n型区2的名誉图形邻近的地方，设定的杂质量在5×1011/cm2和2×1013/cm2之间。
本实施例实现了一种网栅型功率MOS场效应管，其中多晶硅栅8a形成在作为电压保持区的n型区2上，用于功率MOS场效应管沟道的p型扩散层9在作为电压保持区的p型区4上。在这种情况下，就像实施例1，通过使电压保持区的p型杂质区4的宽度比沟槽栅的间距宽，并且用电压保持区的p型杂质区4覆盖沟槽栅的底部拐角，可以避免在沟槽栅底部拐角处的电场集中。到此，增加了漏极耐压，提高了栅氧化膜的稳定性。
由于采用象实施例1利用氢氧化钾等的湿法各向异性刻蚀，并且使电压保持区的p型区4形成为平行四边形，p型区4和n型区2之间的边界的主侧面在垂直于衬底的{111}面上。这样，在本实施例中，也像实施例1，既然作为电压保持区的p型区4和n型区2能以深而窄的间距形成，就能用便宜的工序费用得到高耐压和低损耗特性。而且，在本实施例中，既然网型的刻蚀沟槽图形在刻蚀后即刻成形(图4(a)中的结构)，相对于带型，能大大地提高产品生产率。
而且，在本实施例中，为了确保周边耐压，p型扩散层作为电场限制区呈网状排列，其中p型扩散层是用与形成用于耐压保持区的p型扩散层4同一工序形成的。关于排列的优选间距与实施例1中用图2说明的L1、L2和L3的间距一样，并使p型杂质区4x的间距比p型杂质区4的间距窄，使得耗尽层能容易地连接。在本实施例中，既然电压保持区和周边结构是网状结构，相对于带型栅结构，拉长沟道宽度是可能的，从而沟道部分的导通电阻变低。这就提供了低损耗。
实施例3
图6是根据本实施例的半导体器件截面图。在本实施例中，低浓度的浅p型杂质区18在p型杂质区4x上形成，用来提供周边的耐压。在本实施例中，既然耗尽层能通过p型杂质区18很容易地向半导体周边伸展，即使电压保持区的p型区4和为增加耐压在周边形成的p型扩散层4x之间的间距L2，以及用于增加周边的耐压在相邻p型扩散区4x之间的间距L3，与电压保持区的相邻p型区4之间的间距L1相同，在周边的耐压就能很容易地得到。这样，就能提供用于高耐压元件的容易的平面设计。既然无需使L2和L3的尺寸比L1的尺寸小，在工艺条件允许的范围内设计尺寸L1的最小值是可能的。这样，可以提供用于元件的最优化的高耐压和低损耗。
实施例4
图7是根据本实施例的半导体器件的截面图。在本实施例中，将第一外延层2p形成为p型，将第二外延层4n形成n型。在本实施例中，如图8所示，达到高浓度的n型区1的刻蚀沟槽3在第一外延层2p、2px内形成后，形成第二外延层4n，整平它的表面，此后进行反向刻蚀，直到第一外延层2出现。在这种情况下，在电流流过的有源区部分附近，n型区4n和p型区2p各自与图1实施例1中的n型区2和p型区4相对应，并且作为电压保持区，而且p型区2px与图1中的p型区4x相对应，并作为电场限制区。
在本实施例中，需要形成深的刻蚀沟槽来制作漏极的电流通道，但是其他的结构与图2所示的结构相同。
实施例5
图9是根据本实施例的半导体器件截面图。在本实施例中，为了将p型区4、4x连接到第一电极101，在实施例1中的生产工序过程中，形成p型的第二外延层4，然后得到图4(b)所示的结构后，刻蚀第二外延层4、4b。那时为了提供与图6结构相同的结构，企图通过缩短p型外延层4、4b的刻蚀时间，也在半导体芯片周围的表面上形成p型区4x。
在本实施例中，无需p型扩散层18的形成工序。然而，为了在半导体芯片的端部除去p型区，需要使半导体表面上的p型区4x的深度比n型扩散层11b的深度浅，或者形成n型扩散层17。
实施例6
图10是根据本发明的半导体器件截面图。本实施例实际上与图2中的实施例不同，图2中的实施例具有沟槽结构的栅极，在本实施例中，栅极是平面结构。在本实施例中，栅极是平面结构，相对于实施例2(图2)中的沟槽结构，MOS场效应管的沟道扩散区中的损耗变大，但是如果在本区的电阻很低，本实施例中的平面结构能减少工序费用。在这种情况下，通过使用于电压保持区的p型区4的宽度比沟道扩散层9的间距(spacing)宽，以及通过用于电压保持区的p型区4覆盖沟道扩散层9底部的拐角，可以抑制在沟道扩散层9底部拐角处的电场集中。这样，就提高了漏极耐压和栅氧化膜的可靠性。尽管是在硅半导体元件实现的本效果，但用碳化硅(SiC)能更好地实现本效果。顺便说一下，既然p型杂质区4的杂质浓度比沟道扩散区9的杂质浓度低得多，忽略阀值电压的增加和互导gm的减小是可能的。
实施例7
图11是根据本实施例的半导体器件截面图。在本实施例中，p型区4和p型区4x以及n型区2通过重复埋层的形成工艺和外延层的形成工艺而形成。如图12(a)所示，在高浓度n型衬底1上形成n型外延层2a，此后形成p型埋层4a。然后如图12(b)所示，形成n型外延层2b，然后如图12(c)所示，形成p型埋层4b，而且通过重复进行上述工序，得到图11所示结构。在本实施例中，n型外延层2a到2g、p型区4a到4b和p型区4a到4f分别与n型外延层2、p型区4和p型区4x相对应。
在本实施例中，构成电压保持区的p型扩散层4的p型扩散层4g不是形成在有p型扩散层9的那部分，其中p型扩散层9是用于沟道的。也就是说，在电压保持区的p型扩散层4没有到达栅氧化膜。顺便说一下，也是在本实施例中，有一个好处就是用同一工序可以得到电压保持区的p型区和电场限制区。而且在本实施例中，通过使用于电压保持区的p型区4的空间比沟道扩散层9的空间窄，和通过用于电压保持区的p型区4覆盖沟道扩散层9底部拐角，可以防止在沟道扩散层9底部拐角处的电场集中。这样，提高了漏极耐压和栅氧化膜的可靠性。
顺便说一下，在本实施例中，尽管只用p型埋层形成电压保持区，在图12所示的制造过程中，在耐压保持区的n型区2之间形成n型埋层也是可能的，并且使电压保持区的n型区2的杂质浓度比被在周边并作为电场限制区的4x包围的n型区2的浓度高。在这种情况下，需要附加的生产工序，但是由于可以独立地决定用于得到高耐压和低损耗的电压保持区的状况以及用于保持周边耐压的状况，那么就能提供简单的设计。顺便说一下，还是在这种情况下，与杂质浓度有关的状况和L1、L2、L3部分的尺寸与实施例1的规定一样。
实施例8
图13是根据本实施例的半导体器件的截面图。本实施例不同于实施例1，在本实施例中，使用于电压保持区的p型区4的宽度比沟槽栅8a的空间宽，另外p型区5连接沟道扩散层9和p型区4。在本实施例中，p型区5可以用从半导体主面离子注入的方法形成，或者如图12所示通过用埋层的制造方法形成。在本实施例中，尽管在沟槽栅底部拐角处的栅氧化膜7a与n型区2相接触，由于在这部分的n型区的宽度窄，就提供了这样一种结构，即通过在p型区4和栅极之间加电压，能容易地产生耗尽。这样，就提供了一种强电场不会加在沟槽栅底部的拐角处的结构。因此在本实施例中，在不会由于p型区4而引起阀值电压升高和gm降低的情况下，避免栅氧化膜可靠性降低和漏极耐压劣化是可能的。
实施例9
图14是根据本实施例的半导体器件的截面图。在本实施例中，在参考图4(a)所说明的刻蚀工序后，堆积磷酸盐玻璃，并通过从磷酸盐玻璃进行杂质扩散，从斜向进行离子注入或者诸如此类，在p型区的附近，形成比n型外延层2浓度高的n型扩散层2x。也就是说，形成这样的结构，随着其远离所说的p型区，在作为电压保持区的、夹杂在作为电压保持区的p型区之间的n型区2、2x内的主要部分的净杂质浓度变低。
在本实施例中，通过由p型区围绕的总的n型区2x、2决定电压保持区的n型区的剂量。因此，通过使p型区2x的浓度比n型区的浓度高得多，主要通过n型区2x的杂质剂量来正确控制用于电压保持区的n型区所必须的n型杂质剂量是可能的。而且，既然要确保周边的耐压，n型区的浓度就可以减小，尽管用像p型扩散层5a那样具有浅扩散层的传统场板，防止周边耐压劣化也是可能的。这样，就能容易地得到有源区(电压保持区)的高耐压和低损耗性能的必要条件，以及周边耐压维持的条件。为此，必须使电压保持区外侧的n型区2的浓度低于电压保持区的n型区2、2x的平均杂质浓度20％以上。其它工序与图4中所示的生产工序相同。
图16显示了本实施例中的净杂质分布。在本实施例中，既然由所说的p型区4夹持的n型区的内部是n型区2x，电压保持区的n型区2、2x的平均杂质浓度比周边n型区2的高。更详细地说，远离p型区的n型区的杂质浓度比p型区附近的杂质浓度低。顺便说一下，在图16中，如果n型扩散层2x的扩散时间长，或p型区的空间起初很小，扩散高浓度n型扩散层2x，就建立这样一种状态以致于在p型区之间没有低浓度的n型区，但效果是一样的。
因此，在本实施例中，即使没有根据图4所说明的n型区2和n型区2a的浓度控制工序，但通过减小电阻使得正好位于有源区之下的用于电压保持区的p型区2a和n型区2b为大约1×1012/cm2的数量级，并且通过设定半导体芯片周边的n型区2的阻值超过先前元件的阻值20Ω，防止周边耐压劣化是可能的。而且，即使用于形成本实施例结构的电压保持区的硅刻蚀沟槽在其形成后立刻出现锐角，由于扩散工序，此后扩散层在从n型扩散2b向n型扩散2a的方向以及p型区4的方向延伸，结接触面的拐角变成圆弧。结果，减轻了刻蚀沟槽拐角处的电场集中，容易地提供更高耐压是可能的。顺便说一下，在本实施例中，从刻蚀沟槽完成杂质扩散，以及利用这个杂质区作为电压保持区的一部分。在本实施例中，衬底并不限于用(110)面，但是即使用干刻蚀形成刻蚀沟槽，也可获得同样的效果。
实施例10
图17根据本实施例半导体的纵向截面图。在本实施例中，在参考图4(b)所说明的p型外延层4形成之前，如图18所示，形成具有比p型区2的阻值更低的p型外延层2y，此后，形成p型外延层2y。
图19是本实施例净杂质分布图。在本实施例中，就像实施例9，在由p型区4夹持的n型区内，在远离p型区4位置的n型区的杂质浓度比p型区附近位置的杂质浓度低。
在本实施例中，在由p型区4夹持的n型区内，在远离p型区4位置的n型区的杂质浓度等于半导体芯片周边n型区2的杂质浓度，在邻近p型区4的位置，存在n型区2，该n型区2具有比半导体芯片周边的n型区2更高的杂质浓度。也就是说，正好位于有源区之下的用于电压保持区的n型区2、2x适合于具有低电阻，使得其净杂质量大约为1×1012/cm2的数量级，并且半导体芯片周边的n型区2适合于采用大约20ù该值是传统元件的取值，因而防止周边耐压劣化。这样，也在本实施例中，像图14中所示的实施例9一样，能容易地同时满足优化的导通电阻和有源区耐压的必要条件，以及保持周边安全的条件。
顺便说一下，也是在本实施例中，在硅刻蚀沟槽内，形成两种外延层，并且利用这些区作为电压保持区的一部分，但是在本实施例的情况下，所用的衬底并不限于(110)面，而且可以通过干蚀形成刻蚀沟槽。
实施例11
图20是根据本实施例半导体器件的纵向截面图。也是在本实施例中，就像图11所示实施例一样，使用于电压保持区的p型区4的间距比沟道扩散层9的间距窄，并且它们在没有到达栅氧化膜的情况下形成。
而且，在本实施例中，形成用于增加周边耐压的p型区4x，使得其不接触氧化膜6。可以用如下方式得到本实施例的结构，即通过用刻蚀沟槽的方法形成图4(c)的结构后，整个表面用n型杂质掺杂，形成另外的n型外延层或不形成图11所示的p型埋层。
使用本实施例的结构，由于p型区4x不容易受到半导体表面电荷的影响，周边耐压得以稳定。
实施例12
图21示出了本发明的半导体器件纵向截面图。在本实施例中，使图20所示的实施例中的电压保持区的n型区2z的浓度比沟道扩散层5之间的n型区2s的浓度高。换句话说，通过调整沟道扩散层9之间的n型区2s的浓度和使耗尽层更富扩散性，减小了电场强度，和通过调整电压保持区的n型区2z的浓度，选定导通电阻和耐压的最佳数值。另外，在不形成边上p型区4x之间的n型区2z的情况下，当电压加到漏端102时，在所限定的用来在边上建立耐压的p型扩散层4x处，在p型扩散层4x之间的n型区2的耗尽层是可延伸的。使用这种结构，在本实施例中，排列p型扩散层4的间距和排列的p型扩散层4x的间距可以是相等的。
为实现本实施例的结构，有几种方法，例如，包括用图11所示的埋层，通过在半导体主面上扩散p型杂质，例如硼，来有效地减小n型区2z的浓度，和在形成外延层2时，提前使浓度更低。在本实施例的情况下，有更低浓度的n型区2s，可以使排列p型扩散层4的间隔比排列的沟道扩散区9的间隔宽。因此，当用于电压保持区的区2z的宽度可以做得更宽时，就可以容易地确立低损耗器件。此外，如果存在更低浓度的n型区2a时，能用的是这样一种平面结构，即形成呈带状结构的栅图形和电压保持区图形，并且彼此相交。这样结构的目的是减弱沟道扩散区9本身之间的电场集中。
实施例13
图22显示了本发明的半导体器件纵向截面图。在本实施例中，为了减小漏极和源极之间的电容，电压保持区的p型区4与作为主体区的p型扩散层5和9隔开O.0到5μm。使用这种结构，当漏极和源极之间有电势差时，漏极和源极之间的电容可以减小。在本实施例中，为了减在沟槽栅底部拐角处的电场集中，使用于电压保持区的浮置的p型区4的宽度比排列沟槽栅的间距宽，并且在沟槽栅下面，占一半以上的区的区域。形成用作电压保持区的n型区2，也就是在n型区下面，占一半以上的区的区域位于沟道扩散区9之间的空间中，这样，为了减小导通电阻，上面提到的p型区4占有不到指定区域一半的区域。
此外，在本实施例中，为了防止边上耐压劣化，分别形成作为电场限制区的p型区4x和5x，这样，当加反向偏置电压时，为了在耗尽层使p型区4x和5x彼此配对，在纵向(也就是说，垂直于半导体主面的方向)将它们隔开了。
为了增加边缘的耐压，与p型区5同时形成的p型区5x排列在p型区4x之上，其中p型区4x是为了增加耐压形成在边缘的。如果在n型区2和p型区4x之上的p型区4之间有距离，可以不形成p型区5x，或可以排列p型区5x使p型区4x可以到达氧化膜6。
实施例14
图23显示了本发明半导体器件的纵向截面图。在本实施例中，栅极是沟槽栅，通过沟槽中的栅氧化膜被埋入时形成，沟槽是形成在半导体主表面上的，其中使电压保持区的n型区2z的杂质浓度比与沟槽栅8a的底部拐角相接触的n型区2s(等同于本实施例中的n型区)的杂质浓度高。在本实施例中，可以防止该沟槽栅拐角处的电场集中以及导通电阻会降低，这种电场集中会导致漏极耐压劣化和栅氧化膜可靠性劣化。
实施例15
图24显示了本发明半导体器件的纵向截面图。本实施例与图22所示的实施例的区别是：栅极是沟槽结构或平面结构。尽管本实施例的MOS场效应管的沟道扩散区中的损耗分量比实施例1中由图2所示的情况高，如果由沟道扩散区提供的电阻分量比较低。用本实施例的平面结构的加工费用是比较低的。在本实施例中，通过将用于电压保持区的浮置的n型区4的间距做得比沟道扩散层9的间距窄，可以防止在沟道扩散层9的底部拐角处的电场集中。具有本结构，可以增加耐压和栅氧化膜的稳定性。虽然对于硅半导体器件，其效果是有效的，对于碳化硅(SiC)，效果尤其显著，在碳化硅中，耗尽层扩散入半导体层比硅半导体的少。另外，由p型沟道扩散区9围绕的n型区的一半或大部分是n型区2。使用本结构，导通电阻的降低不是由p型区4作出的牺牲。此外，由p型沟道扩散区9围绕的p型区的一半或大部分是p型区4。使用本结构，p型沟道扩散区9与p型区4之间的交叉区比较大，即使p型区4是浮置的，耐压也不会降低。
实施例16
图25显示了本发明的半导体器件纵向截面图。本实施例提供了一个场板，该板通过将用作电压保持区的p型区4a至4e分解成许多部分而在纵向实现的。即使没有将p型区4a至4e形成为耗尽区，在本实施例中也确立了更高耐压。即使是埋层的p型区4a至4e的数量很小，n型外延层的厚度也可以做得较大。由于这种结构，用小量的外延层的p型结构，能得到更高耐压。
实施例17
图26显示了本发明的半导体器件截面图。在本实施例中，通过交错排列用作电压保持区的p型区4a至4e，可以得到更高耐压和降低的损耗。换句话说，通过向漏端增加有源区的n型区的面积，降低导通电阻，并且向后和向区的底部移动p型区4a至4e到器件的内侧，使得耗尽层的曲率在边缘更大。
通过在栅极的下面形成n型区2使得向它底部的方向它的宽度可以增加，来得到降低的损耗。另外，通过在下面不形成边缘的p区，使得在n型区2和p型区4a至4e之间形成的耗尽层的曲率可以较大的方法，能够建立降低的损耗和降低的导通电阻。
实施例18
图27显示了本发明的半导体器件纵向截面图。在本实施例中，使具有铝电极13b的栅电极的电势延伸到边缘。在这种情况下，当铝电极屏蔽了形成在上层、电场限制区4x之上的电极和它的电势时，可以理解在半导体区和氧化膜区之间的交界处的电场是稳定的，并且更容易得到更高耐压。虽然铝电极3连接到栅极并作为栅场板，但是通过连接铝电极13b到源极并用它形成源场板，可以得到相同的效果。
实施例19
图28显示了本发明半导体器件平面图。图29-31分别是在a-a、b-b和c-c截面的截面图。在本实施例中，在半导体表面上有源区的边缘，形成圆形p型区18x，以便在边缘接触到p型区4和4x。这样，虽然p型区4x本身之间的相对位置以及p型区4x和p型区4的尺寸在图1所示的实施例中应当予以考虑，其中p型区4x作为浮置电场限制区而形成，但由于p型区4的电势通过p型区18x直接加到p型区4x，在由本实施例中的p型区4x包围的n型区2中，耗尽层更是可延伸的。据此，即使排列p型区4的间距和排列的p型区4的间距相同，也能得到更高的耐压。
虽然形成圆形的p型区18x包围有源区，使得形成在101端和102端之间的等电位线可以均匀地发展，为了连接p型区4和p型区4x，允许在需要的位置排列p型区18x。而且，通过使p型区18x的浓度更小，导致耗尽层更可能延伸地发展，就能更容易地得到高耐压。
实施例20
图32示出了本发明的半导体器件平面图。为了在图1所示的实施例的边缘建立足够的耐压，尽管形成在浮置结构中的p型扩散层4x用在边缘的左侧和右侧，使101端通过p型扩散层5连接到在其左侧和右侧延伸的p型区4，其中p型扩散层5可以不用硅刻蚀沟槽形成，从边缘左侧和右侧的电压保持区显影形成用于p型区4和n型区的带状结构，以同样的方式从边缘的上侧和下侧显影，会导致有更高的耐压。在本实施例中，在浮置结构内形成的p型扩散区4x用在半导体芯片的拐角处。
如果用干蚀工艺形成p型区4，当p型区4的排列限制被放松时，可以形成p型区4使在垂直方向延伸的线垂直于在水平方向延伸的线。当边缘的电势分布均匀一致时，通过将实施例19所示的以圆形排列的p型扩散层18x和本实施例相结合，能容易地建立更高耐压。
实施例21
图33显示了本实施例的半导体器件平面图。在本实施例中，形成电压保持区的p型区4和n型区2的带状图形以大约0.5°与用多晶硅形成的沟槽栅结构相交。使用这种结构，形成电压保持区的p型区4和n型区2的沟槽栅结构的间距和沟槽栅结构的间距可以独立地确定。在本实施例中，当形成电压保持区的p型区4和由多晶硅制成的沟槽栅结构通过各向异性工艺形成，它们的相交坐标角为大约70.5°，也就是说，90°±5°以外的斜角。确定垂直于(110)面的(111)面为用于栅的沟槽的宽面的主接触面。其它方面与实施例1相同。当边缘的电势分布均匀一致时，通过将实施例19所示的以圆形排列的p型扩散层18x和本实施例相结合，能容易地建立更高耐压。
实施例22
图34显示了本实施例的半导体器件平面图。在本实施例中，在半导体表面上，在没有直接电连接到101端的作为电场限制区的p型区4x本身之间，或在作为电场限制区的p型区4x和作为直接电连接到101端的电压保持区的p型区4之间，增加p型扩散层18，这样，它们之间的有效距离被缩短。
在本实施例中，如果通过刻蚀工艺形成的p型区4的间隔和p型区4x的间隔彼此相等，在它们之间形成的n型区2的浓度是均匀的，通过耗尽层从p型区4到p型区4x的电压传输是平稳的，在这种情况下，n型区2和p型区4、4x趋于容易耗尽，这样就能得到更高耐压。因此，只要工艺条件允许，可以减小p型区4排列的间隔。据此，当用指定的耐压条件可以降低导通电阻时，布局设计变得更容易。在本实施例中，p型扩散层18的浓度越低，p型扩散层18越趋向于容易耗尽，因此能更容易地得到更高耐压，另外，当在半导体中，形成p型扩散层18时，可以容易地缩短p型区本身之间的有效距离。通过在离开半导体表面的区域离子注入或通过形成埋层提供p型扩散层18，可以带来同样的效果。
其他方面与实施例1相同，当边缘的电势分布均匀一致时，通过将实施例19所示的以圆形排列的p型扩散层18x和本实施例相结合，能容易地建立更高耐压。通过相同的工艺可以形成p型扩散层18x和18。
实施例23
图35显示了本实施例的半导体器件截面图。在本实施例中，形成n型区1y，用于限制从高浓度P型衬底1x到n型区2的少数载流子注入。本实施例中的半导体器件的平面结构与图28所示一样，它的截面图对应于图29，对于IGBT的情况，用于功率MOS场效应管源端的第一端101和用于功率MOS场效应管漏端的第二端，分别作为IGBT的发射极端和集电极端处理。为了增加IGBT的集电极-发射极耐压，需要增加n型基区3和p型基区4之间的耐压，并且为了使IGBT的损耗更低，需要减小n型基极(n型区2)的电阻。这样为了增加IGBT的集电极-发射极耐压以及使IGBT低损耗，最好像功率MOS场效应管那样，形成作为电压保持区的n型基区2和p型基区4。据此，通过将实施例1到23所公开的本发明的结构应用到IGBT，能够分别确立更高耐压、低损耗、低费用和低容量。
在本实施例中，在n型区2和1y上的每单位面积上的净杂质是由p型区4包围的n型区2上的每单位面积上的净杂质的一半或更多，其中1y是在高浓度p型衬底1x和p型区4之间。当需要设计高浓度p型衬底1x和p型区4之间的距离比p型基区和p型集电极区之间的距离短很多时，如果整个器件的耐压由高浓度p型衬底1x和p型区4之间的穿通耐压所决定，会使耐压特性波动。这将导致出现不希望的特性。
在本实施例中，当本半导体器件的集电极耐压不是由p型衬底1x和p型区4之间的穿通耐压所决定，集电极耐压的变化更小。如果均匀浓度的n型区2用做n型基极，不形成上述n型区1y,p型区4和p型区1x之间的距离是p型区4排列间隔的一半或更大。
实施例24
图36显示了本实施例的半导体器件截面图。这个实施例是一个特别适用于SIT的例子。本实施例中的半导体器件的平面结构与图28所示一样。对于SIT的情况，用于功率MOS场效应管源端的第一端10和用于功率MOS场效应管漏端的第二端，分别作为SIT的栅极端和漏极端处理。为了增加SIT的漏极一栅极耐压，需要增加漏极-栅极耐压，并且为了使SIT的损耗更低，需要减小n型区的电阻。为了增加SIT漏极-栅极耐压以及使SIT低损耗，就像功率MOS场效应管的情况，最好形成n型基区2和p型基区4的重复结构作为电压保持区，并具有更低电阻、更窄间隔。据此，通过将实施例1到23所公开的本发明的结构应用到SIT，能够分别确立更高耐压、低损耗、低费用和低容量。
实施例25
图37显示了本发明的半导体器件的截面图。这个实施例是一个双极型晶体管的例子，其中，用n型区11作为发射区，p型区9用作基极区和n型区2用作集电极区。对于双极型晶体管的情况，在功率MOS场效应管的实施例中用作源端的第一端101作为基极端，用作漏极端的第二端102作为集电极端。103端是发射极端。分区13f和13e是作为基极端的铝电极。当电压加在基极端和集电极端之间时，通过耗尽区在作为电压保持区的基极区4和集电极区2中的扩展，得到整个器件的更高耐压。在与功率MOS场效应管情况相同的方式下，当n型区2的浓度可以做得比传统器件的浓度更高时，就可以确立低损耗器件。当集电极和基极之间的耐压可以做得更高时，同时可以增加发射极和集电极之间的耐压。据此，在本实施例中，在前面实施例中描述的关于功率MOS场效应管的半导体器件结构以及由这些结构所带来的效果可以应用到双极型晶体管。
通过变换第一端作为正极端和第二端作为负极端，可以得到没有n型扩散层11和103端的情况，相当于高耐压pn结二极管的情况，在前面实施例中描述的关于功率MOS场效应管的半导体器件结构以及由这些结构所带来的效果可以应用到pn结二极管。
实施例26
图38显示了本发明的半导体器件的截面图。这个实施例是一个特别适合于肖特基二极管的例子，在本实施例中，将101端解释为阳极端，将102端变换为阴极端，其中限定了具有阳极端电极的肖特基结，并且限定起电压保持区作用的p型区4在从肖特基结和n型扩散层19为5ìm的范围内，分区13d和18e分别是作为栅极端和源极端的铝电极。当反向偏压加在阳极端101端和阴极端102端时，起电压保持区作用的p型区4和肖特基结彼此电耦合，由于p型区4和n型区2都起耐压保持区作用，就为那些端之间提供了高耐压。当在阳极端101端和阴极端102端加前置偏压时，肖特基结工作，其中，由于二极管电流流入起电压保持区作用的具有更低电阻的n型区2，降低了整个器件的损耗。如果作为电压保持区的p型区4用图11所示的实施例中描述的埋层，可以用外延层2作为上面描述的n型扩散层11。
据此，参照图22、23和24所示的场效应管的实施例，其中浮置p型区4作为电压保持区，以同样的方式，在本实施例中，也可以确立半导体器件的更高压、低损耗、低费用和低电容。

Claims (17)

1．一种半导体器件，当在第一端和第二端之间加电压时，通过形成延伸穿过部分半导体芯片的空间电荷区，在所说的第一端和第二端之间阻止电流流动：
其中，所说的半导体芯片的衬底主面位于(110)面上，所说的半导体芯片的四个侧面中一对相对的侧面位于垂直于(110)面的{111}面上，在所说的半导体芯片中形成有电压保持区，包括电连接到所说第二端的第一导电类型的第一区和电连接到所说第一端的第二导电类型的第二区，所说的第一区和第二区相邻交替排列；
其中，所说的第一导电类型的第一区和所说的第二导电类型的第二区之间的边界具有沿[110]轴方向延伸的形状；和
其中，当在所说的第一端和所说的第二端之间的电流流动受阻时，在包括所说的第一导电类型的第一区和所说的第二导电类型的第二区的所说的电压保持区中，形成交替排列的正负空间电荷区。
2．一种半导体器件，当在第一端和第二端之间加电压时，通过形成延伸穿过部分半导体芯片的空间电荷区，在所说的第一端和第二端之间阻止电流流动：
其中，所说的半导体芯片的衬底主面位于(110)面上，在所说的半导体芯片中形成有电压保持区，包括电连接到所说第二端的第一导电类型的第一区和电连接到所说第一端的第二导电类型的第二区，所说的第一区和第二区相邻交替排列；
其中，所说的第一导电类型的第一区和所说的第二导电类型的第二区之间的边界具有沿[110]轴方向延伸的形状，具有垂直于(110)面的主接触面{111}面；和
其中，当在所说的第一端和所说的第二端之间的电流流动受阻时，在包括所说的第一导电类型的第一区和所说的第二导电类型的第二区的所说的电压保持区中，形成交替排列的正负空间电荷区。
3．一种半导体器件，当在第一端和第二端之间加电压时，通过形成延伸穿过部分半导体芯片的空间电荷区，在所说的第一端和第二端之间阻止电流流动：
其中，在所说的半导体芯片中形成电压保持区，包括电连接到所说第二端的第一导电类型的第一区和电连接到所说第一端的第二导电类型的第二区，所说的第一区和第二区相邻交替排列；
其中：在所说的电压保持区的外部形成第一导电类型的第三区，所说的第一导电类型的第三区具有的平均杂质浓度比所说的第一导电类型的第一区平均净杂质浓度低20％以上；
其中，在所说的第一导电类型的第三区中形成至少一个第二导电类型的前区，并包括有为从所说的第二导电类型的第二区延伸到达所说的第二导电类型的前区的空间电荷区提供高耐压的装置，使得在所说的第一端和所说的第二端之间加反向偏置电压的情况下，减小在所说的电压保持区外部的电场集中；和
其中，当在所说的第一端和所说的第二端之间的电流流动受阻时，在包括所说的第一导电类型的第一区和所说的第二导电类型的第二区的所说的电压保持区中，形成交替排列的正负空间电荷区。
4．一种半导体器件，当在第一端和第二端之间加电压时，通过形成延伸穿过部分半导体芯片的空间电荷区，在所说的第一端和第二端之间阻止电流流动：
其中，在所说的半导体芯片中形成电压保持区，包括电连接到所说第二端的第一导电类型的第一区和电连接到所说第一端的第二导电类型的第二区，所说的第一区和第二区相邻交替排列；
其中，在由所说的第二导电类型的第二区夹持的第一导电类型的第一区中形成主部分，使得当它们从所说第二导电类型的第二区倒退后，杂质浓度变低；和
其中，当在所说的第一端和所说的第二端之间的电流流动受阻时，在包括所说的第一导电类型的第一区和所说的第二导电类型的第二区的所说的电压保持区中，形成交替排列的正负空间电荷区。
5．一种半导体器件，当在第一端和第二端之间加电压时，通过形成延伸穿过部分半导体芯片的空间电荷区，在所说的第一端和第二端之间阻止电流流动：
其中，在所说的半导体芯片中形成电压保持区，包括电连接到所说第二端的第一导电类型的第一区和电连接到所说第一端的第二导电类型的第二区，所说的第一区和第二区相邻交替排列；
其中，在所说的电压保持区的外部，形成第一导电类型的第三区；
其中，在所说的第一导电类型的第三区中，形成至少一个第二导电类型的前区；
所说的第一导电类型的第三区具有的平均杂质浓度比所说的第一导电类型的第一区平均净杂质浓度低20％以上；
其中，包括有为从所说的第二导电类型的第二区延伸到达所说的第二导电类型的前区的空间电荷区提供高耐压的装置，使得在所说的第一端和所说的第二端之间加反向偏置电压的情况下，减小在所说的电压保持区外部的电场集中；
其中，使由所说第二导电类型的前区围绕的所说第一导电类型的第三区的单位面积净杂质量比由所说第二导电类型的第二区围绕的第一导电类型的第一区的单位面积的净杂质量低20％以上；和
其中，当在所说的第一端和所说的第二端之间的电流流动受阻时，在包括所说的第一导电类型的第一区和所说的第二导电类型的第二区的所说的电压保持区中，形成交替排列的正负空间电荷区。
6．一种半导体器件，当在第一端和第二端之间加电压时，通过形成延伸穿过部分半导体芯片的空间电荷区，在所说的第一端和第二端之间阻止电流流动：
其中，在所说的半导体芯片中形成电压保持区，包括电连接到所说第二端的第一导电类型的第一区和电连接到所说第一端的第二导电类型的第二区，所说的第一区和第二区相邻交替排列；
其中，在所说的电压保持区的外部，形成第一导电类型的第三区；
其中，在所说的第一导电类型的第三区中，形成至少一个第二导电类型的前区；
其中，使相邻的两个第二导电类型的前区之间的间距比相邻的第二导电类型的第二区之间的间距窄20％以上；
其中，包括有为从所说的第二导电类型的第二区延伸到达所说的第二导电类型的前区的空间电荷区提供高耐压的装置，使得在所说的第一端和所说的第二端之间加反向偏置电压的情况下，减小在所说的电压保持区外部的电场集中；
其中，当在所说的第一端和所说的第二端之间的电流流动受阻时，在包括所说的第一导电类型的第一区和所说的第二导电类型的第二区的所说的电压保持区中，形成交替排列的正负空间电荷区。
7．一种半导体器件，当在第一端和第二端之间加电压时，通过形成延伸穿过部分半导体芯片的空间电荷区，在所说的第一端和第二端之间阻止电流流动：
其中，在所说的半导体芯片中形成电压保持区，包括电连接到所说第二端的第一导电类型的第一区和电连接到所说第一端的第二导电类型的第二区，所说的第一区和第二区相邻交替排列；
其中，在所说的电压保持区的外部，形成第一导电类型的第三区；
其中，在所说第一导电类型的第三区内形成第二导电类型的前区，所说第二导电类型的前区的长度比所说第一导电类型的第一区的长度长2/3以上；
其中，使相邻的两个第二导电类型的前区之间的间距比相邻的第二导电类型的第二区之间的间距窄20％以上；
其中，包括有为从所说的第二导电类型的第二区延伸到达所说的第二导电类型的前区的空间电荷区提供高耐压的装置，使得在所说的第一端和所说的第二端之间加反向偏置电压的情况下，减小在所说的电压保持区外部的电场集中；
其中，当在所说的第一端和所说的第二端之间的电流流动受阻时，在包括所说的第一导电类型的第一区和所说的第二导电类型的第二区的所说的电压保持区中，形成交替排列的正负空间电荷区。
8．一种半导体器件，当在第一端和第二端之间加电压时，通过形成延伸穿过部分半导体芯片的空间电荷区，在所说的第一端和第二端之间阻止电流流动：
其中，在所说的半导体芯片中形成电压保持区，包括电连接到所说第二端的第一导电类型的第一区和电连接到所说第一端的第二导电类型的第二区，所说的第一区和第二区相邻交替排列；
其中，包括有提供高耐压的装置，通过将包括所说的第一导电类型的第一区和所说的第二导电类型的第二区的条状排列延伸到接近所说的半导体芯片的边缘，从而减小在所说的电压保持区外部的电场集中；
其中，当在所说的第一端和所说的第二端之间的电流流动受阻时，在包括所说的第一导电类型的第一区和所说的第二导电类型的第二区的所说的电压保持区中，形成交替排列的正负空间电荷区。
9．一种半导体器件，当在第一端和第二端之间加电压时，通过形成延伸穿过部分半导体芯片的空间电荷区，在所说的第一端和第二端之间阻止电流流动：
其中，在所说的半导体芯片中形成电压保持区，包括电连接到所说第二端的第一导电类型的第一区和电连接到所说第一端的第二导电类型的第二区，所说的第一区和第二区相邻交替排列；
其中，在所说的第一导电类型的第一区和所说第二导电类型的第二区之间的边界平行于所说第一端和所说第二端之间的电流通路；
其中，当在所说的第一端和所说的第二端之间的电流流动受阻时，在包括所说的第一导电类型的第一区和所说的第二导电类型的第二区的所说的电压保持区中，形成交替排列的正负空间电荷区；和
其中，所说第二导电类型的第二区的间隔比通过绝缘型半导体器件的栅极与之相对的沟道区的间距窄。
10．一种绝缘栅半导体器件，当在第一端和第二端之间加电压时，通过形成延伸穿过部分半导体芯片的空间电荷区，在所说的第一端和第二端之间阻止电流流动：
其中，在所说的半导体芯片中形成电压保持区，包括电连接到所说第二端的第一导电类型的第一区和电连接到所说第一端的第二导电类型的第二区，所说的第一区和第二区相邻交替排列；
其中，在所说的第一导电类型的第一区和所说第二导电类型的第二区之间的边界平行于所说第一端和所说第二端之间的电流通路；
其中，当在所说的第一端和所说的第二端之间的电流流动受阻时，在包括所说的第一导电类型的第一区和所说的第二导电类型的第二区的所说的电压保持区中，形成交替排列的正负空间电荷区；和
其中，在第二导电类型沟道区中形成狭窄的第一导电类型的第六区，使所说的第一导电类型的第六区的平均浓度比所说的第一导电类型的第一区的平均浓度低。
11．一种绝缘栅半导体器件，当在第一端和第二端之间加电压时，通过形成延伸穿过部分半导体芯片的空间电荷区，在所说的第一端和第二端之间阻止电流流动：
其中，在所说的半导体芯片中形成电压保持区，包括电连接到所说第二端的第一导电类型的第一区和电连接到所说第一端的第二导电类型的第二区，所说的第一区和第二区相邻交替排列；
其中，在所说的第一导电类型的第一区和所说第二导电类型的第二区之间的边界平行于所说第一端和所说第二端之间的电流通路；
其中，当在所说的第一端和所说的第二端之间的电流流动受阻时，在包括所说的第一导电类型的第一区和所说的第二导电类型的第二区的所说的电压保持区中，形成交替排列的正负空间电荷区；
其中，通过在半导体主面上形成的沟槽内形成的栅氧化膜埋置来提供栅极；和
其中，与所述沟槽接触的第一导电类型的第六区具有比所述第一导电类型的第一区更低的杂质浓度。
12．一种绝缘栅半导体器件，当在第一端和第二端之间加电压时，通过形成延伸穿过部分半导体芯片的空间电荷区，在所说的第一端和第二端之间阻止电流流动：
其中，在所说的半导体芯片中形成电压保持区，包括电连接到所说第二端的第一导电类型的第一区和电连接到所说第一端的第二导电类型的第二区，所说的第一区和第二区相邻交替排列；
其中，与所说第二导电类型的第二区分离形成连接到所说第一端的绝缘栅型半导体器件的沟道区；
其中，当在所说的第一端和所说第二端之间加电压来阻止电流流动时，所述第二导电类型的前区由空间电荷区电连接于其间，使得在包括所说的第一导电类型的第一区和所说的第二导电类型的第二区的所说的电压保持区中，形成交替排列的正负空间电荷区；和
其中，由所说的沟道区围绕的恰位于第一导电类型区下面的大部分区域成为第一导电类型的第一区。
13．一种绝缘栅半导体器件，当在第一端和第二端之间加电压时，通过形成延伸穿过部分半导体芯片的空间电荷区，在所说的第一端和第二端之间阻止电流流动：
其中，在所说的半导体芯片中形成电压保持区，包括电连接到所说第二端的第一导电类型的第一区和电连接到所说第一端的第二导电类型的第二区，所说的第一区和第二区相邻交替排列；
其中，与所说第二导电类型的第二区分离形成连接到所说第一端的绝缘栅型半导体器件的沟道区；
其中，当在所说的第一端和所说第二端之间加电压来阻止电流流动时，所述第二导电类型的前区由空间电荷区电连接于其间，使得在包括所说的第一导电类型的第一区和所说的第二导电类型的第二区的所说的电压保持区中，形成交替排列的正负空间电荷区；和
其中，由所说的沟道区围绕的恰位于第二导电类型区下面的大部分区域成为第二导电类型的所说的第二区。
14．一种绝缘栅半导体器件，当在第一端和第二端之间加电压时，通过形成延伸穿过部分半导体芯片的空间电荷区，在所说的第一端和第二端之间阻止电流流动：
其中，在所说的半导体芯片中形成电压保持区，包括电连接到所说第二端的第一导电类型的第一区和电连接到所说第一端的第二导电类型的第二区，所说的第一区和第二区相邻交替排列；
其中，按带状形成所说第一导电类型的第一区和第二导电类型的第二区；
其中，与所说第二导电类型的第二区分离形成连接到所说第一端的所说绝缘栅型半导体器件的带状沟道区；
其中，当在所说的第一端和所说第二端之间加电压来阻止电流流动时，所述第二导电类型的前区由空间电荷区电连接于其间，使得在包括所说的第一导电类型的第一区和所说的第二导电类型的第二区的所说的电压保持区中，形成交替排列的正负空间电荷区；和
其中，构成所说电压保持区的所说第一导电类型的第一区和所说的第二导电类型的第二区的带状图形与所说带状沟道区在大于40的角度相交。
15．一种半导体器件，当在第一端和第二端之间加电压时，通过形成延伸穿过部分半导体芯片的空间电荷区，在所说的第一端和第二端之间阻止电流流动：
其中，在所说的半导体芯片中形成电压保持区，包括电连接到所说第二端的第一导电类型的第一区和电连接到所说第一端的第二导电类型的第二区，所说的第一区和第二区相邻交替排列；
其中，所说第一导电类型的第一区也延伸到所说电压保持区的外面；
其中，在延伸到所说电压保持区的外面所提供的所说第一导电类型的第一区中，形成第二导电类型的前区；
其中，所说的第一导电类型的第一区通过第一导电类型的第九区电连接到所说的第二端，所说的第九区具有比所说的第一导电类型的第一区更高的浓度；
其中，所说的第一导电类型的第一区在所说的第二导电类型的第二区、所说的第二导电类型的前区和所说的第一导电类型的第九区之间设置；
其中，包括有为从所说的第二导电类型的第二区延伸到达所说的第二导电类型的前区的空间电荷区提供高耐压的装置，使得在所说的第一端和所说的第二端之间加反向偏置电压的情况下，减小在所说的电压保持区外部的电场集中；
其中，当在所说的第一端和所说的第二端之间的电流流动受阻时，在包括所说的第一导电类型的第一区和所说的第二导电类型的第二区的所说的电压保持区中，形成交替排列的正负空间电荷区；
16．一种制造半导体器件的方法，在该器件中，当在第一端和第二端加电压时，通过形成延伸穿过部分半导体芯片的空间电荷区，阻止电流在所说的第一端和所说的第二端之间的流动，所说的方法包括：
通过用其一个侧面沿(-11-1)晶面或(1-1-1)晶面延伸的平行四边型光掩模，在表面形成有氧化膜的第一导电类型的(110)衬底面上，完成氧化膜构图的步骤；
在所说的氧化膜构图之后，用各向异性刻蚀在[100]方向上形成大量沟槽的步骤；
在所说的刻蚀后，移去氧化膜的步骤；
在所说的氧化膜移去后，用第二导电类型的半导体填充所说的刻蚀沟槽的步骤；
刻蚀用来填充所说的刻蚀沟槽的半导体层直到所说的第一导电类型露出的步骤；
在所说的刻蚀后，形成第二导电类型扩散层的步骤；
在所说的第二导电类型扩散层形成后，用其一个侧面沿(-11-1)晶面或(1-1-1)晶面延伸的光掩模完成氧化膜构图的步骤；
在所说的氧化膜构图之后，用各向异性刻蚀在第二区形成大量其它沟槽的步骤；和
在所说的第二区沟槽形成后，形成氧化膜的步骤。
17．一种根据权利要求16的半导体器件的制造方法，其中通过用其一个侧面沿(-11-1)晶面或(1-1-1)晶面延伸的平行四边型光掩模，在表面形成有氧化膜的第一导电类型的(110)衬底面上完成氧化膜构图的步骤中，构成所说的平行四边形光掩模的四个主侧边以70.5°±5％或109.5°±5％的角相交。
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