CN1314714A - 垂直金属－氧化物－半导体晶体管 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 73
- 230000003647 oxidation Effects 0.000 claims description 75
- 238000007254 oxidation reaction Methods 0.000 claims description 75
- 238000000034 method Methods 0.000 claims description 52
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 45
- 229920005591 polysilicon Polymers 0.000 claims description 43
- 238000000151 deposition Methods 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 21
- 238000009792 diffusion process Methods 0.000 claims description 20
- 238000000926 separation method Methods 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 235000003140 Panax quinquefolius Nutrition 0.000 claims 1
- 240000005373 Panax quinquefolius Species 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 30
- 239000000758 substrate Substances 0.000 abstract description 5
- 230000003321 amplification Effects 0.000 description 7
- 238000003199 nucleic acid amplification method Methods 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 101100207343 Antirrhinum majus 1e20 gene Proteins 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/781—Inverted VDMOS transistors, i.e. Source-Down VDMOS transistors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Abstract
提供一种垂直MOS晶体管及其制造方法。当栅极电压加到栅电极时,沿着沟槽的p－外延生长层内部形成沟道,使电子流从n+漏层流向p－外延生长层。栅极和漏层之间隔着栅极氧化膜相互交叠的面积较先有技术的小,由此使反馈电容变小,使高频特性得以改善。此外,由于栅极氧化膜中处于沟槽底部的部分较处于沟槽侧壁的部分厚,因而栅极与n+半导体基片的距离较先有技术的大,导致栅极与n+半导体基片的电容较先有技术的小,其高频特性就得以改善。
Description
本发明涉及垂直金属-氧化物-半导体(MOS)晶体管及其制造方法。在这种晶体管内部，通过减小反馈电容而使其高频特性较先有技术有所改善。
图2是表示传统的垂直MOS晶体管示例的截面示意图。
该垂直MOS晶体管包括：n+型半导体基片1；与n+型半导体基片1相连的漏电极1a；在n+型半导体基片1上面生成的n-型外延生长层2；在n-型外延生长层2上面生成的p-本体区3；进一步包括：穿越p-本体区3到达n-外延生长层2的内部的沟槽4；沿着沟槽4的壁表面生成的栅极氧化膜5；将多晶硅材料注入沟槽4使其四周被氧化膜5所包围而制成的栅极6；与栅极6相连的栅电极6a；在p-本体区3的表面和沟槽4的周边生成的n+型源层7；与n+源层7相连的源电极7a；生成在p-型本体区3内且与n+型源层7相隔离的p+型扩散区8；以及与p+型扩散区8相连的本体电极8a。
在此垂直MOS晶体管中，当给栅电极6a施加栅极电压时，沿着位于p-本体区3内的沟槽4生成一条沟道，使电子流可从n+源层7流向n-外延生长层2。
然而，图2所示的传统的垂直晶体管存在下列问题：
在图2所示的垂直MOS晶体管中，栅极6和作为漏极的n+半导体基片1通过栅极氧化膜5相交叠的面积大，使得栅极6和n+半导体基片1之间的电容大。这样，当把此垂直MOS晶体管用作如源极接地电路时，由于通过反馈电容把反相的输出电压施加到栅极的输入电压之上，故一直存在一个问题，就是其高频电压放大性能受到限制。为了减弱反馈电容的影响，通常使用的对应措施是，将栅极接地电路级联到源接地电路。然而，加入栅极接地电路后，又带来元件数目增加，电路变得复杂的问题。
而且，图2所示的垂直MOS晶体管还有如图3A和图3B所示的问题。
图3A和图3B是在图2所示的垂直MOS晶体管中设置金属接点图案M时的结构图。图3A是平面视图，而图3B是沿图3A的A-A’线剖切所得的截面图。
如图3B所示，当通过金属接点图案M将n+源层7与p+扩散区8连接时，所生成的接点图案M必须比与p+扩散区8大。而且，在生成接点图案时必须考虑边缘富裕量，包括图案生成的位置偏差。这样，如图3A所示，一直存在的问题是，点阵图案不可避免地过大，导致小型化难以实现。
为了解决上述问题，根据本发明，垂直MOS晶体管包括：具有第一导电类型的半导体基片；在该半导体基片上生成的属于第二导电类型的第一外延生长层；在第一外延生长层上生成的属于第一导电类型的第二外延生长层；穿越第二外延生长层和第一外延生长层而到达半导体基片内部的沟槽；沿着第二外延生长层表面和沟槽壁表面生成的栅极氧化膜；将材料注入沟槽之内使其周围被栅极氧化膜所环绕而生成的栅极；在第二外延生长层的表面和沟槽的周边生成的属于第一导电类型的漏层；与栅极相连的栅电极；与漏层相连的漏电极以及与半导体基片相连的源电极。
这样一来，漏层和源层相对于栅极的位置关系刚好与先有技术的结构相反。源层与漏层之间通过栅极氧化膜交叠的面积变小，而距离则变大。这样，在栅极和漏极之间形成的电容变得比先有技术小，反馈电容也小于先有技术。
垂直MOS晶体管的制造方法包括：在属于第一导电类型的半导体基片上面生成属于第二导电类型的第一外延生长层的第一外延生长层生成步骤；在第一外延生长层上面生成属于第一导电类型的第二外延生长层的第二外延生长层生成步骤；在第二外延生长层上面预先规划好用来制作沟槽的区域实施各向异性刻蚀形成穿透第二外延生长层和第一外延生长层而到达半导体基片的内部的沟槽的沟槽形成步骤；沿着第二外延生长层表面和沟槽壁表面生成栅极氧化膜的栅极氧化膜生成步骤；在栅极氧化膜上面淀积多晶硅层的多晶硅层淀积步骤；对多晶硅层实施任意量刻蚀并使其上部与第一外延生长层的上部对齐而形成沟槽中的栅极的栅极形成步骤；在第二外延生长层的表面以及在沟槽周边生成属于第一导电类型的漏层的漏层生成步骤。
在附图中：
图1是本发明第一实施例的垂直MOS晶体管的截面图；
图2是传统的垂直MOS晶体管的截面图；
图3A和图3B是在图2所示的垂直MOS晶体管上设置金属接点图案M时的结构图；
图4A到图4E是表示图1所示垂直MOS晶体管的制造方法的工艺过程图；
图5是表示本发明第二实施例的垂直MOS晶体管的截面图；
图6A到图6C是表示图5所示垂直MOS晶体管的制造方法的工艺过程图；
图7是表示本发明第三实施例的垂直MOS晶体管的截面图；
图8A和图8B是表示图7所示垂直MOS晶体管的制造方法的工艺过程图；
图9是表示本发明第四实施例的垂直MOS晶体管截面图；
图10A和图10B是表示图9所示垂直MOS晶体管的制造方法的工艺过程图；
图11是表示本发明第五实施例的垂直MOS晶体管截面图；
图12A到图12C是表示图11所示垂直MOS晶体管的制造方法的工艺过程图；
图13是表示本发明第六实施例的垂直MOS晶体管的截面图；
图14A到图14D是表示图13所示垂直MOS晶体管的制造方法的工艺过程图；
图15是表示本发明第七实施例的垂直MOS晶体管的截面图；
图16A到图16C是表示图15所示的垂直MOS晶体管的制造方法的工艺过程图；
图17是表示本发明第八实施例的垂直MOS晶体管截面图；
图18A到图18C是表示图17所示垂直MOS晶体管的制造方法的工艺过程图；
图19A和图19B是在图17所示的垂直MOS晶体管中设置金属接点图案M时的结构图；
图20是表示本发明第九实施例的垂直MOS晶体管截面图；
图21A到图21E是表示图20所示垂直MOS晶体管的制造方法的工艺过程图。
第一实施例
图1是表示本发明第一实施例的垂直MOS晶体管的截面示意图。
该垂直MOS晶体管包括：属于第一导电类型的n+半导体基片11；连接到n+半导体基片11的源电极11a；在n+半导体基片11上面形成的属于第二导电类型的第一外延生长层12(例如：p-外延生长层)；在p-外延生长层12上面形成的属于第一导电类型的第二外延生长层13(例如：n-外延生长层)；还包括：穿透n-外延生长层13和p-外延生长层12到达n+半导体基片11内部而形成的U形的沟槽14；沿着沟槽14壁表面和n-外延生长层13表面生成的栅极氧化膜15，在栅极氧化膜15中，通过增强对n+半导体基片11氧化的程度而使沿着沟槽14底部生成的部分比沿着侧壁生成的部分厚；将多晶硅材料灌入沟槽14使之被栅极氧化膜15所环绕而形成的栅极16，去除栅极16的部分材料，使得其上部与p-外延生长层的上部对齐；与栅极16相连的栅电极16a；在n-外延生长层13的表面和沟槽14的周边生成的属于第一导电类型的漏层17(如n+型漏层)；以及与n+型漏层17相连的漏电极17a。
在该垂直MOS晶体管中，当将栅极电压加到栅电极16a时，沿着沟槽14在p-外延生长层12中形成一条沟道，使电子流可从n+漏层17流向p-外延生长层12。在这种情况下，由于栅极16通过氧化膜15与漏层17相交叠的面积较先有技术小，栅极16与漏层17之间所形成的电容就较先有技术小。这样，在将垂直MOS晶体管用到如源极接地电路中时，由于其反馈电容较小，故与先有技术相比，其高频电压放大特性有所改善。而且，由于栅极氧化膜15中沿着沟槽14底部生成的部分较沿着侧壁生成的部分厚，故栅极16与n+半导体基片11的距离就较先有技术大，栅极16与n+半导体基片11之间所形成的电容就比先有技术小。这样一来，其高频电压放大特性就较先有技术有所改善。
图4A至图4E是说明图1所示的垂直MOS晶体管制造方法的工艺过程图。
参照所述各图，垂直MOS晶体管的制造过程(1)到(5)说明如下：
(1)图4A所表示的步骤(第一外延生长层生成步骤和第二外延生长层生成步骤)
在n+半导体基片11(例如，As或Sb≥1e19/cm3)的平面(100)上面生成厚度约为0.5-2.5μm的p-外延生长层12(例如，B,3e16至5e17/cm3)。在p-外延生长层12的上面生成厚度约为1到10μm的n-外延生长层13(例如，B＞5e15-2e16/cm3)。
(2)图4B所示的步骤(沟槽生成步骤和栅极氧化膜生成步骤)
在n-外延生长层13上面预先规划好用来制作沟槽的区域内利用光刻技术实施各向异性干刻蚀制成沟槽14并使之穿透n-外延生长层13和p-外延生长层12到达n+半导体基片11的内部。沿着n-外延生长层13的表面和沟槽14的壁表面生成厚度为100到500埃的栅极氧化膜15(例如，SiO2)。通过增强对n+半导体基片11的氧化程度，使栅极氧化膜15中沿着沟槽14底部生成的部分比沿着沟槽侧壁生成的部分厚。
(3)图4C所示的多晶硅层淀积步骤。
在栅极氧化膜15上淀积多晶硅层16A。
(4)由图4D所示的栅极形成步骤。
对多晶硅层16A进行刻蚀一直到它的上部抵达p-外延生长层的上部而在沟槽14中形成栅极16。
(5)图4E所示的漏层形成步骤
在n-外延生长层13的表面和沟槽14的周边形成n+漏层17(例如，As＞1e20/cm3)。
如上面所述，在该第一实施例中，由于栅极16和漏层17之间通过栅极氧化膜15相交叠的面积小于先有技术，所以栅极16和漏层17之间形成的电容小于先有技术。这样，当把该垂直MOS晶体管用于如源极接地电路时，其反馈电容就比先有技术的小，因而使其电压放大的高频特性得以改善。而且，由于栅极氧化膜15中沿着沟槽14底部生成的部分比沿着沟槽侧壁生成的部分厚，所以n+半导体基片11与栅极16之间的距离就较先有技术的大，使得n+半导体基片11与栅极16之间所形成的电容较先有技术的小。这样，与先有技术比较，使电压放大的高频特性得以改善。
第二实施例。
图5是本发明第二实施例的垂直MOS晶体管的截面示意图，与表示第一实施例的图1中的相同的组成部分用相同的字符来命名。
在该垂直MOS晶体管中，将栅极16的上部16x氧化到任意程度，其余结构与图1相同。同样在这个垂直MOS晶体管中，类似于图1，栅极16和n+漏层17之间通过栅极氧化膜15相交叠的面积小于先有技术的，使栅极16和n+漏层17之间形成的电容小于先有技术的。
图6A到图6C是用以说明图5所示垂直MOS晶体管制造方法的工艺过程图。
参照所述各图，图5所示垂直MOS晶体管的制造过程(1)到(4)说明如下：
(1)与表示第一实施例的图4A到图4C相类似，执行第一外延生长层的生成步骤，第二外延生长层的生成步骤，沟槽的形成步骤，栅极氧化膜的生成步骤以及多晶硅层淀积步骤。
(2)图6A所表示的栅极形成步骤。
对多晶硅层16A进行刻蚀，以便在沟槽4中形成栅极16B。
(3)图6B所表示的栅极氧化步骤。
对栅极16B上部16x进行氧化使栅极16B的上部与p-外延生长层的上部一致。
(4)图6C所表示的漏层形成步骤。
类似图4E，形成n+漏层17。
如上所述，在该第二实施例中，由于栅极16和n+漏层17之间通过栅极氧化膜15相交叠的面积较先有技术的小，故可获得与第一实施例相同的优点。
第三实施例。
图7是表示本发明第三实施例的垂直MOS晶体管截面图。与表示第一实施例的图1中组成部分相同的组成部分用相同的字符命名。
在此垂直MOS晶体管中，代替n+漏层17的是，在离开栅极16所需距离的一个区域中生成n+漏层17A。而且，在栅极氧化膜15和栅极16的上面，淀积一层中间绝缘膜18。在中间绝缘膜18中制作出接触孔18a，漏电极19就穿过接触孔18a与n+漏层17A相接触。其它结构与图1相类似。在这种垂直MOS晶体管中，由于栅极16远离n+漏层17A，所以栅极16与n+漏层17A之间的电容小于先有技术的。
图8A和图8B是用以说明图7所示垂直MOS晶体管的制造方法的工艺过程图。
参照所述各图，图7所示垂直MOS晶体管的制造过程(1)到(3)说明如下：
(1)类似表示第一实施例的图4A到图4C，执行第一外延生长层生成步骤，第二外延生长层生成步骤，沟槽形成步骤，栅极氧化膜生成步骤以及多晶硅层淀积步骤。接下来，类似于表示第二实施例的图6A，执行栅极形成步骤。
(2)图8A所示的漏层生成步骤。
在n-外延生长层13的表面上且在离开栅极16所需距离的区域中生成n+漏层17A。
(3)图8B所示的步骤(中间绝缘膜淀积步骤，接触孔形成步骤，以及漏电极形成步骤)
在栅极氧化膜15上面淀积中间绝缘膜18，在n+漏层17A上的中间绝缘膜18和栅极氧化膜15中预定用来制作电极的区域中制成接触孔18a。漏电极19穿过接触孔18a与n+漏层17A相接触。
如上所述，在该第三实施例中，由于n+漏层17A是在离开栅极16的区域中形成的，故n+漏层17A与栅极16之间形成的电容小于先有技术的，可以获得与第一实施例一样的优点。
第四实施例。
图9是本发明第四实施例的垂直MOS晶体管的截面图，其中与表示第一实施例的图1中的以及表示第三实施例的图7中的相同的组成部分以相同的字符命名。
在此垂直MOS晶体管中，代替图7中n+漏层17A的是，在离开栅极16所需距离的区域中生成n+漏层17B。n+漏层17B表面形状类似于接触孔18a。其它结构与图1和图7所示的结构一样。在该垂直MOS晶体管中，由于栅极16远离n+漏层17B，所以栅极16与n+漏层17B之间形成的电容小于先有技术的。
图10A和图10B是用以说明图9所示垂直MOS晶体管的制造方法的工艺过程图。
参照各图，将图9所示垂直MOS晶体管制造步骤(1)至(4)说明如下：
(1)类似于表示第一实施例的图4A至图4C，依次实施第一外延生长层生成步骤，第二外延生长层生成步骤，沟槽形成步骤，栅极氧化膜生成步骤，和多晶硅层淀积步骤。接下来，类似于表示第二实施例的图6A，执行栅极形成步骤。
(2)图10A所示的步骤(中间绝缘膜淀积步骤，接触孔形成步骤，以及漏层形成步骤)
在栅极氧化膜15上淀积中间绝缘膜18，并且在中间绝缘膜18和栅极氧化膜15上预定用来制作电极的区域上形成接触孔18a。在n-外延生长层13表面上使用具有接触孔18a的中间绝缘膜作为掩模生成n+漏层17B。
(3)图10B所示的步骤(漏电极形成步骤)
形成穿过接触孔18a与n+漏层17B接触的漏电极19。
如上所述，在该第四实施例中，由于n+漏层17B是在远离栅极16的区域上生成的，所以栅极16与n+漏层17B之间形成的电容变得较先有技术的小，因而获得与第一实施例一样的优点。
第五实施例。
图11是本发明的第五实施例的垂直MOS晶体管的截面图。与表示第一实施例的图1中的组成部分相同的组成部分用同样的字符命名。
在该垂直MOS晶体管中，形成属于第二导电类型的本体区域21(例如，p+本体区)并使之穿过离开位于n-外延生长层13的n+漏层17的某区域抵达p-外延生长层12的内部。将本体电极21a与p+本体区21相连。其它结构与图1所示的结构相同。
在该垂直MOS晶体管中，将本体电极21a连接到源电极11a并执行与第一实施例相同的操作。
图12A至图12C是用以说明如图11所示垂直MOS晶体管的制造方法的工艺过程图。
参照所述各图，图11所示的垂直MOS晶体管的制造步骤(1)至(3)说明如下。
(1)图12A所示的步骤。
类似于表示第一实施例的图4A，执行第一外延生长层生成步骤和第二外延生长层生成步骤。
(2)图12B所示的步骤。
类似于图4B至图4D，执行沟槽形成步骤、栅极氧化膜生成步骤，多晶硅层淀积步骤，和栅极形成步骤。
(3)图12C所示的步骤(漏层生成步骤和本体区生成步骤)
形成p+本体区21(例如，硼B,5e18至5e19/cm3)，使之穿过n-外延生长层13到达p-外延生长层12的内部。然后，类似图4E，执行漏层的生成步骤。
如上所述，在该第五实施例中，在远离n-外延生长层13的n+漏层17的区域形成p+本体区21，因而可以获得和第一实施例一样的优点。
第六实施例。
图13是本发明的第六实施例的垂直MOS晶体管的截面示意图。与表示第五实施例的图11中的组成部分相同的组成部分用同样的字符命名。
在该垂直MOS晶体管中，在p-外延生长层12与n-外延生长层13之间的接触部分形成属于第二导电类型的第一本体区22(例如，p+本体区)。接下来，在n-外延生长层13的内部形成第二本体区23(例如，p+本体区)并使之与p+本体区22相接触。将本体电极23a连接到p+本体区23，其它结构与图11所示的结构相同。
在该垂直MOS晶体管中，本体电极23a与源电极11a相连并执行与第一实施例相同的操作。
图14A至图14C是用以说明如图13所示垂直MOS晶体管制造方法的工艺过程图。
参照所述各图，图13所示的垂直MOS晶体管的制造步骤(1)至(4)说明如下。
(1)图14A所示的步骤(第一外延生长层生成步骤和第一本体区生成步骤)
在n+半导体基片11上面生成p-外延生长层12，在p-外延生长层12表面所需的区域生成p+本体区22(例如，硼B,5e18至5e19/cm3)。
(2)图14B所示的步骤(第二外延生长层生成步骤)
在p-外延生长层12的上面生成n-外延生长层13。
(3)图14C所示的步骤(沟槽形成步骤、栅极氧化膜生成步骤、多晶硅层淀积步骤、和栅极形成步骤)。
类似于图4B至图4D，执行沟槽形成步骤，栅极氧化膜形成步骤，多晶硅层淀积步骤，和栅极形成步骤。
(4)图14D所示的步骤(漏层形成步骤和第二本体区形成步骤)
在离开n-外延生长层13内部的n+漏层17任意距离的区域中生成p+本体区23(例如，硼B,5e18～1e20/cm3)，使之和p+本体区22相接触。接着，类似于图4E，执行漏层生成步骤。
如上所述，在该第六实施例中，p+本体区23处于远离n-外延生长层13的n+漏层17的区域，因而可以获得和第一实施例一样的优点。
第七实施例。
图15是本发明第七实施例的垂直MOS晶体管的截面示意图。与表示第五实施例的图11中的组成部分相同的组成部分用同样的字符命名。
在该垂直MOS晶体管中，在n+半导体基片11的上面生成p-外延生长层12。形成沟槽14，使之穿过p-外延生长层12到达n+半导体基片11的内部。沿着外延生长层12的表面和沟槽14的壁表面生成栅极氧化膜15。将栅极16注入沟槽14，使其被栅极氧化膜15包围。在p-外延生长层12的表面和沟槽14周边的所需区域生成属于第一导电类型的扩散层13A(例如，n-扩散层)。在扩散层13A的表面和沟槽14的周边生成n+漏层17。在p-外延生长层12表面所需区域生成属于第二导电类型的本体区24(例如，p+本体区)。将本体电极24a连接到p+本体区24。
在该垂直MOS晶体管中，将本体电极24a与源电极11a相连并执行与第一实施例相同的操作。
图16A至图16C是用以说明图15所示的垂直MOS晶体管制造方法的工艺过程图。
参照所述各图，图15所示垂直MOS晶体管的制造步骤(1)至(3)说明如下。
(1)图16A所示的步骤(外延生长层生成步骤，沟槽形成步骤，栅极氧化膜生成步骤，多晶硅层淀积步骤，和栅极生成步骤)。
在n+半导体基片11的上面生成p-外延生长层12。使用光刻技术在p-外延生长层12上预先规划好用来制作沟槽的区域上实施各向异性干刻蚀形成沟槽14并使之穿过p-外延生长层12到达n+半导体基片11的内部。沿着p-外延生长层12的表面和沟槽14的壁表面生成栅极氧化膜15。在栅极氧化膜15的上面淀积多晶硅层，对多晶硅层进行任意量的刻蚀，以便在沟槽内形成栅极16。
(2)图16B所示的步骤(扩散层的生成步骤)
在p-外延生长层12表面所需区域及沟槽14的周边生成n-扩散层13A。
(3)图16C所示的步骤(漏层生成步骤和本体区生成步骤)
在n-扩散层13A的表面和沟槽14的周边生成n+漏层17。在p-外延生长层12表面所需区域生成p+本体区24。
如上所述，在该第七实施例中，p+本体区24是在远离p-外延生长层12的n+漏层的区域生成的，因而可以获得和第一实施例一样的优点。
第八实施例。
图17是本发明第八实施例的垂直MOS晶体管的截面示意图。与表示第一实施例的图1中的组成部分相同的组成部分用同样的字符命名。
在该垂直MOS晶体管中，在n+半导体基片11和p-外延生长层12之间的接触部分生成属于第二导电类型的本体区25(例如，p+本体区)。接下来，代替图1中的n+漏层17的是，在n-外延生长层13的上面生成n+漏层17C。其它结构与图1的相同。
在该垂直MOS晶体管中，具有高浓度的p+本体区25通过电阻性接触与n+半导体基片11相连，其余要执行的操作与第一实施例相同。
图18A到18C是说明图17所示垂直MOS晶体管制造方法的工艺过程图。
参照所述各图，图17所示的垂直MOS晶体管制造步骤(1)至(3)说明如下：
(1)图18A所示的步骤(第一外延生长层生成步骤和本体区生成
步骤)
在n+半导体基片11的上面生成p-外延生长层。
在p-外延生长层12的上面生成p+本体区25，使之与n+半导体基片11接触。
(2)图18B所示的步骤(第二外延生长层生成步骤，沟槽形成步骤，栅极氧化膜生成步骤，多晶硅层淀积步骤，以及栅极形成步骤)
在p-外延生长层12的上面生成n-外延生长层13。使用光刻技术在n-外延生长层13上预定用来制作沟槽的区域进行各向异性干刻蚀而形成沟槽14，使之穿过n-外延生长层13和p-外延生长层12到达n+半导体基片11的内部。沿着n-外延生长层13的表面和沟槽14的壁表面生成栅极氧化膜15。在栅极氧化膜15上面淀积多晶硅层。对多晶硅层实施任意量的刻蚀，以便在沟槽14内制成栅极16。
(3)图18C所示的步骤(漏层形成步骤)
在n-外延生长层13上面以及在沟槽14的周边生成n+漏层17C。
图19A和图19B是表示在图17所示垂直MOS晶体管中设置金属接点图案M情况下的结构图。图19A是平面图。图19B是沿着图19A的B-B’线剖切的截面图。
如图19B所示，在接点图案M作为漏电极连接到n+漏层17C的情况下，根据设计规则，接点图案可以做到尺寸最小。这样，如图19A所示点阵图案会比如图3所示的传统的垂直MOS晶体管的要小，因而易于实现小型化。有了高的点阵密度，就可以流过大的电流。换句话说，为了获得规定的电流密度的组成部分的面积会变小。
如上所述，在该第八实施例中，p+本体区25与n+半导体基片11相连，因而可以得到如第一实施例一样的优点。而且，由于p+本体区25是在n+半导体基片11和p-外延生长层12相互接触的部分生成的，所以接点图案M可以做到尺寸最小，易于实现小型化。由于点阵密度大于传统的垂直MOS晶体管，组成部分的单位面积的电流密度就会增大。
第九实施例。
图20是本发明第九实施例的垂直MOS晶体管的截面示意图。与表示第一实施例的图1中的组成部分和表示第八实施例的图17的组成部分相同的组成部分用同样的字符命名。
在该垂直MOS晶体管中，在图17所示的n+半导体基片11上生成n+扩散区11A。在远离n+扩散区11A内栅极16的区域中生成属于第二导电类型的本体区26(例如，p+本体区)。具有高浓度的p+本体区26与n+半导体基片11具有电阻性的接触。其余结构与图1和图17的相同。
图21A至图21E是用来说明图20所示垂直MOS晶体管制造方法的工艺过程图。
参阅所述各图，图20所示的垂直MOS晶体管制造步骤(1)至(5)说明如下：
(1)图21A所示的步骤(第一外延生长层生成步骤)
在n+半导体基片11的上面生成n-外延生长层11A。
(2)图21B所示的步骤(本体区生成步骤)
在n-外延生长层11A中所需区域掺入p+杂质来生成p+本体区26使之与半导体基片11相接触，并且在n-外延生长层11A的其它区域掺入n+杂质以形成n+扩散区11A。
(3)图21C所示的步骤(第二外延生长层生成步骤，第三外延生
长层生成步骤)
在n+外延生长层11A和本体区26的上面生成p-外延生长层12。在p-外延生长层12的上面生成n-外延生长层13。
(4)图21D所示的步骤(沟槽生成步骤，栅极氧化膜生成步骤，多晶硅层淀积步骤和栅极生成步骤)
利用光刻技术对n-外延生长层13上预定用来制作沟槽的区域实施各向异性干刻蚀形成沟槽14并使之穿过n-外延生长层13,p-外延生长层12和n+外延生长层11A而到达n+半导体基片11的内部。沿着n-外延生长层13的表面和沟槽14的壁表面生成栅极氧化膜15。将多晶硅层淀积在栅极氧化膜15的上面。对多晶硅层实施任意量的刻蚀，使之在沟槽14内形成栅极16。
(5)图21E所示的步骤(漏层生成步骤)
在n-外延生长层13的表面和在沟槽14周边生成n+漏层17C。
如上所述，在该第九实施例中，由于p+本体区26是在n+半导体基片11和p-外延生长层12之间的接触部分形成的，而且p+本体区26与n+半导体基片11相连接，所以获得如第八实施例一样的优点。
顺便指出，本发明不限于上面所述的实施例，而可能有各种各样的修正。下面是一些修正形式的例子：
(a)虽然在相应的实施例中所描述的是n-沟道垂直MOS晶体管，但是对于甚至那些p-型区和n-型区反转的p-沟道垂直MOS晶体管也可以获得和上述实施例几乎相等的功能和效果，
(b)虽然图1中的沟槽14被造成U形。但即使将沟槽造成V形，也可以获得如上述实施例几乎相等的效果。在这种情况下，V沟槽是通过湿刻蚀形成的。
(c)在相应实施例中，虽然只提供单一的栅极16，但也可以提供多个栅极。
(d)在图1、11、13、15、17和20中，虽然去除了栅极16的上部，但即使不去掉它，功能和效果也和上述实施例几乎相等。而且，可以将栅极16的上部氧化成与图5相近似。
(e)在图7和图9中，虽然栅极16的上部没有被去除，但即使被去除，也可以获得类似的功能和效果。而且，可以将栅极16的上部氧化成与图5相类似。
如上面所详细描述的，根据本发明，由于栅极和漏层之间通过栅极氧化膜相交叠的面积小于先有技术的，所以栅极和漏层之间所形成的电容就较先有技术的小。因此当把此垂直MOS晶体管应用于如源接地电路时，其反馈电容将小于先有技术的，故其高频电压放大特性得以改善。而且，由于氧化膜中沿着沟槽底部形成的部分较沿着沟槽侧壁所形成的部分厚，使栅极和半导体基片之间的距离大于先有技术，由此使栅极和半导体基片之间的电容小于先有技术的，因而使其高频电压放大特性与先有技术相比有所改善。
而且，由于本体区是在半导体基片和第一外延生长层之间的接触的部分形成的，所以在接点图案作为漏电极连接到漏层的情况下，根据设计规则，可以以最小尺寸形成接点图案。这样，点阵图案比传统的垂直MOS晶体管更加小，容易使组成部分小型化。由此，点阵密度变得高于传统的垂直MOS晶体管，因而可以流通大电流。另一方面，在获得规定电流的条件下，可以令组成部分的面积变小。
Claims (13)
1．一种垂直MOS晶体管，它包括：
属于第一导电类型的半导体基片；
在所述半导体基片上面生成的属于第二导电类型的第一外延生长层；
在所述第一外延生长层上面生成的属于所述第一导电类型的第二外延生长层；
这样形成的沟槽：它穿透所述第二外延生长层和所述第一外延生长层到达所述半导体基片内部；
沿着所述第二外延生长层表面和所述沟槽壁表面生成的栅极氧化膜；
注入所述沟槽从而被所述栅极氧化膜包围的栅极；
在所述第二外延生长层表面和离开所述栅极一段所需距离的区域内生成的属于所述第一导电类型的漏层；
与所述栅极连接的栅电极；
与所述漏层连接的漏电极；和
与半导体基片连接的源电极。
2．权利要求1的垂直MOS晶体管，其特征在于还包括属于所述第二导电类型的本体区，所述本体区是这样形成的：它穿透离开所述第二外延生长层的所述漏层的区域而到达所述第一外延生长层的内部。
3．权利要求1的垂直MOS晶体管，其特征在于还包括：在所述第一外延生长层和所述第二外延生长层之间的接触部分生成的属于所述第二导电类型的第一本体区；以及在所述第二外延生长层内部这样生长第二本体区、使之和所述第一本体区接触。
4．一种垂直MOS晶体管，它包括：
属于第一导电类型的半导体基片；
在所述半导体基片上面生成的属于第二导电类型的外延生长层；
这样生成的沟道：它穿透所述外延生长层而到达所述半导体基片内部；
沿着所述外延生长层表面和所述沟槽壁表面生成的栅极氧化膜；
注入所述沟槽从而被所述栅极氧化膜包围的栅极；
在所述第二外延生长层表面和离开所述栅极所需距离的区域内生成的属于所述第一导电类型的扩散层；
在所述扩散层表面生成的属于所述第一导电类型的漏层；以及
在所述外延生长层表面所需区域生成的属于所述第二导电类型的本体区。
5．权利要求1的垂直MOS晶体管，其特征在于还包括在所述半导体基片和所述第一外延生长层之间的接触部分生成的属于所述第二导电类型的本体区。
6．根据权利要求1、2、3、4、或5中任何一项的垂直MOS晶体管，其特征在于：所述沟槽被做成U形，并且所述栅极氧化膜沿着所述沟槽底部所生成的部分较沿着所述沟槽侧壁生成的部分厚。
7．制造垂直MOS晶体管的方法，它包括：
在属于第一导电类型的半导体基片上面生成属于第二导电类型的第一外延生长层的所述第一外延生长层生成步骤；
在所述第一外延生长层上面生成属于所述第一导电类型的第二外延生长层的第二外延生长层生成步骤；
通过在所述第二外延生长层上面预先规划用来生成沟槽的区域实施各向异性刻蚀来生成所述沟槽并使之穿透所述第二外延生长层和所述第一外延生长层抵达所述半导体基片内部的所述沟槽形成步骤；
沿着所述第二外延生长层的表面和所述沟槽壁表面生成栅极氧化膜的栅极氧化膜生成步骤；
在所述栅极氧化膜上淀积多晶硅层的多晶硅层淀积步骤；
通过对所述多晶硅层实施刻蚀而在所述沟槽内生成栅极的栅极生成步骤；
在所述第二外延生长层的表面以及在离开所述栅极一段所需距离的区域内生成属于所述第一导电类型漏层的漏层生成步骤；
在所述栅极氧化膜上面淀积中间绝缘膜的中间绝缘膜淀积步骤；
在所述中间绝缘膜上和所述漏层之上的所述栅极氧化膜上面预定形成电极的区域形成接触孔的接触孔生成步骤；以及
形成穿过所述接触孔与所述漏层接触的漏电极的漏电极生成步骤。
8．制造垂直MOS晶体管的方法，它包括：
在属于第一导电类型的半导体基片上面生成属于第二导电类型的第一外延生长层的第一外延生长层生成步骤；
在所述第一外延生长层上面生成属于所述第一导电类型的第二外延生长层的第二外延生长层生成步骤；
通过在所述第二外延生长层上面预先规划用来形成沟槽的区域实施各向异性刻蚀来形成所述沟槽并使之穿透所述第二外延生长层和所述第一外延生长层抵达所述半导体基片内部的沟槽形成步骤；
沿着所述第二外延生长层的表面和所述沟槽壁表面生成栅极氧化膜的栅极氧化膜生成步骤；
在所述栅极氧化膜上淀积多晶硅层的多晶硅层淀积步骤；
通过对所述多晶硅层实施刻蚀而在所述沟槽内生成栅极的栅极生成步骤；
在所述栅极氧化膜上淀积中间绝缘膜的中间绝缘膜淀积步骤；
在所述中间绝缘膜和所述栅极氧化膜中预定用来形成电极的区域上形成接触孔的接触孔生成步骤；
利用其上形成所述接触孔的所述中间绝缘膜作为掩模在所述第二外延生长层的表面生成属于所述第一导电类型的漏层的漏层生成步骤；以及
形成通过所述接触孔与所述漏层接触的漏电极的漏电极生成步骤。
9．制造垂直MOS晶体管的方法，它包括：
在属于第一导电类型的半导体基片上面生成属于第二导电类型的第一外延生长层的第一外延生长层生成步骤；
在所述第一外延生长层上面生成属于所述第一导电类型的第二外延生长层的第二外延生长层生成步骤；
通过在所述第二外延生长层上面对预先规划用来形成沟槽的区域实施各向异性刻蚀来形成所述沟槽并使之穿透所述第二外延生长层和所述第一外延生长层抵达所述半导体基片内部的沟槽形成步骤；
沿着所述第二外延生长层的表面和所述沟槽壁表面生成氧化膜的氧化膜生成步骤；
在所述栅极氧化膜上淀积所述多晶硅层的所述多晶硅层淀积步骤；
通过对所述多晶硅层实施刻蚀而在所述沟槽内生成栅极的栅极生成步骤；
在所述第二外延生长层的表面以及在离开所述栅极一段所需距离的区域生成属于所述第一导电类型的漏层的漏层生成步骤；以及
生成属于所述第二导电类型的本体区、使之穿透所述第二外延生长层而到达所述第一外延生长层内部的本体区生成步骤。
10．制造垂直MOS晶体管的方法，包括：
在属于第一导电类型的半导体基片上面生成属于第二导电类型的第一外延生长层的第一外延生长层生成步骤；
在所述第一外延生长层表面所需区域内生成属于所述第二导电类型的第一本体区的第一本体区生成步骤；
在所述第一外延生长层和所述第一本体区上面生成属于所述第一导电类型的第二外延生长层的第二外延生长层生成步骤。
通过在所述第二外延生长层上面对预先规划用来形成沟槽的区域实施各向异性刻蚀来形成所述沟槽并使之穿透所述第二外延生长层和所述第一外延生长层抵达所述半导体基片内部的沟槽生成步骤；
沿着所述第二外延生长层的表面和所述沟槽壁表面生成栅极氧化膜的栅极氧化膜生成步骤；
在所述栅极氧化膜上淀积多晶硅层的多晶硅层淀积步骤；
通过对所述多晶硅层实施刻蚀而在所述沟槽内生成栅极的所述栅极生成步骤；
在所述第二外延生长层的表面以及在离开所述栅极一段所需距离的区域内生成属于所述第一导电类型的漏层的漏层生成步骤；以及
在所述第二外延生长层的内部与所述漏层相隔一段任意距离的区域内生成第二本体区并使之与所述第一本体区接触的第二本体区生成步骤。
11．制造垂直MOS晶体管的方法，它包括：
在属于第一导电类型的半导体基片上面生成属于第二导电类型的外延生长层的外延生长层生成步骤；
通过从所述外延生长层上面预先规划用来形成沟槽的区域穿过所述外延生长层到达所述半导体基片内部实施各向异性刻蚀来形成沟槽的沟槽生成步骤；
沿着所述外延生长层的表面和所述沟槽壁表面生成栅极氧化膜的栅极氧化膜生成步骤；
在所述栅极氧化膜上淀积多晶硅层的多晶硅层淀积步骤；
通过对所述多晶硅层实施任意量刻蚀而在所述沟槽内生成栅极的栅极生成步骤；
在所述外延生长层的表面和在离开所述栅极所需距离的区域内生成属于所述第一导电类型的扩散层的扩散层生成步骤；
在所述扩散层内生成属于所述第一导电类型的漏层的漏层生成步骤；以及
在所述外延生长层表面所需区域内生成属于所述第二导电类型的本体区的本体区生成步骤。
12．制造垂直MOS晶体管的方法，它包括：
在属于第一导电类型的半导体基片上面生成属于第二导电类型的第一外延生长层的第一外延生长层生成步骤；
在所述第一外延生长层内生成属于所述第二导电类型的本体区并使之与所述半导体基片相接触的本体区生成步骤；
在所述第一外延生长层上生成属于所述第一导电类型的第二外延生长层的第二外延生长层生成步骤；
通过对在所述第二外延生长层上面预先规划用来形成所述沟槽的区域实施各向异性刻蚀来形成所述沟槽并使之穿透所述第二外延生长层和所述第一外延生长层抵达所述半导体基片内部的沟槽形成步骤；
沿着所述第二外延生长层表面和所述沟槽壁表面生成栅极氧化膜的栅极氧化膜生成步骤；
在所述栅极氧化膜上淀积多晶硅层的多晶硅层淀积步骤；
通过对所述多晶硅层实施任意量刻蚀而在所述沟槽内生成栅极的栅极生成步骤；以及
在所述第二外延生长层的表面和在离开所述栅极所需距离的区域内生成属于所述第一导电类型的漏层的漏层生成步骤。
13．制造垂直MOS晶体管的方法，它包括：
在属于第一导电类型的半导体基片上面生成属于第一导电类型的第一外延生长层的第一外延生长层生成步骤；
在所述第一外延生长层的所需区域生成属于所述第二导电类型的本体区并使之与所述半导体基片接触的本体区生成步骤；
在所述第一外延生长层中除所述本体区之外的区域内生成属于所述第一导电类型的高浓度扩散区的高浓度扩散区形成步骤；
在所述第一外延生长层上生成属于所述第二导电类型的第二外延生长层的第二外延生长层生成步骤；
在所述第二外延生长层上生成属于所述第一导电类型的第三外延生长层的第三外延生长层生成步骤；
通过对所述第三外延生长层上面预先规划用来形成沟槽的区域实施各向异性刻蚀来形成所述沟槽、使之穿透所述第三外延生长层和所述第二外延生长层抵达所述第一外延生长层内部的沟槽形成步骤；
沿着所述第三外延生长层的表面和所述沟槽壁表面生成栅极氧化膜的栅极氧化膜生成步骤；
在所述栅极氧化膜上淀积多晶硅层的多晶硅层淀积步骤；
通过对所述多晶硅层实施任意量刻蚀而在所述沟槽内生成栅极的栅极生成步骤；以及
在所述第三外延生长层的表面和在离开所述栅极所需距离的区域内生成属于所述第一导电类型的漏层的漏层生成步骤。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP80756/2000 | 2000-03-22 | ||
| JP2000080756A JP3949869B2 (ja) | 2000-03-22 | 2000-03-22 | 縦形ｍｏｓトランジスタ及びその製造方法 |
| JP80756/00 | 2000-03-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1314714A true CN1314714A (zh) | 2001-09-26 |
| CN1286185C CN1286185C (zh) | 2006-11-22 |
Family
ID=18597816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB011116919A Expired - Fee Related CN1286185C (zh) | 2000-03-22 | 2001-03-22 | 垂直金属－氧化物－半导体晶体管 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6495884B2 (zh) |
| JP (1) | JP3949869B2 (zh) |
| CN (1) | CN1286185C (zh) |
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| JP4572541B2 (ja) * | 2004-01-26 | 2010-11-04 | 富士電機システムズ株式会社 | 半導体装置の製造方法 |
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| CN107078161A (zh) | 2014-08-19 | 2017-08-18 | 维西埃-硅化物公司 | 电子电路 |
| US11217541B2 (en) | 2019-05-08 | 2022-01-04 | Vishay-Siliconix, LLC | Transistors with electrically active chip seal ring and methods of manufacture |
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| Publication number | Publication date |
|---|---|
| US6495884B2 (en) | 2002-12-17 |
| JP3949869B2 (ja) | 2007-07-25 |
| US20010025986A1 (en) | 2001-10-04 |
| JP2001267572A (ja) | 2001-09-28 |
| CN1286185C (zh) | 2006-11-22 |
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|---|---|---|---|
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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