CN1426110A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1426110A
CN1426110A CN02119775A CN02119775A CN1426110A CN 1426110 A CN1426110 A CN 1426110A CN 02119775 A CN02119775 A CN 02119775A CN 02119775 A CN02119775 A CN 02119775A CN 1426110 A CN1426110 A CN 1426110A
Authority
CN
China
Prior art keywords
semiconductor film
conductive
film
type
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN02119775A
Other languages
English (en)
Other versions
CN100386878C (zh
Inventor
粂野一幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN1426110A publication Critical patent/CN1426110A/zh
Application granted granted Critical
Publication of CN100386878C publication Critical patent/CN100386878C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H01L21/8228—Complementary devices, e.g. complementary transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures

Abstract

当注入质量较大的砷离子(As+)时，多晶硅膜被第五光刻胶掩膜所覆盖，从而覆盖在多晶硅膜上的光刻胶掩膜的一端，以形成PMOS形成区。通过该处理，不形成硅化物的区域被设置为不与pn结相重叠，以防止不形成硅化物的区域的电阻增加。

Description

半导体器件及其制造方法
对相关申请的交叉引用
本申请基于在2001年12月11日递交的日本专利申请No.2001-377623的优先权，其内容被包含于此以供参考。
技术领域
本发明涉及半导体器件及其制造方法，更加具体来说，本发明涉及具有包含硅化物的栅极的半导体器件。
背景技术
在最近几年的系统LSI(大规模集成电路)中，为了降低多晶硅栅极和元件之间的线路连接的电阻，采用多晶硅和硅化物的叠层结构，以及采用一种双重结构，其中NMOS晶体管的栅极是N型，并且PMOS晶体管的栅极是P型。
图13A、13B和13C以及图14A和14B为示出按照工艺次序采用上述双重栅极结构的常规CMOS晶体管的制造方法的截面示图。
如图13A中所示，在硅基片71上形成场氧化膜72和栅氧化膜73a和73b之后，叠层未掺杂的多晶硅膜。然后，在一个要形成栅极的区域上形成光刻胶掩膜75，以使用该光刻胶掩膜75作为掩膜对未掺杂的多晶硅膜进行构图，以形成用于形成该栅极的多晶硅膜74。
然后，如图13B中所示，除去该光刻胶掩膜75，在位于PMOS形成区的位置在多晶硅膜74上接着形成一个光刻胶掩膜76，并且利用该光刻胶掩膜76作为掩膜利用砷离子(As+)进行离子注入。
然后，如图13C中所示，在形成覆盖注入砷离子(As+)的多晶硅膜74的绝缘膜之后，执行各向异性蚀刻，以在栅极的侧壁上形成侧壁衬垫77a和77b。然后，在PMOS形成区中的多晶硅膜74的表面被覆盖有光刻胶掩膜78，并且把砷离子(As+)注入到NMOS侧以在NMOS形成区中形成高浓度的源区和漏区。
然后，如图14A中所示，在NMOS形成区中的多晶硅膜74的表面被覆盖有光刻胶掩膜79，并且把硼离子(B+)注入到PMOS侧，以在PMOS形成区中形成高浓度的源区和漏区。
然后，如图14B中所示，硅基片71被加热，以激活离子注入的杂质。然后，使用高熔点的金属在栅极以及源区和漏区中形成硅化物80。
如上文所述用于形成CMOS晶体管的光刻胶掩膜76至79通常由聚合物所制成。
但是，当用由聚合物形成的光刻胶掩膜作为掩膜执行离子注入时，构成光刻胶掩膜76至79的碳化物被驱使到位于光刻胶掩膜的边缘部分的多晶硅膜74的表面。
如此被驱使的碳化物不能够通过光刻胶灰化(ashing)和冲洗而消除。因此，如图14B中所示，由于硅化物的形成受到阻碍，因此在剩余有碳化物的区域81a和81b不形成硅化物，其缺点是使得半导体器件不能够执行预定的操作。
相应地，可以考虑在把氧化硅膜层叠在形成于半导体基片上的多晶硅膜上之后执行离子注入，然后除去氧化硅膜以形成硅化物，如在日本专利公告2000-138293中所述。
但是，在日本专利公告2000-138293中所述的技术具有如下缺点。
首先，需要一个生长氧化硅膜的处理，这导致制造成本的增加。
第二，由于通过氧化硅膜执行离子注入，因此需要增加离子注入的能量。相应地，在半导体基片的内部形成源极和漏极的扩散层，这难以实现形成精细尺寸的晶体管。
发明内容
考虑到上述缺点，本发明的一个目的是提供一种半导体器件及其制造方法，其能够在对多晶硅执行硅化的同时，用低电阻的布线执行正常操作，并且实现成本的降低以及形成精细尺寸的半导体器件。
本发明提供如下实施例以解决上述缺点。
在本发明的第一实施例中，一种半导体器件包括形成在半导体基片上的半导体膜和形成在上述半导体膜上的硅化物膜，其中形成在所述半导体基片上的相同导电型的半导体膜中的至少一个半导体膜沿着所述半导体基片的表面具有相连接的两个或多个不同浓度的区域。
更加具体来说，其特征在于不形成硅化物膜的区域形成在具有不同浓度的所述区域上。
在这种结构中，没有形成硅化物膜的区域以及不同导电型半导体膜的结合部互不重叠。
在第一实施例中，上述半导体膜包括具有两个或多个不同浓度的第一导电型半导体膜以及与第一导电型不同的第二导电型半导体膜，其中在第一导电型半导体膜上的低浓度区域连接到第二导电型半导体膜。这是令人所希望的，因为当形成第一导电型晶体管时，不形成硅化物膜的区域与不同导电型半导体膜的结合部互不重叠。
另外，在第一实施例中，上述半导体膜具体包括：具有两个或多个不同浓度的第一导电型半导体膜、与第一导电型不同的第二导电型半导体膜、以及未掺杂有杂质的未掺杂半导体膜，其中该未掺杂半导体膜沿着半导体基片的表面被夹在第一导电型半导体膜中的低浓度区域与第二导电型半导体膜之间。这是令人所希望的，因为可以用任何浓度来注入第一导电型的杂质和第二导电型的杂质。
另外，在第一实施例中，上述半导体膜具体包括：具有两个或多个不同浓度的第一导电型半导体膜、以及与第一导电型不同的具有两个或多个不同浓度的第二导电型半导体膜，其中在第一导电型半导体膜中的低浓度区域与第二导电型半导体膜的低浓度区域相连接。这是令人所希望的，因为当形成第二导电型晶体管时，不形成硅化物膜区域与不同导电型半导体膜的结合部之间不重叠。
另外，在第一实施例中，存在有半导体膜的高浓度杂质，其质量大于存在于半导体膜的低浓度区域中的杂质。
另外，在第一实施例中，半导体器件包括形成在半导体基片的表面上的绝缘膜以及形成在半导体基片中的扩散层，其夹住相同导电型半导体膜的下部区域，从而形成一个晶体管，它以该半导体膜作为栅极，以该绝缘膜作为栅绝缘膜，以及以该扩散层作为源极和漏极。
另外，在第一实施例中，例如在半导体膜是一个多晶硅膜。
在本发明第二实施例中，一种半导体器件的制造方法包括：第一步骤，在半导体基片之上形成半导体膜；第二步骤，形成覆盖半导体膜的部分区域的第一掩膜层；第三步骤，通过使用所述第一掩膜层作为掩膜，把第一导电型的第一杂质注入到半导体膜中，而在所述半导体膜中形成第一导电型半导体膜；第四步骤，除去第一掩膜层；第五步骤，形成第二掩膜层，其覆盖第一导电型半导体膜以及与第一导电型半导体膜不同的半导体膜的部分区域，包括第一导电型半导体膜和与第一导电型半导体膜不同的半导体膜之间的边界区域；第六步骤，通过使用所述第二掩膜层作为掩膜，把包含比所述第一杂质的质量更重的元素的与所述第一导电型相同导电型的第二杂质注入到所述半导体膜，形成高浓度的第一导电型半导体膜以及低浓度的第一导电型半导体膜；第七步骤，除去第二掩膜层；第八步骤，在半导体膜上形成硅化物，从而不形成硅化物的区域与具体不同导电型的半导体膜的结合部不重叠。
在本发明第三实施例中，在形成栅半导体膜之后通过在栅半导体膜上形成硅化膜而制造半导体器件，其中两个不同导电型的半导体膜在半导体基片上相互接合，该半导体器件的制造方法包括：第一步骤，通过在栅半导体膜的相同导电型的至少一个半导体膜中注入轻元素的杂质离子而形成低浓度区域；第二步骤，通过把具有比该轻元素质量更重的重元素的杂质离子注入到相对于两个不同导电型半导体膜之间的结合部的相同导电型半导体膜中的较低浓度区域侧，而在相同导电型半导体膜中形成高浓度区域；以及第三步骤，在两个不同导电型半导体膜之间的结合部上形成硅化物膜，从而不形成硅化物膜的区域不与两个不同导电型半导体膜之间的结合部相重叠。
附图说明
图1A、1B和1C表示本发明的第一实施例并且为按照工艺次序示出半导体器件的制造方法的截面示图；
图2A、2B和2C表示本发明的第一实施例并且为示出按照工艺次序在图1A、1B和1C之后的半导体器件的制造方法的截面示图；
图3表示本发明的第一实施例并且为示出通过图1A、1B和1C以及图2A、2B和2C的工艺步骤制造的半导体器件从上方俯视的平面示图；
图4A、4B和4C表示本发明的第二实施例并且为按照工艺次序示出半导体器件的制造方法的截面示图；
图5A、5B和5C表示本发明的第二实施例并且为示出按照工艺次序在图4A、4B和4C之后的半导体器件的制造方法的截面示图；
图6表示本发明的第二实施例并且为示出通过图4A、4B和4C以及图5A、5B和5C的工艺步骤制造的半导体器件从上方俯视的第一平面示图；
图7表示本发明的第二实施例并且为示出通过图4A、4B和4C以及图5A、5B和5C的工艺步骤制造的半导体器件从上方俯视的第二平面示图；
图8A、8B和8C表示本发明的第三实施例并且为按照工艺次序示出半导体器件的制造方法的截面示图；
图9A、9B和9C表示本发明的第三实施例并且为示出按照工艺次序在图8A、8B和8C之后的半导体器件的制造方法的截面示图；
图10A和10B表示本发明的第三实施例并且为示出按照工艺次序在图9A、9B和9C之后的半导体器件的制造方法的截面示图；
图11A、11B和11C表示本发明的第四实施例并且为按照工艺次序示出半导体器件的制造方法的截面示图；
图12A、12B和12C表示本发明的第四实施例并且为示出按照工艺次序在图11A、11B和11C之后的半导体器件的制造方法的截面示图；
图13A、13B和13C表示现有技术并且为按照工艺次序示出半导体器件的制造方法的截面示图；以及
图14A和14B表示现有技术并且为示出按照工艺次序在图13A、13B和13C之后的半导体器件的制造方法的截面示图。
具体实施方式
-实现实施例的条件-
在详细说明根据本发明的半导体器件及其制造方法的实施例之前，将首先说明本发明的发明人所发现并用以实现本发明的事实。
本发明的发明人详细研究把不同离子注入到在多晶硅中然后在其上形成硅化物的效果。结果，发现如下重要的事实。
也就是说，本发明的发明人发现形成在多晶硅上的硅化物主要取决于所注入离子的种类、离子注入的能量以及剂量，具体来说，当使用砷离子(As+)时非常难以形成硅化物，而当使用磷离子(P+)或硼离子(B+)时，没有发现明显地抑制硅化的现象，并且可以肯定根据所选择离子的种类，硅化物的形成有时容易有时困难。
更加具体来说，当在10keV、6×1013cm-2的条件下把砷离子(As+)注入到多晶硅中时，不能够在多晶硅上形成良好的硅化物，并且产生一个不形成硅化物的区域。
另一方面，当在20keV、4×1015cm-2的条件下把磷离子(P+)注入到多晶硅中时，或者在7keV、4×1015cm-2的条件下把硼离子(B+)注入到多晶硅中时，没有在多晶硅上产生不形成硅化物的区域。
因此，本发明的发明人发现当使用原子量相对较大(也就是说质量较大)的元素执行离子注入时会抑制硅化物的形成，相反，当使用原子量较小(也就说质量较小)的元素执行离子注入时容易形成硅化物。
下面将描述利用上文所发现的特性的根据本发明的半导体器件及其制造方法的每个实施例。
-第一实施例-
下面将参照附图说明根据本发明的半导体器件及其制造方法的第一实施例。
图1A、1B和1C以及图2A、2B和2C为示出按照工艺次序的根据本实施例的半导体器件的制造方法的截面示图，以及图3为示出按照工艺次序由图1A、1B和1C以及图2A、2B和2C的工艺步骤所制造的半导体器件的从上方俯视的平面示图。
首先，如图1A中所示，在使用热氧化方法等等在半导体基片的元件形成区1上形成例如由SiO2膜所制成的栅绝缘膜之后，使用LOCOS方法等等在元件隔离区中形成一个场绝缘膜2。通过该处理，形成场绝缘膜2，以分离在NMOS形成区中的栅绝缘膜3a和在PMOS形成区中的栅绝缘膜3b。
然后，通过例如SiH4气体在氮气环境中的高温分解这样的方法，把多晶硅薄膜4叠加在栅绝缘膜3a和3b以及场绝缘膜2上。
然后，通过用第一光刻胶掩膜5作为第一掩膜层覆盖多晶硅膜4的PMOS形成区而形成用于形成n型栅极的窗口，并且例如在20keV、4×1015cm-2的条件下把磷离子(P+)作为第一杂质从上方注入。
通过该处理，该多晶硅栅极膜4的NMOS形成区4a被转换为浓度大约为2.5×1020cm-3的n型。然后，剥除第一光刻胶掩膜5并且冲洗被剥除的部分。
应当指出，仅仅通过位移n型阱数据就可以创建n型形成图案数据(图3中的多晶硅n型形成光刻胶图案)，以通过覆盖第一光刻胶掩膜5把多晶硅膜4转换为n型，从而容易地自动创建该数据。
接着，如图1B中所示，包含多晶硅栅极膜4的NMOS形成区4a以及不掺杂离子的多晶硅栅极膜4的PMOS形成区4b的多晶硅膜4的栅极形成区被覆盖有第二光刻胶掩膜6，并且例如使用光刻和干法蚀刻方法对多晶硅膜4进行构图，以形成栅极形成层面4a1和4b1。然后，剥除并冲洗第二光刻胶掩膜6。
接着，如图1C中所示，为了在NMOS形成区中形成LDD(轻度掺杂的漏极)，未掺杂区4b1和n型形成区4a1的部分区域被作为第二掩膜层的第三光刻胶掩膜7覆盖，从而覆盖不掺杂离子的栅极形成层面4a1和4b1的区域4b1(在下文中称为未掺杂区)以及n型形成区4a1(在下文中称为n型形成区)之间的边界部分。
更加具体来说，要在n型形成区中形成LDD的NMOSLDD离子注入窗口(在NMOS形成区侧上的第三光刻胶掩膜7的A端)被设置在栅极的n型形成窗口(在NMOS形成区侧上的第一光刻胶掩膜5的B端)与NMOS栅极(位于PMOS形成区侧上的栅绝缘膜3a上的多晶硅膜4的一端)之间的位置。
在此时，例如在0.25微米器件的情况中，栅极的n型形成窗口(第一光刻胶掩膜的B端)与NMOSLDD形成离子注入窗口(第三光刻胶掩膜7的A端)之间的距离最好约为0.3微米。
例如在10keV、3×1014cm-2的条件下把作为第二杂质的砷离子(As+)从上方注入，以执行离子注入，用于NMOS晶体管的LDD形成。
如上文所述使用砷离子(As+)来形成LDD的原因是因为需要在半导体基片中形成浅的结合部。另外，使用砷离子(As+)的优点是不但使得离子注入的能量降低，而且还使得元件具有低电阻，从而可以提高驱动能力。
通过位移栅极的n型形成图案数据(在图3中的多晶硅n型形成光刻胶图案)可以自动地创建用于LDD的注入窗口数据(在图3中的NMOSLDD光刻胶图案)，以形成上述NMOSLDD离子注入窗口。
然后，剥除第三光刻胶掩膜7，并且冲洗被剥除部分。
接着，如图2A中所示，在覆盖栅极形成层面4a1和4b1的上表面和侧面，并且形成绝缘膜之后，进行各向异性蚀刻等等，以在栅极形成层面4a1和4b1的侧壁上形成侧壁衬垫8a和8b。
然后，为了在NMOS形成区中形成源区和漏区，未掺杂区4b1和n型形成区4a1的部分区域被作为第四掩膜层的第四光刻胶掩膜9所覆盖，以包含栅极形成层面4a1和4b1的未掺杂区4b1以及未掺杂区4b1与n型形成区4a1之间的边界部分。
更加具体来说，按照类似于上述NMOSLDD离子注入的方式，在NMOS形成区侧上的第四光刻胶掩膜9的A端被设置为定位在栅极的n型形成窗口的一端(在NMOS形成区侧上的第一光刻胶掩膜5的B端)以及NMOS栅极(在PMOS形成区侧上的栅绝缘膜3a上的多晶硅膜4的一端)之间。
在此时，例如在0.25微米器件的情况中，栅极的n型形成窗口(第一光刻胶掩膜5的B端)与NMOS源极和漏极形成离子注入窗口(第四光刻胶掩膜9的A端)之间的距离最好约为0.3微米。
然后，例如在40keV、2×1015cm-2的条件下把作为第四杂质的砷离子(As+)从上方注入。通过该处理，在半导体基片的NMOS形成区中形成高浓度的源区和漏区(在图3中的NMOSLDD源区和漏区13)。
使用砷离子(As+)来形成源区和漏区的原因是因为所需的离子注入能量较小，并且可以使得元件具有低电阻，从而可以提高驱动能力。
因此，在栅极形成层面4a1和4b1的n型形成区4a1中，在被第四光刻胶掩膜9所覆盖的区域中的离子浓度N+与在不被覆盖的区域中的离子浓度N++之间的差别大约为1.5×1020cm-3。
在NMOS形成区中用于形成源区和漏区的NMOS源极和漏极形成注入窗口数据(在图3中的NMOS源极和漏极光刻胶图案)与形成NMOSLDD离子注入窗口的LDD注入窗口数据(在图3中的NMOSLDD光刻胶图案)相同。
然后，第四光刻胶掩膜9被剥除，并且冲洗被剥除部分。
接着，如图2B中所示，为了在PMOS形成区中形成源区和漏区，除了与未掺杂区4b1相邻的区域之外的n型形成区4a1被作为第三掩膜层的第五光刻胶掩膜10所覆盖。
更加具体来说，按照类似于上述NMOSLDD离子注入情况相类似的方式，在PMOS形成区上的第五光刻胶掩膜10的C端被设置在栅极的n型形成窗口(在NMOS形成区侧上的第一光刻胶掩膜5的B端)和NMOS栅极(在PMOS形成区侧上的栅绝缘膜3a上的多晶硅膜4的一端)之间。
然后，例如在7keV、2×1015cm-2的条件下把作为第三杂质的硼离子(B+)从上方注入。通过该处理，未掺杂区4b1被形成为p型(在下文中把p型未掺杂区称为p型形成区)，同时，在半导体基片的PMOS形成区中形成高浓度的源区和漏区(在图3中的PMOS LDD源极和漏极14)。
应当指出，执行硼(B+)的注入的离子注入量小于用于形成图1A中所示的NMOS形成区4a的砷离子注入量(4×1015cm-2)。这是因为，不被第五光刻胶掩膜10所覆盖的n型形成区不被转变为p型。
在图2A中所示被第四光刻胶掩膜所覆盖的区域中，在第五光刻胶掩膜10所覆盖的区域中的离子浓度N1+与在不被覆盖的区域中的离子浓度N2+之间的差别大约为1×1020cm-3。
应当指出，类似于上述LDD注入窗口数据，通过位移上述栅极的n型图案数据(图3中的多晶硅n型形成光刻胶图案)可以自动创建用于形成在上述PMOS形成区中的源区和漏区的PMOS源极和漏极形成注入窗口数据(图3中的PMOS源极和漏极光刻胶图案)。
接着，如图2C中所示通过加热半导体基片的元件形成区1，可以激活离子注入的杂质。然后，使用高熔点的金属在栅极以及源区和漏区中形成硅化物11。
在此时，通过如图1C和图2A中所示砷离子(As+)的注入，由于碳化物被驱使到第三和第四光刻胶掩膜7和9的A端处的多晶硅膜的表面，因此硅化物11不形成在该部分上。
但是，当通过根据本实施例的方法形成双重栅极结构的半导体器件时，不形成上述硅化物10的不形成硅化物区域12形成在栅极形成层面4a1和4b1的n型区4a1的中部附近。
相应地，不形成硅化物区域12可以被设置为不与栅极形成层面4a1和4b1的pn结相重叠，并且上述不形成硅化物部分的部分可以与浓度为1×1020cm-3的多晶硅电阻相连接。
因此，在本实施例中，由于不形成硅化物区域12形成在栅极形成层面4a1和4b1的n型形成区4a1上，从而不形成硅化物区域12不与栅极形成层面4a1和4b1的pn结相重叠，并且硅化物膜11形成在该pn结上，由pn结所构成的寄生二极管不形成在栅极上，这避免不形成硅化物区域12的电阻增加。
由于这种结构，不需要在现有技术中用于在多晶硅膜上形成氧化硅膜的处理，并且可以比现有技术中所需的成本更低的成本来产生双重栅极结构的半导体器件。
另外，由于不需要形成氧化硅膜，因此不需要较大的离子注入能量。相应地，本发明的半导体器件可以制作得比现有的双重结构的半导体器件更加精细。
-第二实施例-
下面将说明根据本发明的半导体器件及其制造方法的第二实施例。
图4A、4B和4C以及图5A、5B和5C为示出按照工艺次序的根据本实施例的半导体器件的制造方法的截面示图。图6和图7为示出按照工艺次序由图4A、4B和4C以及图5A、5B和5C的工艺步骤所制造的半导体器件的从上方俯视的平面示图。
由于本实施例的用于制造半导体器件的方法在用于形成第五光刻胶掩膜10的部分上与上述第一实施例中用于制造半导体器件的方法不同，因此与第一实施例相同的部分用相同的符号和标号所表示，并且将省略对其的详细描述。
首先，如图4A中所示，在半导体基片的元件形成区1上形成栅绝缘膜之后，形成一个场绝缘膜2，以使得NMOS形成区的栅绝缘膜3a与PMOS形成区的栅绝缘膜3b相分离。
然后，在把多晶硅薄膜4叠加在栅绝缘膜3a和3b以及场绝缘膜2上之后，形成栅极的n型形成窗口，用第一光刻胶掩膜5覆盖多晶硅膜4的PMOS形成区4b。
然后，例如在20keV、4×1015cm-2的条件下把磷离子(P+)从上方注入，以把该多晶硅栅极膜4的NMOS形成区4a转换为n型。然后，剥除第一光刻胶掩膜5并且冲洗被剥除的部分。
应当指出，仅仅通过位移n型阱数据就可以创建n型形成图案数据(图6中的多晶硅n型形成光刻胶图案)，以在覆盖第一光刻胶掩膜5时把多晶硅膜4转换为n型，从而容易地实现自动创建。
接着，如图4B中所示，多晶硅栅极膜4的栅极形成区被覆盖有第二光刻胶掩膜6，并且对多晶硅膜4进行构图，以形成栅极形成层面4a1和4b1。然后，剥除并冲洗第二光刻胶掩膜6。
接着，如图4C中所示，为了在NMOS形成区中形成LDD，未掺杂区4b1和n型形成区4a1的部分区域被第三光刻胶掩膜7覆盖，从而覆盖栅极形成层面4a1和4b1的不掺杂区域，以及不掺杂区4b1与n型形成区4a1之间的边界部分。
更加具体来说，要在NMOS形成区中形成LDD的NMOSLDD离子注入窗口(在NMOS形成区侧上的第三光刻胶掩膜7的A端)被设置在栅极的n型形成窗口(在NMOS形成区侧上的第一光刻胶掩膜5的B端)与NMOS栅极(位于PMOS形成区侧上的栅绝缘膜3a上的多晶硅膜4的一端)之间的位置。
然后，例如在10keV、3×1014cm-2的条件下把砷离子(As+)从上方注入，以执行离子注入，用于NMOS晶体管的LDD形成。
可以通过位移栅极的n型形成图案数据(在图6中的多晶硅n型形成光刻胶图案)而自动地创建LDD注入窗口数据(在图6中的NMOSLDD光刻胶图案)，以形成上述NMOSLDD离子注入窗口。
然后，剥除第三光刻胶掩膜7，并且冲洗被剥除部分。
接着，如图5A中所示，在栅极形成层面4a1和4b1的侧壁上形成侧壁衬垫8a和8b之后，为了在NMOS形成区中形成源区和漏区，未掺杂区4b1和n型形成区4a1的部分区域被作为第四掩膜层的第四光刻胶掩膜9所覆盖，以包含栅极形成层面4a1和4b1的未掺杂区4b1与n型形成区4a1之间的边界部分。
更加具体来说，按照类似于上述NMOSLDD离子注入的方式，在NMOS形成区侧上的第四光刻胶掩膜9的A端被设置为定位在栅极的n型形成窗口的一端(在NMOS形成区侧上的第一光刻胶掩膜5的B端)以及NMOS栅极(在PMOS形成区侧上的栅绝缘膜3a上的多晶硅膜4的一端)之间。
然后，例如在40keV、2×1015cm-2的条件下把作为第四杂质的砷离子(As+)从上方注入，以在半导体基片的NMOS形成区中形成高浓度的源区和漏区(在图6和图7中的NMOS LDD S/D 24)。
在栅极形成层面4a1和4b1的n型形成区4a1中，在被第四光刻胶掩膜9所覆盖的区域中的离子浓度N+与在不被覆盖的区域中的离子浓度N++之间的差别大约为1.5×1020cm-3。
在NMOS形成区中用于形成源区和漏区的NMOS源极和漏极形成注入窗口数据(在图6中的NMOS S/D光刻胶图案)与形成NMOSLDD离子注入窗口的LDD注入窗口数据(在图6中的NMOSLDD光刻胶图案)相同。
然后，第四光刻胶掩膜9被剥除，并且冲洗被剥除部分。
接着，如图5B中所示，除了要形成PMOS栅极的区域E之外的未掺杂区4b1和n型形成区4a1被作为第三掩膜层的第六光刻胶掩膜21所覆盖。
更加具体来说，在PMOS形成区侧上的第六光刻胶掩膜21的D端被设置在栅极的n型形成窗口的B端和PMOS栅极(在NMOS形成区侧上的栅绝缘膜3b上的多晶硅膜4的一端)之间。
在此时，例如在0.25微米器件的情况中，栅极的n型形成窗口(第一光刻胶掩膜的B端)与PMOS源极和漏极离子注入窗口(第六光刻胶掩膜21的D端)之间的距离最好约为0.3微米。
然后，例如在7keV、2×1015cm-2的条件下把作为第三杂质的硼离子(B+)从上方注入。通过该处理，要形成PMOS栅极的区域E被转变为p型(在下文中把p型未掺杂区称为p型形成区)，同时，在半导体基片的PMOS形成区中形成高浓度的源区和漏区(在图6和图7中的PMOSLDD源极和漏极25)。
应当指出，类似于上述LDD注入窗口数据，通过位移栅极的n型图案数据(图7中的多晶硅n型形成光刻胶图案)可以自动创建用于形成在上述PMOS形成区中的源区和漏区的PMOS源极和漏极形成注入窗口数据(图7中的PMOS源极和漏极光刻胶图案)。
接着，如图5C中所示，通过加热半导体基片的元件形成区1，可以激活离子注入的杂质。然后，使用高熔点的金属在栅极以及源区和漏区中形成硅化物22。
在此时，通过如图5A中所示砷离子(As+)的注入，由于碳化物被驱使到第四光刻胶掩膜9的A端处的多晶硅膜的表面，因此硅化物22不形成在该部分上。
但是，在根据本实施例的方法中，不形成硅化物22的不形成硅化物区域23形成在栅极形成层面4a1和4b1的n型区4a1的中部附近。
相应地，不形成硅化物区域23可以被设置为不与栅极形成层面4a1和4b1的pn结相重叠，从而不形成上述硅化物的部分可以与浓度为1020cm-3的多晶硅电阻相连接。
因此，在本实施例中，由于不形成硅化物区域23形成在栅极形成层面4a1和4b1的n型形成区4a1上，从而不形成硅化物区域23不与栅极形成层面4a1和4b1的pn结相重叠，并且硅化物膜22形成在该pn结上，由pn结所构成的寄生二极管不形成在栅极上，这避免不形成硅化物区域23的电阻增加。
由于这种结构，不需要在现有技术中用于在多晶硅膜上形成氧化硅膜的处理，并且可以比现有技术中所需的成本更低的成本来产生双重栅极结构的半导体器件。
另外，由于不需要形成氧化硅膜，因此不需要较大的离子注入能量。相应地，本发明的半导体器件可以制作得比现有的双重结构的半导体器件更加精细。
另外，在根据本实施例的半导体器件中，当栅极形成层面4a1和4b1被转换为p型时，由于形成第六光刻胶层21以覆盖一部分未搀杂区4b，因此PMOS形成区可以被转换为p型，而没有硼离子(B+)被注入到n型形成区4a。
相应地，在根据本实施例的用于制造半导体器件的方法中，如在第一实施例中，其有益效果还在于不需要使硼离子(B+)的注入浓度小于被注入以形成n型形成层面4a1的砷离子(As+)的浓度。
应当指出，尽管在上述第一和第二实施例中磷离子被用作为第二和第四杂质，第一杂质和第二杂质不限于此。可以采用任何物质，只要构成第一杂质的元素的质量小于构成第二杂质的元素的质量即可。
第三实施例
下面将说明根据本发明的半导体器件及其制造方法的第三实施例。
第一和第二实施例为在双重栅极结构的CMOS晶体管中消除由于制造NMOS晶体管所伴随的不形成硅化物的区域的不利影响。但是，在本实施例中，将描述消除由于制造PMOS晶体管所伴随的不形成硅化物的区域的不良影响的技术。
图8A至10B为示出按照工艺次序的根据本实施例的半导体器件的制造方法的截面示图。
首先，如图8A中所示，例如使用热氧化方法等等在半导体基片的元件形成区31上形成例如SiO2膜所制成的栅绝缘膜之后，在元件隔离区中使用LOCOS方法等等形成一个场绝缘膜32。通过该处理，形成由场绝缘膜32所分离的NMOS形成区中的栅绝缘膜33a与PMOS形成区中的栅绝缘膜33b。
然后，通过例如SiH4气体在氮气环境中的高温分解这样的方法，把多晶硅薄膜34叠加在栅绝缘膜33a和33b以及场绝缘膜32上。
然后，通过用第七光刻胶掩膜35作为第一掩膜层覆盖多晶硅膜34的PMOS形成区34b而形成栅极的n型形成窗口，并且例如在15keV、4×1015cm-2的条件下把磷离子(P+)作为第一杂质从上方注入。
通过该处理，该多晶硅栅极膜34的NMOS形成区34a被转换为浓度大约为3.5×1020cm-3的n型。然后，剥除第七光刻胶掩膜35并且冲洗被剥除的部分。
应当指出，仅仅通过位移n型阱数据就可以创建n型形成图案数据，以通过覆盖第七光刻胶掩膜35把多晶硅膜4转换为n型，从而容易地自动创建该数据。
然后，如图8B中所示，例如在5keV、4×1015cm-2的条件下把硼离子(B+)从上方注入，以在该多晶硅栅极膜34的NMOS形成区34a上覆盖作为第五掩膜层的第八光刻胶掩膜36。
通过该处理，多晶硅膜34的PMOS形成区34b被转换为浓度约为3.5×1020cm-3的p型。然后，第八光刻胶掩膜36被剥离并且冲洗剥离部分。
应当指出，仅仅通过位移p型阱数据就可以创建p型形成图案数据，以通过覆盖第一光刻胶掩膜36把多晶硅膜34转换为p型，从而容易地实现自动创建。
接着，如图8C中所示，包含多晶硅栅极膜34的NMOS形成区34a和多晶硅栅极膜34的PMOS形成区34b的栅极形成区被覆盖有第九光刻胶掩膜37，并且例如利用光刻和干法蚀刻对多晶硅膜34进行构图，以形成栅极形成层面34a1和34b1。然后，剥除并冲洗第九光刻胶掩膜37。
接着，如图9A中所示，为了在NMOS形成区中形成LDD，p型形成区34b1和包括34a1和34b1之间的边界区域的n型形成区34a1的部分区域被作为第二掩膜层的第十光刻胶掩膜38覆盖。
更加具体来说，要在NMOS形成区中形成LDD的NMOSLDD离子注入窗口(在NMOS形成区侧上的第十光刻胶掩膜38的F端)被设置在栅极的n型形成窗口(在NMOS形成区侧上的第七光刻胶掩膜35的G端)与NMOS栅极(位于PMOS形成区侧上的栅绝缘膜33a上的多晶硅膜34的一端)之间的位置。
然后，例如在5keV、3×1014cm-2的条件下把作为第二杂质的砷离子(As+)从上方注入，以执行离子注入，用于NMOS晶体管的LDD形成。
如上文所述使用砷离子(As+)来形成LDD的原因是因为需要在半导体基片中形成浅的结合部。另外，使用砷离子(As+)的优点是不但使得离子注入的能量降低，而且还使得元件具有低电阻，从而可以提高驱动能力。
应当指出，通过位移栅极的n型形成图案数据可以自动地创建用于LDD的注入窗口数据，以形成上述NMOSLDD离子注入窗口。
然后，剥除第十光刻胶掩膜38，并且冲洗被剥除部分。
接着，如图9B中所示，为了在PMOS形成区中形成LDD，除了用于形成PMOS栅极的区域H之外的p型形成区34b1，n型形成区34a1被作为第六掩膜层的第十一光刻胶掩膜39所覆盖。
更加具体来说，PMOSLDD离子注入窗口(在NMOS形成区侧上的第三光刻胶掩膜39的I端)被设置在栅极的p型形成窗口(在PMOS形成区侧上的第八光刻胶掩膜36的G端)与PMOS栅极(位于NMOS形成区侧上的栅绝缘膜33b上的多晶硅膜34的一端)之间的位置。
然后，例如在5keV、3×1014cm-2的条件下把作为第六杂质的铟离子(In+)从上方注入，以执行离子注入，用于PMOS晶体管的LDD形成。
如上文所述使用铟离子(In+)来形成LDD的原因是因为需要在半导体基片1中形成浅的结合部。另外，使用铟离子(In+)的优点是不但使得离子注入的能量降低，而且还使得元件具有低电阻，从而可以提高驱动能力。
应当指出，通过位移栅极的p型形成图案数据就可以自动创建LDD注入窗口数据，以形成上述PMOSLDD离子注入窗口。
然后，剥除并冲洗第十一光刻胶掩膜39。
接着，如图9C中所示，在覆盖栅极形成层面34a1和34b1的上表面和侧面，以形成绝缘膜之后，进行各向异性蚀刻等等，以在栅极形成层面34a1和34b1的侧壁上形成侧壁衬垫40a和40b。
然后，栅极形成层34a1和34b1的p型形成区34b1、包括34a1和34b1之间的边界区域的n型形成区的部分区域被作为第四掩膜层的第十二光刻胶掩膜41所覆盖。
更加具体来说，按照类似于上述NMOSLDD离子注入的方式，在NMOS形成区侧上的第十二光刻胶掩膜41的E端被设置为定位在栅极的n型形成窗口(在NMOS形成区侧上的第七光刻胶掩膜35的F端)以及NMOS栅极(在NMOS形成区侧上的栅绝缘膜33b上的多晶硅膜34的一端)之间。
在此时，例如在0.25微米器件的情况中，栅极的n型形成窗口(第七光刻胶掩膜5的F端)与NMOS源极和漏极形成离子注入窗口(第十二光刻胶掩膜41的E端)之间的距离最好约为0.3微米。
然后，例如在15keV、2×1015cm-2的条件下把砷离子(As+)从上方注入，以在半导体基片(未示出)的NMOS形成区中形成高浓度的源区和漏区。
使用砷离子(As+)来形成源区和漏区的原因是因为所需的离子注入能量较小，并且可以使得元件具有低电阻，从而可以提高驱动能力。
因此，在栅极形成层面34a1和34b1的n型形成区34a1中，在被第十二光刻胶掩膜41所覆盖的区域中的离子浓度N+与在不被覆盖的区域中的离子浓度N++之间的差别大约为2×1020cm-3。
在NMOS形成区中用于形成源区和漏区的NMOS源极和漏极形成注入窗口数据与形成上述NMOSLDD离子注入窗口的LDD注入窗口数据相同。
然后，第十二光刻胶掩膜41被剥除，并且冲洗被剥除部分。
接着，如图10A中所示，除了要形成PMOS栅极的区域G之外的p型形成区34b1，以及n型形成区34a1被作为第三掩膜层的第十三光刻胶掩膜42所覆盖。
更加具体来说，在PMOS形成区上的NMOS形成区侧的第十三光刻胶掩膜42的I端被设置在栅极的p型形成窗口(在PMOS形成区侧上的第八光刻胶掩膜36的G端)和PMOS栅极(在NMOS形成区侧上的栅绝缘膜33b上的多晶硅膜34的一端)之间。
然后，例如在5keV、2×1015cm-2的条件下把作为第三杂质的硼离子(B+)从上方注入。通过该处理，用于形成PMOS栅极的区域G被转变为p型，同时，在半导体基片(未示出)的PMOS形成区中形成高浓度的源区和漏区。
因此，在栅极形成层面34a1和34b1的p型形成区34b1中，在被第十三光刻胶掩膜42所覆盖的区域中的离子浓度P+与在不被覆盖的区域中的离子浓度P++之间的差别大约为2×1020cm-3。
应当指出，通过位移栅极的p型图案数据可以自动创建用于形成在上述PMOS形成区中的源区和漏区的用于PMOS源极和漏极形成的注入窗口数据。
接着，如图10B中所示，通过加热半导体基片的元件形成区31，可以激活离子注入的杂质。然后，使用高熔点的金属在栅极以及源区和漏区中形成硅化物43。
在此时，通过如图9A和图9C中所示砷离子(As+)的注入，由于碳化物被驱使到位于第十光刻胶掩膜38的E端处的多晶硅膜34的表面，因此硅化物43不形成在该部分上。
通过如图9B中所示铟离子(In+)的注入，由于碳化物还被驱使到位于第十一光刻胶掩膜39的H和J端处的多晶硅膜34的表面，因此硅化物43不形成在该部分上。
但是，根据本实施例的制造方法，不形成上述硅化物43的不形成硅化物区域44a至44c形成在n型形成区34a1的中部附近，或者在栅极形成层面34a1和34b1的p型区34b1的中部附近。
相应地，不形成硅化物区域43可以被设置为不与栅极形成层面34a1和34b1的pn结相重叠，从而上述不形成硅化物区域43所在的部分可以与浓度为1020cm-3的多晶硅电阻相连接。
因此，在本实施例中，由于不形成硅化物区域44a至44c不与栅极形成层面34a1和34b1的pn结相重叠，从而硅化物膜43形成在该pn结上，由pn结所构成的寄生二极管不形成在双重栅极结构的PMOS晶体管中的栅极上，这避免不形成硅化物区域44的电阻增加。
应当指出，尽管在本实施例中，磷离子被用作为第一杂质，并且砷离子被用作为第二和第四杂质，但是第一杂质、第二杂质和第四杂质不限于此。可以采用任何物质，只要构成第一杂质的元素的质量小于构成第二和第四杂质的元素的质量即可。
尽管硼离子被用作为第三和第五杂质，并且铟离子被用作为第六杂质，但是第三杂质、第五杂质和第六杂质不限于此。可以采用任何物质，只要构成第三和第五杂质的元素的质量小于构成第六杂质的元素的质量即可。
第四实施例
下面将说明根据本发明的半导体器件及其制造方法的第四实施例。
图11A、11B和11C以及图12A、12B和12C为示出按照工艺次序的根据本实施例的半导体器件的制造方法的截面示图。
如图11A中所示，在半导体基片的元件形成区51上形成栅绝缘膜之后，形成一个场绝缘膜52，从而分离NMOS形成区中的栅绝缘膜53a与PMOS形成区中的栅绝缘膜53b。
然后，在把多晶硅薄膜54叠加在栅绝缘膜53a和53b以及场绝缘膜52上之后，通过用第十四光刻胶掩膜55作为第一掩膜层覆盖多晶硅膜54的PMOS形成区54b而形成栅极的n型形成窗口。
然后，并且例如在20keV、4×1015cm-2的条件下把磷离子(P+)作为第一杂质从上方注入，以把该多晶硅栅极膜54的NMOS形成区54a转换为n型。然后，剥除第十四光刻胶掩膜55并且冲洗被剥除的部分。
接着，如图11B中所示，多晶硅栅极膜54的栅极形成区被覆盖有第十五光刻胶掩膜56，并且对多晶硅膜54进行构图，以形成NMOS栅极形成层面54a1和54b1。然后，剥除并冲洗第十五光刻胶掩膜56。
接着，如图11C中所示，为了在NMOS形成区中形成LDD，PMOS栅极形成层面54b1和在PMOS栅极形成层面54b1侧上的部分NMOS栅极形成层面54b1被作为第二掩膜层的第十六光刻胶掩膜57覆盖。
更加具体来说，要在NMOS形成区中形成LDD的NMOSLDD离子注入窗口(在NMOS形成区侧上的第十六光刻胶掩膜57的L端)被设置在栅极的n型形成窗口(在NMOS形成区侧上的第十四光刻胶掩膜55的K端)与NMOS栅极(位于PMOS形成区侧上的栅绝缘膜53a上的多晶硅膜54的一端)之间的位置。
然后，例如在10keV、3×1014cm-2的条件下把作为第二杂质的砷离子(As+)从上方注入，以执行离子注入，用于NMOS晶体管的LDD形成。
然后，剥除第十六光刻胶掩膜57，并且冲洗被剥除部分。
接着，如图12A中所示，在NMOS栅极形成层面54a1和PMOS栅极形成层面54b1的侧壁上形成侧壁衬垫58a和58b之后，形成作为第四掩膜层的第十七光刻胶掩膜59，以从上方覆盖PMOS栅极形成层面54b1和PMOS形成区侧上的NMOS栅极形成层面54a1的部分区域。
更加具体来说，按照类似于上述NMOSLDD离子注入情况的方式，在NMOS形成区侧上的第十七光刻胶掩膜59的L端被设置为定位在栅极的n型形成窗口(在NMOS形成区侧上的第十四光刻胶掩膜55的K端)以及NMOS栅极(在PMOS形成区侧上的栅绝缘膜53a上的多晶硅膜54的一端)之间。
然后，例如在40keV、2×1015cm-2的条件下把作为第四杂质的砷离子(As+)从上方注入，以在半导体基片(未示出)的NMOS形成区中形成高浓度的源区和漏区。
从而，在NMOS栅极形成层面54a1和54b1中，在被第十七光刻胶掩膜59所覆盖的区域中的离子浓度N+与在不被覆盖的区域中的离子浓度N++之间的差别大约为1.5×1020cm-3。
然后，第十七光刻胶掩膜59被剥除，并且冲洗被剥除部分。
接着，如图12B中所示，除了要形成PMOS栅极的区域M之外的区域被作为第三掩膜层的第十八光刻胶掩膜60所覆盖。
然后，例如在7keV、2×1015cm-2的条件下把作为第三杂质的硼离子(B+)从上方注入。通过该处理，用于形成PMOS栅极的PMOS栅极形成层面54b1被转变为p型，同时，在半导体基片(未示出)的PMOS形成区中形成高浓度的源区和漏区。
接着，如图12C中所示，通过加热半导体基片的元件形成区51，可以激活离子注入的杂质。然后，使用高熔点的金属在栅极以及源区和漏区中形成硅化物61a和61b。
在此时，通过如图12A中所示砷离子(As+)的注入，由于碳化物被驱使到位于第十七光刻胶掩膜57的M端处的多晶硅膜的表面，因此硅化物61a不形成在该部分上。
但是，根据本实施例的制造方法，不形成上述硅化物61a的不形成硅化物区域62形成在NMOS栅极形成层面54a1。
相应地，不形成硅化物区域62可以被设置为不与栅极形成层面54a1和54b1的pn结相重叠，从而上述不形成硅化物区域62所在的部分可以与浓度为1020cm-3的多晶硅电阻相连接。
因此，即使在不用相同的多晶硅形成的半导体基片中，不形成硅化物区域62可以形成在n型形成区(NMOS栅极形成层面54a1)上，这类似于本实施例的第一至第三实施例中的CMOS晶体管的情况，并且不形成硅化物区域62不位于pn结上。
可以避免由栅极上形成pn结所构成的寄生二极管，这避免不形成硅化物区域62的电阻增加。
另外，在本实施例的PMOS晶体管中，硅化物61b可以良好地形成在PMOS栅极形成层面54b1上。相应地，可以完全消除由于硅化物地形成对半导体器件所造成的不利影响。
应当指出，类似于第一和第二实施例，尽管在本实施例中，磷离子被用作为第一杂质，并且砷离子被用作为第二和第四杂质，但是第一杂质和第二杂质不限于此。可以采用任何物质，只要构成第一杂质的元素的质量小于构成第二杂质的元素的质量即可。
另外，在上述第一和第四实施例中，尽管磷离子被用作为栅极的材料，但是由于栅极的材料不限于此。可以采用任何材料，只要它是半导体膜即可。
用于对磷离子、硼离子和砷离子的离子注入条件不不限于上述第一和第四实施例所述的数值。也就是说，对于磷离子来说在20keV、4×1015cm-2或更小的条件下注入，对于硼离子来说在7keV、4×1015cm-2或更小的条件下注入，以及对于砷离子来说在10keV、6×1013cm-2或更大的条件下注入是可接受的。
本实施例被认为是说明性的而非限制性，并且包含在权利要求的含义和等价表述的范围内的所有变化。本发明可以用其它具体形式来体现，而不脱离其精神实质。
如上文所述，根据本发明，形成在半导体基片上的相同导电型的半导体膜被连接，并且沿着半导体基片的表面具有两种或多种不同的浓度，并且可以在具有不同浓度的区域上形成没有硅化物膜的区域。这样可以在相同导电型的半导体膜上形成该不形成硅化物区域，并且防止由pn结所构成的寄生二极管形成在栅极上。结果，可以实现成本的降低和精细结构的形成，并且抑制由于在半导体膜上形成硅化物而导致的不良影响。

Claims (39)

1.一种半导体器件，包括：
形成在半导体基片上方的半导体膜；以及
形成在所述半导体膜上的硅化物膜，
其中形成在所述半导体基片上的相同导电型的半导体膜中的至少一个半导体膜沿着所述半导体基片的表面具有电连接的两个或多个不同浓度的区域。
2.根据权利要求1所述的半导体器件，其中不形成硅化物膜的区域形成在具有不同浓度的所述区域上。
3.根据权利要求2所述的半导体器件，其中不形成所述硅化物膜的区域位于具有最高浓度的区域和具有次最高浓度的区域之间的边界上。
4.根据权利要求1所述的半导体器件，其中存在于所述半导体膜上的高浓度区域的杂质的质量比该半导体膜的低浓度区域中的杂质的质量更大。
5.根据权利要求1所述的半导体器件，其中所述半导体器件包括：
具有两个或多个不同浓度的第一导电型半导体膜；以及
与所述第一导电型不同的第二导电型半导体膜，
其中在所述第一导电型半导体膜上的低浓度区域连接到所述第二导电型半导体膜。
6.根据权利要求5所述的半导体器件，其中在所述第一导电型半导体膜和所述第二导电型半导体膜的低浓度区域沿着所述半导体基片的表面相互电连接。
7.根据权利要求1所述的半导体器件，所述半导体器件包括：
具有两个或多个不同浓度的第一导电型半导体膜；
与所述第一导电型不同的第二导电型半导体膜；以及
未掺杂有杂质的未掺杂半导体膜，
其中所述未掺杂半导体膜沿着半导体基片的表面被夹在所述第一导电型半导体膜中的低浓度区域与所述第二导电型半导体膜之间。
8.根据权利要求1所述的半导体器件，其中所述半导体器件包括：
具有两个或多个不同浓度的第一导电型半导体膜；以及
与所述第一导电型不同的具有两个或多个不同浓度的第二导电型半导体膜，
其中在所述第一导电型半导体膜中的低浓度区域与第二导电型半导体膜的低浓度区域相互电连接。
9.根据权利要求8所述的半导体器件，其中在所述第一导电型半导体膜中的低浓度区域与所述第二导电型半导体膜中的低浓度区域沿着所述半导体基片的表面相互电连接。
10.根据权利要求5所述的半导体器件，其中砷离子存在于所述第一导电型半导体膜中的高浓度区域中。
11.根据权利要求5所述的半导体器件，其中磷离子存在于所述第一导电型半导体膜的低浓度区域中。
12.根据权利要求8所述的半导体器件，其中铟离子存在于所述第二导电型半导体膜的高浓度区域中。
13.根据权利要求8所述的半导体器件，其中硼离子存在于所述第二导电型半导体膜的低浓度区域中。
14.根据上述任何一项权利要求所述的半导体器件，
其中该半导体器件包括：
形成在所述半导体基片的表面上的绝缘膜；以及
形成在所述半导体基片中的扩散层，其夹住相同导电型半导体膜的下部区域，以及
其中所述半导体器件包括一个晶体管，它以所述半导体膜作为栅极，以所述绝缘膜作为栅绝缘膜，以及以所述扩散层作为源极和漏极。
15.根据权利要求14所述的半导体器件，其中所述半导体器件包括一个CMOS晶体管，
其中所述CMOS晶体管包括：
第一MOS晶体管，它以所述第一导电型半导体膜作为栅极，以所述绝缘膜作为栅绝缘膜，以及以夹住第一导电型半导体膜的下部区域的所述扩散层作为源极和漏极；以及
第二MOS晶体管，它以所述第二导电型半导体膜作为栅极，以所述绝缘膜作为栅绝缘膜，以及以夹住第二导电型半导体膜的下部区域的所述扩散层作为源极和漏极。
16.根据权利要求15所述的半导体器件，其中形成在所述第一MOS晶体管和所述第二MOS晶体管之间的边界区域上的绝缘膜的厚度比其它区域的厚度更厚。
17.根据权利要求15所述的半导体器件，其中所述扩散层包括不同的浓度。
18.根据权利要求14所述的半导体器件，其中所述侧壁衬垫形成在所述半导体膜的两侧上。
19.一种半导体器件的制造方法包括：
第一步骤，在半导体基片之上形成半导体膜；
第二步骤，形成覆盖所述半导体膜的部分区域的第一掩膜层；
第三步骤，通过使用所述第一掩膜层作为掩膜，把第一导电型的第一杂质注入到所述半导体膜中，而在所述半导体膜中形成第一导电型半导体膜；
第四步骤，除去所述第一掩膜层；
第五步骤，形成第二掩膜层，其覆盖所述第一导电型半导体膜以及与所述第一导电型半导体膜不同的半导体膜的部分区域，包括所述第一导电型半导体膜和与所述第一导电型半导体膜不同的半导体膜之间的边界区域；
第六步骤，通过使用所述第二掩膜层作为掩膜，把包含比所述第一杂质的质量更重的元素的与所述第一导电型相同导电型的第二杂质注入到所述半导体膜，形成高浓度的第一导电型半导体膜以及低浓度的第一导电型半导体膜；
第七步骤，除去所述第二掩膜层；以及
第八步骤，在半导体膜上形成硅化物。
20.根据权利要求19所述的制造半导体器件的方法，其中在所述第七步骤和第八步骤之间进一步包括如下步骤：
第九步骤，形成第三掩膜层，覆盖所述低浓度的第一导电型半导体膜和所述高浓度的第一导电型半导体膜的部分区域或整个区域；
第十步骤，使用所述第三掩膜层作为掩膜，把与所述第一导电型不同的第二导电型的第三杂质注入到所述半导体膜中；以及
第十一步骤，除去所述第三掩膜层。
21.根据权利要求20所述的制造半导体器件的方法，其中在所述第七步骤和第九步骤之间进一步包括如下步骤：
第十二步骤，在所述半导体膜的两侧上形成侧壁衬垫；
第十三步骤，形成第四掩膜层，覆盖所述第一导电型半导体膜和与所述第一导电型半导体膜不同的半导体膜的部分区域，包括所述第一导电型半导体膜和与所述第一导电型半导体膜不同的半导体膜之间的边界区域；
第十四步骤，使用所述第四掩膜层作为掩膜，把包含比所述第一杂质的质量更重的元素的与所述第一导电型相同导电型的第四杂质注入到所述半导体膜；以及
第十五步骤，除去所述第四掩膜层。
22.根据权利要求21所述的制造半导体器件的方法，其中在所述第四步骤和第五步骤之间进一步包括如下步骤：
第十六步骤，形成第五掩膜层，覆盖所述第一导电型半导体膜；
第十七步骤，使用所述第五掩膜层作为掩膜，把与所述第一导电型不同的第二导电型的第五杂质注入到所述半导体膜，把与所述第一导电型半导体膜不同的半导体膜转变为第二导电型半导体膜；以及
第十八步骤，除去所述第五掩膜层，
以及在所述第七步骤和第十二步骤之间进一步包括如下步骤：
第十九步骤，形成第六掩膜层，覆盖所述第一导电型半导体膜和所述第二导电型半导体膜的部分区域，包括所述第一导电型半导体膜和所述第二导电型半导体膜之间的边界区域；
第二十步骤，使用所述第六掩膜层作为掩膜，把包含比所述第五杂质的质量更重的元素的与所述第二导电型相同导电型的第六杂质注入到所述半导体膜，形成高浓度的第二导电型半导体膜以及低浓度的第二导电型半导体膜；以及
第二十一步骤，除去所述第六掩膜。
23.根据权利要求19所述的制造半导体器件的方法，其中所述第三步骤包括把磷离子注入到所述半导体膜中。
24.根据权利要求19所述的制造半导体器件的方法，其中所述第六步骤包括把砷离子注入到所述半导体膜中。
25.根据权利要求20所述的制造半导体器件的方法，其中所述第九步骤形成第三掩膜层，覆盖所述第一导电型半导体膜和与所述第一导电型半导体膜不同的半导体膜的部分区域，包括所述第一导电型半导体膜和与所述第一导电型半导体膜不同的半导体膜之间的边界区域。
26.根据权利要求21所述的制造半导体器件的方法，其中所述第十步骤包括把浓度比在所述第三步骤注入到半导体膜的第一导电型杂质的浓度更低的第二导电型杂质进行注入。
27.根据权利要求26所述的制造半导体器件的方法，其中所述第十步骤包括把硼离子注入到所述半导体膜。
28.根据权利要求21所述的制造半导体器件的方法，其中所述第十四步骤包括注入与所述第二杂质相同的杂质。
29.根据权利要求28所述的制造半导体器件的方法，其中所述第十四步骤包括把铟离子注入到所述半导体膜。
30.根据权利要求22所述的制造半导体器件的方法，其中所述第七步骤包括把硼离子注入到所述半导体膜。
31.根据权利要求22所述的制造半导体器件的方法，其中所述第十二步骤包括把铟离子注入到所述半导体膜。
32.根据权利要求19所述的制造半导体器件的方法，其中进一步包括第二十二步骤，在所述第一步骤之前，于所述半导体基片的表面上形成一个绝缘膜，
其中所述第一步骤包括在形成于半导体基片上的绝缘膜上形成半导体膜。
33.一种半导体器件，包括：
栅半导体膜，其在两个不同导电型的半导体膜相互连接的状态下形成在半导体基片上；以及
形成在所述栅半导体膜上的硅化物膜，
其中所述硅化物膜至少形成在所述栅半导体膜的结合部上，以及至少一个相同导电型的半导体膜具有两个或多个不同的浓度。
34.根据权利要求33所述的半导体器件，其中不形成硅化物膜的区域形成在具有不同浓度的所述区域上。
35.根据权利要求33所述的半导体器件，其中存在于相同导电型半导体膜上的高浓度区域的杂质的质量比所述半导体膜的低浓度区域中的杂质的质量更大。
36.根据权利要求33所述的半导体器件，其中所述不同浓度为1.5×1020cm-3或更大以及2×1020cm-3或更小。
37.一种半导体器件的制造方法，在形成栅半导体膜之后通过在所述栅半导体膜上形成硅化膜而制造半导体器件，其中两个不同导电型的半导体膜在栅半导体基片上相互接合，该半导体器件的所述制造方法包括：
第一步骤，通过在所述栅半导体膜的至少一个相同导电型的半导体膜中注入轻元素的杂质离子而在所述相同导电型半导体膜中形成低浓度区域；
第二步骤，通过把具有比所述轻元素质量更重的重元素的杂质离子注入到相对于两个不同导电型半导体膜之间的结合部的相同导电型半导体膜中的较低浓度区域侧，而在相同导电型半导体膜中形成高浓度区域；以及
第三步骤，在所述两个不同导电型半导体膜之间的结合部上形成硅化物膜。
38.根据权利要求37所述的制造半导体器件的方法，其中所述第一步骤包括注入至少磷离子或硼离子中的一种。
39.根据权利要求37所述的制造半导体器件的方法，其中所述第二步骤包括注入至少砷离子或铟离子中的一种。
CNB02119775XA 2001-12-11 2002-05-16 半导体器件及其制造方法 Expired - Fee Related CN100386878C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP377623/2001 2001-12-11
JP2001377623A JP4000256B2 (ja) 2001-12-11 2001-12-11 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
CN1426110A true CN1426110A (zh) 2003-06-25
CN100386878C CN100386878C (zh) 2008-05-07

Family

ID=19185541

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB02119775XA Expired - Fee Related CN100386878C (zh) 2001-12-11 2002-05-16 半导体器件及其制造方法

Country Status (7)

Country Link
US (1) US6781207B2 (zh)
EP (1) EP1320130B1 (zh)
JP (1) JP4000256B2 (zh)
KR (1) KR100815379B1 (zh)
CN (1) CN100386878C (zh)
DE (1) DE60220762T2 (zh)
TW (1) TW577146B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101577286B (zh) * 2008-05-05 2012-01-11 联华电子股份有限公司 复合式转移栅极及其制造方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004342821A (ja) * 2003-05-15 2004-12-02 Renesas Technology Corp 半導体装置
JP2005203436A (ja) * 2004-01-13 2005-07-28 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP2005322730A (ja) * 2004-05-07 2005-11-17 Renesas Technology Corp 半導体装置及びその製造方法
JP4268569B2 (ja) * 2004-06-16 2009-05-27 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
KR100647882B1 (ko) * 2004-07-09 2006-11-24 주식회사 마루스 접속력 향상구조를 갖는 전기접속기용 커넥터
JP4969779B2 (ja) * 2004-12-28 2012-07-04 株式会社東芝 半導体装置の製造方法
JP2006202860A (ja) * 2005-01-19 2006-08-03 Toshiba Corp 半導体装置及びその製造方法
KR100811267B1 (ko) * 2005-12-22 2008-03-07 주식회사 하이닉스반도체 반도체소자의 듀얼게이트 형성방법
JP5190189B2 (ja) * 2006-08-09 2013-04-24 パナソニック株式会社 半導体装置及びその製造方法
US11193634B2 (en) * 2012-07-03 2021-12-07 Tseng-Lu Chien LED and/or laser light source or bulb for light device
JP5559567B2 (ja) * 2010-02-24 2014-07-23 パナソニック株式会社 半導体装置
JP5857225B2 (ja) 2011-03-25 2016-02-10 パナソニックＩｐマネジメント株式会社 半導体装置
FR2981503A1 (fr) * 2011-10-13 2013-04-19 St Microelectronics Rousset Transistor mos non sujet a l'effet hump
US9196624B2 (en) * 2012-07-10 2015-11-24 Cypress Semiconductor Corporation Leakage reducing writeline charge protection circuit
CN105206528A (zh) * 2014-06-17 2015-12-30 北大方正集团有限公司 平面vdmos器件的制造方法
JP6382025B2 (ja) * 2014-08-22 2018-08-29 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2015188103A (ja) * 2015-06-03 2015-10-29 ラピスセミコンダクタ株式会社 半導体装置の製造方法
US10446567B2 (en) * 2017-03-31 2019-10-15 Asahi Kasei Microdevices Corporation Nonvolatile storage element and reference voltage generation circuit
US10734489B2 (en) * 2018-07-31 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure with metal silicide layer

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2895166B2 (ja) * 1990-05-31 1999-05-24 キヤノン株式会社 半導体装置の製造方法
JPH06244369A (ja) 1993-02-19 1994-09-02 Sony Corp Ｃｍｏｓトランジスタおよびそのゲート電極との接続孔とその製造方法
JP3039200B2 (ja) * 1993-06-07 2000-05-08 日本電気株式会社 Ｍｏｓトランジスタおよびその製造方法
JPH0786421A (ja) 1993-09-13 1995-03-31 Fujitsu Ltd 相補型ｍｏｓトランジスタ及びその製造方法
JP3249292B2 (ja) 1994-04-28 2002-01-21 株式会社リコー デュアルゲート構造の相補形ｍｉｓ半導体装置
JPH098040A (ja) * 1995-06-16 1997-01-10 Sony Corp 配線及びその形成方法
JPH0974195A (ja) * 1995-07-06 1997-03-18 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JPH0927555A (ja) * 1995-07-10 1997-01-28 Ricoh Co Ltd 半導体装置とその製造方法
JPH0992823A (ja) * 1995-09-26 1997-04-04 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP3393249B2 (ja) * 1995-12-27 2003-04-07 ソニー株式会社 デュアルゲート構造を有する半導体装置およびその製造方法
JPH09205152A (ja) * 1996-01-25 1997-08-05 Sony Corp ２層ゲート電極構造を有するｃｍｏｓ半導体装置及びその製造方法
TW322591B (zh) * 1996-02-09 1997-12-11 Handotai Energy Kenkyusho Kk
JPH09246541A (ja) 1996-03-07 1997-09-19 Sony Corp 半導体装置の製造方法
EP0798785B1 (en) * 1996-03-29 2003-12-03 STMicroelectronics S.r.l. High-voltage-resistant MOS transistor, and corresponding manufacturing process
JP2910839B2 (ja) 1996-06-25 1999-06-23 日本電気株式会社 半導体装置とその製造方法
JP4142753B2 (ja) * 1996-12-26 2008-09-03 株式会社東芝 スパッタターゲット、スパッタ装置、半導体装置およびその製造方法
EP0923116A1 (en) * 1997-12-12 1999-06-16 STMicroelectronics S.r.l. Process for manufacturing integrated multi-crystal silicon resistors in MOS technology and integrated MOS device comprising multi-crystal silicon resistors
KR100255134B1 (ko) * 1997-12-31 2000-05-01 윤종용 반도체 장치 및 그 제조 방법
JP3737914B2 (ja) 1999-09-02 2006-01-25 松下電器産業株式会社 半導体装置及びその製造方法
US6191460B1 (en) * 1999-09-07 2001-02-20 Integrated Device Technology, Inc. Identical gate conductivity type static random access memory cell
JP2001156290A (ja) * 1999-11-30 2001-06-08 Nec Corp 半導体装置
KR20010066122A (ko) * 1999-12-31 2001-07-11 박종섭 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법
JP2001210725A (ja) 2000-01-25 2001-08-03 Matsushita Electric Ind Co Ltd 半導体装置
JP2001332630A (ja) * 2000-05-19 2001-11-30 Sharp Corp 半導体装置の製造方法
JP2002217310A (ja) * 2001-01-18 2002-08-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6894356B2 (en) * 2002-03-15 2005-05-17 Integrated Device Technology, Inc. SRAM system having very lightly doped SRAM load transistors for improving SRAM cell stability and method for making the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101577286B (zh) * 2008-05-05 2012-01-11 联华电子股份有限公司 复合式转移栅极及其制造方法

Also Published As

Publication number Publication date
JP2003179056A (ja) 2003-06-27
KR100815379B1 (ko) 2008-03-20
EP1320130B1 (en) 2007-06-20
EP1320130A2 (en) 2003-06-18
EP1320130A3 (en) 2005-05-11
CN100386878C (zh) 2008-05-07
JP4000256B2 (ja) 2007-10-31
KR20030047660A (ko) 2003-06-18
TW577146B (en) 2004-02-21
US20030107090A1 (en) 2003-06-12
US6781207B2 (en) 2004-08-24
DE60220762D1 (de) 2007-08-02
DE60220762T2 (de) 2007-10-11

Similar Documents

Publication Publication Date Title
CN100336228C (zh) 半导体器件
CN1426110A (zh) 半导体器件及其制造方法
CN1246909C (zh) 半导体器件及其制造方法
CN1269224C (zh) 半导体装置
CN1825568A (zh) 制造半导体集成电路的方法
CN1291500C (zh) 半导体器件及其制备方法
CN1479374A (zh) 外部放电保护电路
CN1384547A (zh) 半导体器件及其制造方法
CN1303698C (zh) 半导体器件及其制造方法
CN1870271A (zh) 具有凹沟道结构单元晶体管的半导体器件及其制造方法
CN1805144A (zh) 半导体集成电路及其制造工艺
CN1297011C (zh) 半导体装置及其制造方法
CN1227745C (zh) 垂直金属－氧化物－半导体晶体管及其制造方法
CN1933158A (zh) 半导体装置及其制造方法
CN1192051A (zh) 半导体器件及其制造方法
CN1956223A (zh) 半导体装置及其制造方法
CN1552100A (zh) 半导体装置、半导体装置的制造方法及其电子设备
CN1788354A (zh) 半导体装置及其制造方法
CN1617353A (zh) 半导体器件的制造方法
CN1841737A (zh) 半导体器件及其制造方法
CN1909243A (zh) 半导体装置及其制造方法
CN1716604A (zh) 具有静电放电保护结构的mos型半导体器件
CN1684257A (zh) 半导体装置
CN1691351A (zh) 电介质分离型半导体装置
CN1223458A (zh) 半导体衬底的处理方法和半导体衬底

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20081212

Address after: Tokyo, Japan

Patentee after: Fujitsu Microelectronics Ltd.

Address before: Kanagawa, Japan

Patentee before: Fujitsu Ltd.

ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20081212

C56 Change in the name or address of the patentee

Owner name: FUJITSU SEMICONDUCTOR CO., LTD.

Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD.

CP01 Change in the name or title of a patent holder

Address after: Kanagawa

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Kanagawa

Patentee before: Fujitsu Microelectronics Ltd.

CP02 Change in the address of a patent holder

Address after: Kanagawa

Patentee after: Fujitsu Microelectronics Ltd.

Address before: Tokyo, Japan

Patentee before: Fujitsu Microelectronics Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080507

Termination date: 20200516

CF01 Termination of patent right due to non-payment of annual fee