JP2001210725A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
N型ゲート電極とP型ゲート電極の相互の電気的接続が
失われる事による回路動作不良が起こらないようにす
る。 【解決手段】 少なくとも1本の連続したゲート電極の
Nチャネルトランジスタ領域のゲート電極にN型不純物
を導入したN型ゲート電極部3と、Pチャネルトランジ
スタ領域のゲート電極にP型不純物を導入したP型ゲー
ト電極部4を形成した半導体装置において、高抵抗領域
5の幅Xよりも大きな幅Yを有するコンタクト11を形
成し、コンタクト内にタングステンなどの高融点金属ま
たはそのシリサイド、あるいは、配線材料(Al、Cu
など)を埋め込む。こうすることによってN型P型ゲー
ト電極境界の高抵抗領域5上で熱処理などにより金属シ
リサイド層9が断線してもコンタクト内の金属で接続が
維持される。
Description
ジスタにN型ゲート電極を用い、またPチャネルトラン
ジスタにP型ゲート電極を用いるデュアルゲート構造を
有し、そのN型ゲート電極とP型ゲート電極を相互に電
気的に接続する半導体装置に関する発明である。
Nチャネルトランジスタの多結晶シリコンからなるゲー
ト電極にN型不純物を導入したN型ゲート電極を用い、
Pチャネルトランジスタの多結晶シリコンからなるゲー
ト電極にはP型不純物を導入したP型ゲート電極を用い
るデュアルゲート構造が採用されている。
体装置において、Nチャネルトランジスタ領域とPチャ
ネルトランジスタ領域をまたいで形成されるゲート電極
・配線の前記二領域の境界部ではN型不純物およびP型
不純物が、半導体装置の製造中の熱処理において相互拡
散し、電気伝導に寄与するN型不純物の濃度とP型不純
物の濃度が同一になる領域が必ず存在する。そのため、
この領域におけるゲート電極の抵抗は極めて高くなり
(以降、高抵抗領域と呼ぶ)、連続した1本のゲート電
極でNチャネルトランジスタのN型ゲート電極とPチャ
ネルトランジスタのP型ゲート電極を構成したとしても
相互に電気的接続を得ることはできない。このためN型
ゲート電極部とP型ゲート電極部を相互に電気的接続す
るために、ゲート電極表面に金属シリサイド層を形成
し、前記金属シリサイド層を介してN型ゲート電極部と
P型ゲート電極部の電気的接続を実現している。
ト電極およびソース・ドレイン拡散層表面に金属シリサ
イド層を形成した従来の半導体装置の構造について図3
(a)〜(c)を用いて説明する。ここで、(a)はそ
れぞれのゲート電極の電気的相互接続が必要なNチャネ
ルトランジスタとPチャネルトランジスタの平面図、
(b)は平面図(a)のA−A’断面図、(c)は平面
図(a)のB−B’断面図である。1は半導体基板であ
り、2はトランジスタ素子を電気的に分離するための分
離絶縁膜である。3はNチャネルトランジスタ領域内に
形成されたN型ゲート電極部であり、4はPチャネルト
ランジスタ領域内に形成されたP型ゲート電極部であ
る。前記N型ゲート電極部3およびP型ゲート電極部4
は図3(a)でわかるとおり、連続した1本のゲート電
極で形成されており、前記N型ゲート電極部3とP型ゲ
ート電極部4の境界部には電気伝導に寄与するN型不純
物の濃度とP型不純物の濃度が同一になり極めて抵抗が
高い、高抵抗領域5が存在する。
ルソース・ドレイン拡散層、8はPチャネルソース・ド
レイン拡散層である。ゲート電極表面およびソース・ド
レイン拡散層表面に形成した金属シリサイド層が9であ
り、この金属シリサイド層9が、前記N型ゲート電極部
3とP型ゲート電極部4それぞれに対して安定的な電気
的接続を行なうことにより、前記金属シリサイド層9を
介して、N型ゲート電極部3とP型ゲート電極部4の電
気的接続を実現している。10は層間絶縁膜であり、1
2はゲート酸化膜である。
電極の幅が0.35μm以下になると、半導体装置の製
造工程での高温熱処理などによって、ゲート電極とその
上部表面に形成した金属シリサイド層の界面応力による
金属シリサイド層の剥離断線や、金属シリサイド層の熱
的凝集によるゲート電極上での局部的な金属シリサイド
層の物理的な変形からくる断線が発生する。ここで熱的
凝集とは、金属シリサイドの構成成分が移動して特にシ
リコンのみからなる部分と、そうでない部分とに分離さ
れる事をいう。この熱的凝集により、金属シリサイドが
変形し断線することがある。これらのような断線が上述
のN型ゲート電極部とP型ゲート電極部の境界部におけ
る高抵抗領域上で発生すると、相互の電気的接続が失わ
れ、回路動作に深刻な影響を与えることになる。
属シリサイド層9の断線箇所とN型ゲート電極部3とP
型ゲート電極部4の境界の高抵抗領域5が一致した場合
の、N型ゲート電極部3とP型ゲート電極部4の電気伝
導経路13を模式的に示した図である。金属シリサイド
層9が存在している場所においては、下地のN型ゲート
電極部3もしくはP型ゲート電極部4よりも金属シリサ
イド層9の方が抵抗が小さいため、主たる電気伝導経路
13は金属シリサイド層9となる。しかしながら、金属
シリサイド層9が断線している箇所については、下地の
多結晶シリコンからなるゲート電極部が電気伝導経路1
3となるが、高抵抗領域5ではほとんど電流が流れな
い。そのため、N型ゲート電極部3とP型ゲート電極部
4相互の電気伝導経路13が高抵抗領域によって遮断さ
れ、その結果電気的接続が失われ回路不良が発生すると
いう問題があった。
めに本発明の半導体装置は、半導体基板上に、N型ゲー
ト電極を有するNチャネルトランジスタとP型ゲート電
極を有するPチャネルトランジスタが形成された半導体
装置において、電気的接続を必要とするN型ゲート電極
とP型ゲート電極が少なくとも1本の連続した多結晶シ
リコン配線によって形成され、前記N型ゲート電極と前
記P型ゲート電極の境界部に存在する高抵抗領域上に少
なくとも1つのコンタクトが形成され、前記コンタクト
の底面に導電型を形成しない導電材料が埋め込まれてい
るものである。
高抵抗領域よりも大きい部分を有するものであることが
望ましい。また、上記半導体装置において、導電材料
は、コンタクトに埋め込まれた高融点金属またはそのシ
リサイド、あるいは、配線材料で構成されるものにする
ことができる。
面に形成された金属シリサイドの断線などが高抵抗領域
上で起こったとしても、コンタクトの底面に形成された
導電材料で電気的接続が維持されるため正常な半導体装
置の動作が得られる。
て図面を参照しながら説明する。図1(a)〜(c)は
本発明の実施の形態による半導体装置を示す図で、特に
それぞれのゲート電極の電気的相互接続が必要なNチャ
ネルトランジスタとPチャネルトランジスタの平面図
(a)、および平面図(a)のA−A’断面図(b),
平面図(a)のB−B’断面図(c)を一例として示し
てある。以下、図1(a)〜(c)を用いて本発明の実
施の形態を説明する。
素子を電気的に分離するための分離絶縁膜である。3は
N型ゲート電極部で、4はP型ゲート電極部である。前
記N型ゲート電極部3およびP型ゲート電極部4は連続
した1本のゲート電極で形成されており、前記N型ゲー
ト電極部3はNチャネルトランジスタ領域内の多結晶シ
リコンゲート電極に対してN型不純物を導入して形成さ
れる。また前記P型ゲート電極部4はPチャネルトラン
ジスタ領域内の多結晶シリコンゲート電極に対してP型
不純物を導入して形成される。
が導入された領域の境界、すなわち前記N型ゲート電極
部3とP型ゲート電極部4の境界には、不純物の相互拡
散により電気伝導に寄与するN型不純物の濃度とP型不
純物の濃度が同一になり極めて抵抗が高い高抵抗領域5
が存在する。前記高抵抗領域5の幅Xは前記N型ゲート
電極部3にN型不純物を注入するためのフォトマスク
と、前記P型ゲート電極部4にP型不純物を注入するた
めのフォトマスクのレイアウトおよび、半導体装置を製
造する際に加えられる熱処理条件すなわち温度および時
間によって決定される。この幅Xは、後ほど形成するコ
ンタクトの寸法を決定する際にきわめて重要な要素とな
る。
ルソース・ドレイン拡散層、8はPチャネルソース・ド
レイン拡散層である。ゲート電極表面およびソース・ド
レイン拡散層表面に形成した金属シリサイド層が9であ
る。10は金属配線層とトランジスタを絶縁する層間絶
縁膜であり、11がN型ゲート電極部3とP型ゲート電
極部4を電気的に接続するためのコンタクトである。前
記コンタクト11の長さYは、前記高抵抗領域5の幅X
よりも大きければいくらでもよいが、半導体装置全体の
微細化のためには前記幅Xよりもわずかに大きくするこ
とが望ましい。また、コンタクト11の底面に形成され
た導電材料は、ゲート電極表面に形成された金属シリサ
イド層9の厚さに比べて充分な厚さを有するため、ゲー
ト電極との界面応力や熱的凝集などの影響を受けない。
このような構造を有することによって、N型ゲート電極
部3とP型ゲート電極部4の電気的接続を前記コンタク
ト11を介することによって実現できる。
ゲート電極部3とP型ゲート電極部4の電気伝導経路1
3を模式的に示した図で、前記金属シリサイド層9が前
記高抵抗領域5上で断線した場合のゲート電極断面を一
例として示してある。金属シリサイド層9が存在してい
る場所においては、下地のN型ゲート電極部3もしくは
P型ゲート電極部4よりも金属シリサイド層9の方が抵
抗が小さいため、主たる電気伝導経路13は金属シリサ
イド層9となる。金属シリサイド層9が断線した部分に
おいても、高抵抗領域5をまたいでコンタクト11を形
成し、コンタクト11の底面に導電型を形成しない導電
材料を埋め込むことによって、高抵抗領域が電気伝導経
路13を遮断することがないため、N型ゲート電極部3
とP型ゲート電極部4の相互の電気的接続が維持でき
る。このことは、金属シリサイド層9が前記N型ゲート
電極部3とP型ゲート電極部4の電気的接続を担う必要
がなくてもよいことを意味し、前記金属シリサイド層9
を形成しない半導体装置においても同様の効果があるこ
とは明らかである。
ングステンなどのような高融点金属を埋め込むのが最適
である。このほかの金属材料としては、通常よく用いら
れているTi/TiN/Al合金膜やCuなどでもよ
い。要するに金属膜やそのシリサイド、窒化物など良導
性の材料で導電型を形成しないものであればよく、少な
くともコンタクトの底面のゲート電極表面に接触させて
使用可能である。
気的接続を必要とするN型ゲート電極とP型ゲート電極
を少なくとも1本の連続した多結晶シリコン配線によっ
て構成し、そのN型ゲート電極部とP型ゲート電極部の
境界部に存在する高抵抗領域上に少なくとも1つのコン
タクトを形成し、コンタクトの底面に導電型を形成しな
い導電材料を埋め込むことによって、高抵抗領域上でゲ
ート電極表面の金属シリサイド層に局部的な断線が発生
するような場合、もしくはゲート電極表面に金属シリサ
イド層を形成しない場合においても、前記コンタクトに
埋め込まれた材料を介して、確実にN型ゲート電極とP
型ゲート電極の電気的接続を得ることができ、回路の動
作不良を防止することが可能となる。
平面図とA−A ’断面図およびB−B’断面図
極部3とP型ゲート電極部4の電気伝導経路13を模式
的に示した図
面図およびB−B’断面図
とP型ゲート電極部4の電気伝導経路13を模式的に示
した図
Claims (3)
- 【請求項1】半導体基板上に、N型ゲート電極を有する
NチャネルトランジスタとP型ゲート電極を有するPチ
ャネルトランジスタが形成された半導体装置において、
電気的接続を必要とするN型ゲート電極とP型ゲート電
極が少なくとも1本の連続した多結晶シリコン配線によ
って形成され、前記N型ゲート電極と前記P型ゲート電
極の境界部に存在する高抵抗領域上に少なくとも1つの
コンタクトが形成され、前記コンタクトの底面に導電型
を形成しない導電材料が埋め込まれていることを特徴と
する半導体装置。 - 【請求項2】前記コンタクトは、前記高抵抗領域よりも
大きい部分を有することを特徴とする請求項1記載の半
導体装置。 - 【請求項3】前記導電材料は、前記コンタクトに埋め込
まれた高融点金属またはそのシリサイド、あるいは、配
線材料で構成されることを特徴とする請求項1または2
のいずれかに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000015129A JP2001210725A (ja) | 2000-01-25 | 2000-01-25 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000015129A JP2001210725A (ja) | 2000-01-25 | 2000-01-25 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001210725A true JP2001210725A (ja) | 2001-08-03 |
Family
ID=18542475
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000015129A Pending JP2001210725A (ja) | 2000-01-25 | 2000-01-25 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001210725A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6781207B2 (en) | 2001-12-11 | 2004-08-24 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
US7109076B2 (en) | 2003-06-03 | 2006-09-19 | Renesas Technology Corp. | Method of manufacturing semiconductor integrated circuit device, and semiconductor integrated circuit device made by its method |
JP2008034751A (ja) * | 2006-07-31 | 2008-02-14 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US7479453B2 (en) | 2004-11-24 | 2009-01-20 | Hynix Semiconductor Inc. | Method of manufacturing semiconductor device |
-
2000
- 2000-01-25 JP JP2000015129A patent/JP2001210725A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6781207B2 (en) | 2001-12-11 | 2004-08-24 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
US7109076B2 (en) | 2003-06-03 | 2006-09-19 | Renesas Technology Corp. | Method of manufacturing semiconductor integrated circuit device, and semiconductor integrated circuit device made by its method |
US7479453B2 (en) | 2004-11-24 | 2009-01-20 | Hynix Semiconductor Inc. | Method of manufacturing semiconductor device |
JP2008034751A (ja) * | 2006-07-31 | 2008-02-14 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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Legal Events
Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060725 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060922 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070116 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070209 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070419 |
|
A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20070518 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080430 |