JPH02308564A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02308564A JPH02308564A JP1128843A JP12884389A JPH02308564A JP H02308564 A JPH02308564 A JP H02308564A JP 1128843 A JP1128843 A JP 1128843A JP 12884389 A JP12884389 A JP 12884389A JP H02308564 A JPH02308564 A JP H02308564A
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- type layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路及びその製造方法に関する。
大規模集積回路を製造するとき、導電型の異なる拡散層
やゲート電極を相互に接続する技術が求められつつある
、この技術は、例えばＣＭＯＳ型メモ型上モリセルる集
積回路の高集積化のために必要である。すなわち、ＰＭ
ＯＳ及びＮＭＯＳのソース、ドレイン領域の接続、さら
にゲート電極との接続の方式として、金属配線層を用い
た場合、他の配線層との交差を避けるため、どちらかを
大きく迂回させるか、または、さらに一層余分に金属配
線層を設ける必要がある。
やゲート電極を相互に接続する技術が求められつつある
、この技術は、例えばＣＭＯＳ型メモ型上モリセルる集
積回路の高集積化のために必要である。すなわち、ＰＭ
ＯＳ及びＮＭＯＳのソース、ドレイン領域の接続、さら
にゲート電極との接続の方式として、金属配線層を用い
た場合、他の配線層との交差を避けるため、どちらかを
大きく迂回させるか、または、さらに一層余分に金属配
線層を設ける必要がある。
これに対する一つの解決策は、第一層の金属配線層の下
に、ＰＭＯＳとＮＭＯＳのソース、ドレイン領域をあら
かじめ高融点金属やシリサイドで接続する方法である。
に、ＰＭＯＳとＮＭＯＳのソース、ドレイン領域をあら
かじめ高融点金属やシリサイドで接続する方法である。
特開昭５７−１９２０４７号では拡散層上の絶縁膜の一
部を開口し、開口部間をＰｔＳｉで接続する方式を提案
している。また特開昭６１−１３９０５８号では拡散層
間をポリＳｉとＷＳｉｚの２層膜で接続し、Ｐ型拡散層
上はポリＳｉをＰ型に、Ｎ型拡散層上はポリＳｉをＮ型
とする構造を提案している。拡散層からいったんポリＳ
ｉに持ち上げ、導電型の異なるポリＳｉ同志を上部のＷ
ＳＬｚでオーミック接続する方法である。また導電型の
異なるポリＳｉの接続には上部にシリサイドを設ける構
造のほか、特開昭５７−１９９２４１号の如く間にＰｔ
Ｓｉを設ける方法も提案されている。
部を開口し、開口部間をＰｔＳｉで接続する方式を提案
している。また特開昭６１−１３９０５８号では拡散層
間をポリＳｉとＷＳｉｚの２層膜で接続し、Ｐ型拡散層
上はポリＳｉをＰ型に、Ｎ型拡散層上はポリＳｉをＮ型
とする構造を提案している。拡散層からいったんポリＳ
ｉに持ち上げ、導電型の異なるポリＳｉ同志を上部のＷ
ＳＬｚでオーミック接続する方法である。また導電型の
異なるポリＳｉの接続には上部にシリサイドを設ける構
造のほか、特開昭５７−１９９２４１号の如く間にＰｔ
Ｓｉを設ける方法も提案されている。
これらの方法によって、金属配線の代用ができ、金属配
線の迂回によるメモリセル面積の拡大や、金属配線の余
分な積層化を回避できる。
線の迂回によるメモリセル面積の拡大や、金属配線の余
分な積層化を回避できる。
上記従来技術は、拡散層上で拡散層間を接続するシリサ
イドまたはポリサイド（シリサイドとポリＳｉの積層）
と拡散層のコンタクトをとる構造である。従つ゛Ｃ１拡
散層にコンタクト分の面積が。
イドまたはポリサイド（シリサイドとポリＳｉの積層）
と拡散層のコンタクトをとる構造である。従つ゛Ｃ１拡
散層にコンタクト分の面積が。
さらにはホトリソグラフィでの合せ余裕を考慮してそれ
以上の面積が必要になる。
以上の面積が必要になる。
またポリサイドを使用する場合には、ＭＯＳのゲート電
極と製造工程を共通化できるが、ゲート電極との交差を
避ける必要が生じる。共通化しないで交差させるときに
は下層のポリサイド接続層による段差が生じる。
極と製造工程を共通化できるが、ゲート電極との交差を
避ける必要が生じる。共通化しないで交差させるときに
は下層のポリサイド接続層による段差が生じる。
本発明の目的は、異なる導電型の拡散層間のオーミンク
な接続において、コンタクトや合せ余裕等の面積を減ら
し、かつ段差の少ない平坦な接続構造、及びその製造方
法を提供することにある。
な接続において、コンタクトや合せ余裕等の面積を減ら
し、かつ段差の少ない平坦な接続構造、及びその製造方
法を提供することにある。
上記目的のうち、コンタクトや合せ余裕の面積の低減は
、自己整合技術を用いて、拡散層とシリサイド等の配線
層とのコンタクトをそれぞれの側面で行なえば達成でき
る。また段差低減は、シリサイド等の配線を拡散層と同
一平面に、すなわち埋め込むことにより達成できる。
、自己整合技術を用いて、拡散層とシリサイド等の配線
層とのコンタクトをそれぞれの側面で行なえば達成でき
る。また段差低減は、シリサイド等の配線を拡散層と同
一平面に、すなわち埋め込むことにより達成できる。
第１図は異なる導電型層間の接続構造の概念図である。
第１図（ａ）は本発明の構造の特徴を表わす断面図で、
Ｎ型拡散層６とＰ型拡散層７はそれぞれの側面でシリサ
イド１５０と接触している。
Ｎ型拡散層６とＰ型拡散層７はそれぞれの側面でシリサ
イド１５０と接触している。
このため、第１図（ｂ）の従来例のように拡散層上にコ
ンタクトのための面積は不要である。またシリサイド１
５０はＳｉ中に埋め込まれており。
ンタクトのための面積は不要である。またシリサイド１
５０はＳｉ中に埋め込まれており。
第１図（Ｑ）の従来例のような段差をなくすことができ
る。なお第１図（ａ）の絶縁膜４は、Ｐ型ウェル領域２
及びＮ型ウェル領域３をシリサイド１５０と絶縁するも
のである。
る。なお第１図（ａ）の絶縁膜４は、Ｐ型ウェル領域２
及びＮ型ウェル領域３をシリサイド１５０と絶縁するも
のである。
上記接続構造の形成方法には種々の方法があり。
詳細は実施例で述べるが大要は次の通りである。
まず、Ｓ ｉ Ｏｘ等の絶縁膜で分離されたＰ型ウェル
領域とＮ型ウェル領域にそれぞれＮ型拡散層とＰ型拡敢
層を形成する６次に全面にＳｉを被着した後、Ｎ型拡散
層及びＰ型拡散層中のドーピング不純物を被着したＳｉ
中に拡散させる。次いで、表面を酸化し、ウェル間の絶
縁膜上のＳｉの上の酸化膜を除去した後、全面に高融点
金属を被着する。これを熱処理して、Ｓｉと接した高融
点金属をシリサイド化せしめ、未反応の高融点金属を除
去することによって目的の構造（第１図（ａ））が形成
できる。
領域とＮ型ウェル領域にそれぞれＮ型拡散層とＰ型拡敢
層を形成する６次に全面にＳｉを被着した後、Ｎ型拡散
層及びＰ型拡散層中のドーピング不純物を被着したＳｉ
中に拡散させる。次いで、表面を酸化し、ウェル間の絶
縁膜上のＳｉの上の酸化膜を除去した後、全面に高融点
金属を被着する。これを熱処理して、Ｓｉと接した高融
点金属をシリサイド化せしめ、未反応の高融点金属を除
去することによって目的の構造（第１図（ａ））が形成
できる。
以上のようにして、異なる導電型層間が小寸法で、かつ
平坦に接続可能となる。
平坦に接続可能となる。
Ｃ作用】
第１図（ａ）に示す如く、Ｎ型拡散層１とＰ型拡散層２
は１間にシリサイド３をはさんで接続されている。シリ
サイドは金屑電導性を示すため。
は１間にシリサイド３をはさんで接続されている。シリ
サイドは金屑電導性を示すため。
Ｎ型拡散層１とＰ型拡散層２の間には、ＰＮ接合など形
成されることなく、オーミンクな電気的結合が可能とな
っている。
成されることなく、オーミンクな電気的結合が可能とな
っている。
また、先に述べたように各々の拡散層とシリサイドとの
接触は各層の側面同志の接触であり、第１図（ｂ）、（
ｃ）のような拡散層上面での接触に比べて小さい、深さ
方向での接触であるため、理想的には平面からみた接触
面積はゼロである。
接触は各層の側面同志の接触であり、第１図（ｂ）、（
ｃ）のような拡散層上面での接触に比べて小さい、深さ
方向での接触であるため、理想的には平面からみた接触
面積はゼロである。
さらに、シリサイドを拡散層と同一平面にすることによ
り、平坦で段差の少ない面が得られる。
り、平坦で段差の少ない面が得られる。
このことは後に配線を積み重ねていく上で有利である。
上記作用により、異なる導電層間が小寸法で、かつ平坦
に、モしてオーミックに接続される。
に、モしてオーミックに接続される。
以下、本発明の一実施例を第２図により説明する。第２
図は本発明をＣＭＯＳ型メモ型上モリセルした場合の製
造方法を説明する断面図である。
図は本発明をＣＭＯＳ型メモ型上モリセルした場合の製
造方法を説明する断面図である。
まず第２図（ａ）に示す如く、Ｓｉ基板１の主表面にＰ
型のウェル領域２及びＮ型のウェル領域３の間に両ウェ
ル領域をアイソし−ションする酸化膜４やフィールド酸
化膜４４が設けられ、かつまた両ウェル領域にＮ型ポリ
ＳｉからなるＭＯＳトランジスタのゲート電極５及びソ
ース・ドレイン領域となるＮ型及びＰ型の拡散層６，７
が設けられた構造とする。なおゲート電極８の上部には
酸化膜８を、さらに側面には酸化膜からなるサイドウオ
ール９を設けておく。
型のウェル領域２及びＮ型のウェル領域３の間に両ウェ
ル領域をアイソし−ションする酸化膜４やフィールド酸
化膜４４が設けられ、かつまた両ウェル領域にＮ型ポリ
ＳｉからなるＭＯＳトランジスタのゲート電極５及びソ
ース・ドレイン領域となるＮ型及びＰ型の拡散層６，７
が設けられた構造とする。なおゲート電極８の上部には
酸化膜８を、さらに側面には酸化膜からなるサイドウオ
ール９を設けておく。
次に、第２図（ｂ）に示す如く全面にエピタキシャルＳ
ｉを堆積する。このとき単結晶Ｓｉであるところの拡散
層６，７上は単結晶Ｓｉがエピタキシャル成長するが、
酸化膜４，８上はポリ５ｉ１０．１１が形成される。さ
らにまた、エピタキシャルＳｉ堆積時に、拡散層６，７
上の単結晶Ｓｉにはオートドーピング作用によって拡散
層６゜７中の不純物（Ａｓ及びＢ）が拡散し、Ｎ型拡散
層６６、Ｐ型拡散層７７が形成される。一方、酸化膜４
，８上のポリＳｉは不純物を含まないノンドープポリＳ
ｉのままである。
ｉを堆積する。このとき単結晶Ｓｉであるところの拡散
層６，７上は単結晶Ｓｉがエピタキシャル成長するが、
酸化膜４，８上はポリ５ｉ１０．１１が形成される。さ
らにまた、エピタキシャルＳｉ堆積時に、拡散層６，７
上の単結晶Ｓｉにはオートドーピング作用によって拡散
層６゜７中の不純物（Ａｓ及びＢ）が拡散し、Ｎ型拡散
層６６、Ｐ型拡散層７７が形成される。一方、酸化膜４
，８上のポリＳｉは不純物を含まないノンドープポリＳ
ｉのままである。
その後、比較的低温（７５０〜８５０℃）の水蒸気酸化
により、全面を酸化する・。このとき、Ａｓを含有した
Ｎ型拡散層６６及びＢを含有したＰ型拡散層上は増速酸
化作用により、ノンドープのポリ５ｉｌｏ、１１よりも
酸化膜が厚く形成される。そこで、次にポリＳｉの酸化
膜を除去する程度のＨＦ系のウェットエツチングを施す
と、第２図（Ｃ）に示す如く、Ｎ型及びＰ型拡散層６６
゜７７上にのみ酸化膜１２．１３を残すことができる。
により、全面を酸化する・。このとき、Ａｓを含有した
Ｎ型拡散層６６及びＢを含有したＰ型拡散層上は増速酸
化作用により、ノンドープのポリ５ｉｌｏ、１１よりも
酸化膜が厚く形成される。そこで、次にポリＳｉの酸化
膜を除去する程度のＨＦ系のウェットエツチングを施す
と、第２図（Ｃ）に示す如く、Ｎ型及びＰ型拡散層６６
゜７７上にのみ酸化膜１２．１３を残すことができる。
次に゛、Ｎ型拡散層６６とＰ型拡散層７７の間の、接続
領域とする部分のみ、ホトリソグラフィ法によってマス
クし、ポリＳｉのドライエツチングを施す。これにより
、所定の領域のみポリＳｉｌ。
領域とする部分のみ、ホトリソグラフィ法によってマス
クし、ポリＳｉのドライエツチングを施す。これにより
、所定の領域のみポリＳｉｌ。
を残すことができ、ゲート酸極上のポリ５ｉｌｌや、拡
散層間の接続部ではない他のフィールド酸化膜４４上の
ポリＳｉを除去する。その後、軽い酸化とウェットエッ
チを経た後、スパッタリング法によりＷ１４を被着し、
第２図（ｄ）の構造とする。
散層間の接続部ではない他のフィールド酸化膜４４上の
ポリＳｉを除去する。その後、軽い酸化とウェットエッ
チを経た後、スパッタリング法によりＷ１４を被着し、
第２図（ｄ）の構造とする。
さらにその後、６００℃のアニールにより、ポリ５ｉｌ
ｏとＷ１４を反応させ、シリ・サイドを形成する。一方
、酸化膜１２．１３上や他のフィールド酸化膜４４上の
Ｗは未反応Ｗとしてそのまま残る。そこで王水系のウェ
ットエツチングにより、未反応Ｗを除去し、さらに高温
のアニールにより。
ｏとＷ１４を反応させ、シリ・サイドを形成する。一方
、酸化膜１２．１３上や他のフィールド酸化膜４４上の
Ｗは未反応Ｗとしてそのまま残る。そこで王水系のウェ
ットエツチングにより、未反応Ｗを除去し、さらに高温
のアニールにより。
第２図（ｅ）に示すように、酸化膜４上のシリサイドを
完全にせしめ、ＷＳｉｚ１５ となす０以上によりＣ
ＭＯＳメモリセルの主要工程は終了する。
完全にせしめ、ＷＳｉｚ１５ となす０以上によりＣ
ＭＯＳメモリセルの主要工程は終了する。
以上説明した工程で製造したメモリセルは、第２図（ｅ
）から明らかなように、ＮＭＯＳトランジスタとＰＭＯ
Ｓトランジスタのソース及びドレイン上の拡散層６６と
７７が５Ｗｉｚ１５ によって接続されている。ＷＳ
ｉｚ１５ によって接続されている。ＷＳｉｚ１５
は金ｇｍ導性を示す抵抗体であるため、ソース・ドレイ
ン同志を低抵抗オーミック接続で、きる。しかも、拡散
層６６．７７とＷＳｉｚ１５’との接触はそれぞれの側
面でなされている。さらに、拡散層６６．７７と１１ｓ
ｉｚ１５は同一平面レベルにあり、平坦である。
）から明らかなように、ＮＭＯＳトランジスタとＰＭＯ
Ｓトランジスタのソース及びドレイン上の拡散層６６と
７７が５Ｗｉｚ１５ によって接続されている。ＷＳ
ｉｚ１５ によって接続されている。ＷＳｉｚ１５
は金ｇｍ導性を示す抵抗体であるため、ソース・ドレイ
ン同志を低抵抗オーミック接続で、きる。しかも、拡散
層６６．７７とＷＳｉｚ１５’との接触はそれぞれの側
面でなされている。さらに、拡散層６６．７７と１１ｓ
ｉｚ１５は同一平面レベルにあり、平坦である。
第３図及び第４図は上記製造方法によって得られる一Ｃ
ＭＯＳメモリセルの１ビツトを示す回路構成図及びその
平面パターンである。第４図で示すように拡散層６６と
７７の間をＷＳｉｚ１５ で接続しており、先に述べた
ように、それらのコンタクトは側面で行なわれているた
め、拡散層６６゜７７上にコンタクト用の余分なスペー
スが不要で、その分メモリセル面積を小さくすることが
できる。
ＭＯＳメモリセルの１ビツトを示す回路構成図及びその
平面パターンである。第４図で示すように拡散層６６と
７７の間をＷＳｉｚ１５ で接続しており、先に述べた
ように、それらのコンタクトは側面で行なわれているた
め、拡散層６６゜７７上にコンタクト用の余分なスペー
スが不要で、その分メモリセル面積を小さくすることが
できる。
なお、このメモリセルでは、ＷＳｉｚ１５ による拡
散層間の接続のほか、ゲート電極５のＮ型ポリＳｉと拡
散層６６を直接接続（ダイレクトコンタクト１６）する
方式も採用している。
散層間の接続のほか、ゲート電極５のＮ型ポリＳｉと拡
散層６６を直接接続（ダイレクトコンタクト１６）する
方式も採用している。
第５図は、第４図との比較のために上記製造方法を用い
ず、通常のＡＱ配線によって拡散層６６゜７７間を接続
したときの、メモリセルの平面パターンである。メモリ
セル面積は大きくなっている。
ず、通常のＡＱ配線によって拡散層６６゜７７間を接続
したときの、メモリセルの平面パターンである。メモリ
セル面積は大きくなっている。
次に本発明の他の実施例を第６図により説明する。第６
図も第２図と同様に本発明をＣＭＯＳ型メモリセルに適
用したときの製造方法を示す断面図である。
図も第２図と同様に本発明をＣＭＯＳ型メモリセルに適
用したときの製造方法を示す断面図である。
まず第６図（ａ）において７．酸化膜４上のポリ５ｉｌ
ｏと拡散層６６．７７を残し、ゲート電極５上やフィー
ルド酸化膜４４上のポリＳｉを除去するところまでは第
一の実施例と同じ工程を経て作られる。ところが、次に
Ｗ１４を被着するときに、拡散層６６．７７上の酸化膜
も除去してＷを被着する。これにより、次にシリサイド
化アニールを施したときには、Ｗ１４は拡散層６６．７
７とも反応し、未反応Ｗを除去したときには、第６図（
ｂ）に示す如く、拡散層６，７上にＷＳｉｚ１６ ＋１
７が形成され、それらが酸化膜上のＷＳｉｚ１５で接続
された形となっている。以上が主要工程である。
ｏと拡散層６６．７７を残し、ゲート電極５上やフィー
ルド酸化膜４４上のポリＳｉを除去するところまでは第
一の実施例と同じ工程を経て作られる。ところが、次に
Ｗ１４を被着するときに、拡散層６６．７７上の酸化膜
も除去してＷを被着する。これにより、次にシリサイド
化アニールを施したときには、Ｗ１４は拡散層６６．７
７とも反応し、未反応Ｗを除去したときには、第６図（
ｂ）に示す如く、拡散層６，７上にＷＳｉｚ１６ ＋１
７が形成され、それらが酸化膜上のＷＳｉｚ１５で接続
された形となっている。以上が主要工程である。
この実施例は、第１の実施例とは違い、拡散層と接続の
ためのＷＳｉｚが側面で接触した構造とは異なるが、ソ
ース・ドレイン間のオーミック接続という意味では効果
は同じである。さらに、拡散層がすべてＷＳｉｚで被わ
れているため、拡散層の低抵抗化という効果もある。
ためのＷＳｉｚが側面で接触した構造とは異なるが、ソ
ース・ドレイン間のオーミック接続という意味では効果
は同じである。さらに、拡散層がすべてＷＳｉｚで被わ
れているため、拡散層の低抵抗化という効果もある。
さらにまた本発明の他の実施例を第７図により説明する
。第７図もまた本発明をＣＭＯＳ型メモリセルに適用し
た場合の製造方法を示す断面図である。
。第７図もまた本発明をＣＭＯＳ型メモリセルに適用し
た場合の製造方法を示す断面図である。
まず第７図（ａ）に示す如く、Ｐ型ウェル領域２及びＮ
型ウェル領域３が形成されたＳｉ基板の主表面に酸化膜
１８及び５ｉｓＮｈ膜１９を形成し、ホトリソグラフィ
技術により、素子分離の酸化膜やフィールド酸化膜を形
成する予定の部分に溝２０を掘る。
型ウェル領域３が形成されたＳｉ基板の主表面に酸化膜
１８及び５ｉｓＮｈ膜１９を形成し、ホトリソグラフィ
技術により、素子分離の酸化膜やフィールド酸化膜を形
成する予定の部分に溝２０を掘る。
次に、全面にＣＶＤ法により酸化膜をＳｉの溝２０が埋
まる迄被着し、ホトレジスト等を塗布して表面を平坦化
した後、ドライエツチングにて、ホトレジストと酸化膜
をエツチングし、溝２０内にのみ酸化膜が残るようにす
る。その後、第７図（ｂ）に示すように、後に拡散層間
の接続部となるところのみ、埋め込まれた酸化膜を一部
エッチングして、両ウェル間の分離酸化膜４とする。他
の部分はそのまま残してフィールド酸化膜４４とする。
まる迄被着し、ホトレジスト等を塗布して表面を平坦化
した後、ドライエツチングにて、ホトレジストと酸化膜
をエツチングし、溝２０内にのみ酸化膜が残るようにす
る。その後、第７図（ｂ）に示すように、後に拡散層間
の接続部となるところのみ、埋め込まれた酸化膜を一部
エッチングして、両ウェル間の分離酸化膜４とする。他
の部分はそのまま残してフィールド酸化膜４４とする。
さらに、全面にＣＶＤ法によりポリＳｉを被着し、先と
同様にホトレジスト塗布により平坦化した後ドライエツ
チングにて溝内に戻゛すＳｉ １０を残す。次いて、第
７図（ｃ）に示す如く、全面にＷ１４を被着する。
同様にホトレジスト塗布により平坦化した後ドライエツ
チングにて溝内に戻゛すＳｉ １０を残す。次いて、第
７図（ｃ）に示す如く、全面にＷ１４を被着する。
第７図（ｄ）は、その後アニールによりＷ１４とポリ５
ｉｌｏを反応させ、未反応のＷを除去した後の断面構造
であり、Ｐ型ウェル領域とＮ型ウェル領域がＷＳｉｚ１
５ で接続されている。
ｉｌｏを反応させ、未反応のＷを除去した後の断面構造
であり、Ｐ型ウェル領域とＮ型ウェル領域がＷＳｉｚ１
５ で接続されている。
この後１通常のＣＭＯＳ製造プロセスに従って第７図の
ようにＮＭＯＳ及びＰＭＯ８を作製することで１本発明
のＣＭＯＳメモリセルの主要工程は終了する。
ようにＮＭＯＳ及びＰＭＯ８を作製することで１本発明
のＣＭＯＳメモリセルの主要工程は終了する。
第７図（８）から明らかなように、ＮＭＯＳとＰＭＯ５
のソース・ドレイン（拡散層６，７）がＷＳｉｚ１５
によって接続され、これは第一の実施例と同様各々の
側面で接続されている。この製造方法の特徴は、、ＭＯ
Ｓのゲート電極５を形成する前に、ＷＳｉｚの接続部が
形成されているため。
のソース・ドレイン（拡散層６，７）がＷＳｉｚ１５
によって接続され、これは第一の実施例と同様各々の
側面で接続されている。この製造方法の特徴は、、ＭＯ
Ｓのゲート電極５を形成する前に、ＷＳｉｚの接続部が
形成されているため。
ゲート電極をＷＳｉｚの接続部上に配線することが可能
であるため、メモリセル等のレイアウトに自由度を与え
ることである。
であるため、メモリセル等のレイアウトに自由度を与え
ることである。
第８図は上記製造方法によって得られるＣＭＯＳメモリ
セル１ビット分の平面パターンである。拡散層間の接続
部のＷＳｉｚ１５ の上に絶縁膜を介してゲート電極１
５を交差させることができる。
セル１ビット分の平面パターンである。拡散層間の接続
部のＷＳｉｚ１５ の上に絶縁膜を介してゲート電極１
５を交差させることができる。
さらに本発明の他の実施例を第９図により説明する。こ
の実施例はいわゆるＳ○工基板を使用したもので、第９
図（ａ）に示すようにＰ型及びＮ型ウェル２，３の下層
は絶縁層１７である。所定の領域にフィールド酸化膜４
４を形成した後、表面を酸化し第９図（ａ）のように両
ウェル間の、後にＮ型拡散層とＰ型拡散層の接続部とな
るべき部分を開口し、Ｗ１４を被着する。
の実施例はいわゆるＳ○工基板を使用したもので、第９
図（ａ）に示すようにＰ型及びＮ型ウェル２，３の下層
は絶縁層１７である。所定の領域にフィールド酸化膜４
４を形成した後、表面を酸化し第９図（ａ）のように両
ウェル間の、後にＮ型拡散層とＰ型拡散層の接続部とな
るべき部分を開口し、Ｗ１４を被着する。
次いで、６００℃のアニールでＳｉとＷを反応させ未反
応のＷを除去した後、さらに高温のアニールで安定なシ
リサイドＷＳｉｚ１５ を形成し、第９図（ｂ）の構
造とする。
応のＷを除去した後、さらに高温のアニールで安定なシ
リサイドＷＳｉｚ１５ を形成し、第９図（ｂ）の構
造とする。
その後、通常のＣＭＯＳ作製プロセスにより、第９図（
ｃ）の如く、ＮＭＯ８，ＰＭＯ８を形成する。
ｃ）の如く、ＮＭＯ８，ＰＭＯ８を形成する。
この実施例では、Ｎ型拡散層６とＰ型拡散層７がＷＳｉ
ｚ１５ で接続されている。ことは、先の実施例と同様
であるが、ＳＯ工基板を用いたために、製造プロセスが
非常に簡単になったことが一つの特徴である。
ｚ１５ で接続されている。ことは、先の実施例と同様
であるが、ＳＯ工基板を用いたために、製造プロセスが
非常に簡単になったことが一つの特徴である。
以上説明した実施例では、拡散層間の接続材として、Ｗ
Ｓｉｚを用いて説明したが、他の高融点金属のシリサイ
ドＭｏ Ｓ ｉｔ、Ｔ ｉ Ｓ ｉｚ、Ｔ ａ Ｓ ｉ
ｚ等でもよい。またそれらの高融点金属の合金のシリサ
イドでもよい、また、シリサイド単独でなく、ポリＳｉ
上にシリサイドを積層したポリサイドとしてもよい、こ
のときは、被着するＷ等の高融点金属の膜厚を薄くし、
下層のポリＳｉがすべてシリサイド化しないようにすれ
ばよい。
Ｓｉｚを用いて説明したが、他の高融点金属のシリサイ
ドＭｏ Ｓ ｉｔ、Ｔ ｉ Ｓ ｉｚ、Ｔ ａ Ｓ ｉ
ｚ等でもよい。またそれらの高融点金属の合金のシリサ
イドでもよい、また、シリサイド単独でなく、ポリＳｉ
上にシリサイドを積層したポリサイドとしてもよい、こ
のときは、被着するＷ等の高融点金属の膜厚を薄くし、
下層のポリＳｉがすべてシリサイド化しないようにすれ
ばよい。
また以上の実施例は、いずれもＣＭＯＳ型メモリセルを
一例として説明したが、他のＣＭＯＳ型半導体装置やバ
イポーラ型装置、またはＣＭＯＳとバイポーラ素子を同
一基板上に設けた複合型半導体集積回路装置に適用して
も本発明の効果を奏することができる。
一例として説明したが、他のＣＭＯＳ型半導体装置やバ
イポーラ型装置、またはＣＭＯＳとバイポーラ素子を同
一基板上に設けた複合型半導体集積回路装置に適用して
も本発明の効果を奏することができる。
本発明によれば、以上説明したように構成されているの
で以下に記載されるような効果を奏する。
で以下に記載されるような効果を奏する。
第１に、拡散層間のシリサイドにより、異なる導電型拡
散層が電気的にオーミックに接続できている。
散層が電気的にオーミックに接続できている。
第２に、拡散層とシリサイドのコンタクトは各各の側面
でなされており、コンタクトのための平面スペースをと
る必要がない。
でなされており、コンタクトのための平面スペースをと
る必要がない。
第３に、拡散層と接続部材であるシリサイドの高さをそ
ろえることが可能であり、段差を緩和できる。
ろえることが可能であり、段差を緩和できる。
第１図（ａ）（ｂ）（ｃ）は本発明の特徴を従来と比較
するための説明図、第２図（ａ）〜（ｅ）は本発明の一
実施例のＣＭＯＳ型メモリセルの一断面を製造工程順に
示す図、第３図はＣＭＯＳ型メモ型上モリセル１ビツ８
路構成図、第４図は第２図の方法によって製造したＣＭ
ＯＳ型メモリセルの平面パターンの一例を示す平面図、
第５図に従来の方法によって製造した０ＭＯ５型メモリ
セルの平面パターンの一例を示す平面図、第６図（ａ）
（ｂ）、第７図（ａ）〜（ｅ）は本発明の他の実施例の
ＣＭＯＳ型メモリセルの主要な製造工程を説明する断面
図、第８図は第７図の方法による０ＭＯ５型メモリセル
の平面パターンの平面図、第９図（ａ）（ｂ）（ｃ）は
さらに本発明の他の実施例のＣＭＯＳ型メモリセルの主
要な製造工程を説明する断面図である。 ４・・・酸化膜、６，６６・・・Ｎ型拡散層、７，７７
・・・第１図 第２図 第２図 第３図 ｓｓ 第４図 反 ＤＬ 第５図 第６図 第７区 第７図 第８図 を 第９図
するための説明図、第２図（ａ）〜（ｅ）は本発明の一
実施例のＣＭＯＳ型メモリセルの一断面を製造工程順に
示す図、第３図はＣＭＯＳ型メモ型上モリセル１ビツ８
路構成図、第４図は第２図の方法によって製造したＣＭ
ＯＳ型メモリセルの平面パターンの一例を示す平面図、
第５図に従来の方法によって製造した０ＭＯ５型メモリ
セルの平面パターンの一例を示す平面図、第６図（ａ）
（ｂ）、第７図（ａ）〜（ｅ）は本発明の他の実施例の
ＣＭＯＳ型メモリセルの主要な製造工程を説明する断面
図、第８図は第７図の方法による０ＭＯ５型メモリセル
の平面パターンの平面図、第９図（ａ）（ｂ）（ｃ）は
さらに本発明の他の実施例のＣＭＯＳ型メモリセルの主
要な製造工程を説明する断面図である。 ４・・・酸化膜、６，６６・・・Ｎ型拡散層、７，７７
・・・第１図 第２図 第２図 第３図 ｓｓ 第４図 反 ＤＬ 第５図 第６図 第７区 第７図 第８図 を 第９図
Claims (1)
- 【特許請求の範囲】 １、一導電型層と該一導電型層と反対導電型層の間の電
気的接続において、前記一導電型層と前記反対導電型層
の間に金属導電性を示す層を設けられ、前記一導電型層
および前記反対導電型層と前記金属導電性を示す層との
接続が、前記一導電型層及び前記反対導電型層のそれぞ
れの側面で前記金属導電性を示す層と接触する構造の接
続であり、前記金属導電性を示す層の下側に、絶縁層が
設けられていることを特徴とする電気的接続構造。 ２、一導電型層と該一導電型層と反対導電型層の間の電
気的接続において、前記一導電型層と前記反対導電型層
の間に金属導電性を示す層と絶縁層の積層構造が存在す
ることを特徴とする電気的接続構造。 ３、特許請求の範囲第１項または第２項記載の電気的接
続構造において、前記金属導電性を示す層がシリコンと
金属との化合物またはシリコンと金属との化合物とシリ
コンとの積層であることを特徴とする電気的接続構造。 ４、基板上の素子分離の絶縁層の特定の領域上に多結晶
シリコンを形成する工程と、高融点金属と被着する工程
と、前記多結晶シリコンと前記高融点金属とを反対させ
金属珪化物となす工程と、未反応高融点金属を除去する
工程を含むことを特徴とする集積回路装置の製造方法。 ５、特許請求の範囲第１項及び第２項記載の電気的接続
構造を含む、ＣＭＯＳ型半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128843A JPH02308564A (ja) | 1989-05-24 | 1989-05-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128843A JPH02308564A (ja) | 1989-05-24 | 1989-05-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02308564A true JPH02308564A (ja) | 1990-12-21 |
Family
ID=14994759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1128843A Pending JPH02308564A (ja) | 1989-05-24 | 1989-05-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02308564A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11289018A (ja) * | 1997-12-31 | 1999-10-19 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| US7456427B2 (en) | 1991-08-26 | 2008-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor devices and method of manufacturing the same |
-
1989
- 1989-05-24 JP JP1128843A patent/JPH02308564A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7456427B2 (en) | 1991-08-26 | 2008-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor devices and method of manufacturing the same |
| JPH11289018A (ja) * | 1997-12-31 | 1999-10-19 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
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