JP2004342821A - 半導体装置 - Google Patents

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Abstract

【課題】デュアルゲート電極を備えるＣＭＯＳトランジスタ装置において、自己整合的にコンタクトホールの開口を可能とし、活性領域とウェルとの間の電気的リークの問題を解消できるような、半導体装置を提供する。
【解決手段】半導体装置は、ＰＮ対向分離膜３によって平面的に互いに隔てられた２種類の活性領域２０であるＰＭＯＳ領域およびＮＭＯＳ領域を有する半導体基板１と、その上側においてＰＭＯＳ領域、ＰＮ対向分離膜３および上記ＮＭＯＳ領域を一括して横切るように線状に延びるデュアルゲート電極４とを備える。デュアルゲート電極４は、Ｐ型部４ａと、Ｎ型部４ｂと、これらに挟まれたＰＮ接続部とを含む。ＰＮ接続部はシリサイド領域９を含む。シリサイド領域９は、平面的に見てＰＭＯＳ領域ともＮＭＯＳ領域とも離れており、ＰＮ対向分離膜３の領域の内側に形成されている。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特にＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）トランジスタを備える半導体装置に関するものである。
【０００２】
【従来の技術】
ＣＭＯＳトランジスタは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとが対になったものである。デュアルゲート電極とは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで共通にゲート電極として用いる１本の連続したゲート電極であり、ＮＭＯＳトランジスタを構成する領域においてはＮ＋ポリシリコン、ＰＭＯＳトランジスタを構成する領域においてはＰ＋ポリシリコンからなるものである。
【０００３】
ＣＭＯＳトランジスタを備える半導体装置のうち、特にデュアルゲート電極を採用したＣＭＯＳトランジスタを備えるものの場合、従来は、デュアルゲート電極のうちＮ＋ポリシリコン部分とＰ＋ポリシリコン部分との間の低抵抗接続を実現するために、自己整合型高融点金属シリサイド化技術を用いて、活性領域の全域、デュアルゲート電極および配線の全域のみを選択的にシリサイド化していた。その一例は、たとえば、特開昭５９−１０７５４０号公報（特許文献１）に示される。
【０００４】
【特許文献１】
特開昭５９−１０７５４０号公報
【０００５】
【発明が解決しようとする課題】
従来は、活性領域、デュアルゲート電極および配線の全域に対してシリサイド化していたので、シリサイド化した後でデュアルゲート電極の上側を覆うようにデュアルゲート電極と同形の絶縁膜を形成することはできなかった。そのため、このような絶縁膜をストッパ膜として利用して自己整合的にコンタクトホールを開口するようなことができなかった。
【０００６】
また、活性領域の全域が高融点金属シリサイド化される場合、シリサイド化の異常進行などの不具合により、活性領域とウェルとの間の電気的リークをもたらすことがしばしば発生していた。そのため、活性領域のシリサイド化は好ましくなかった。
【０００７】
そこで、本発明は、デュアルゲート電極を備えるＣＭＯＳトランジスタ装置において、自己整合的にコンタクトホールの開口を可能とし、活性領域とウェルとの間の電気的リークの問題を解消できるような、半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明に基づく半導体装置は、ＰＮ対向分離膜によって平面的に互いに隔てられた２種類の活性領域であるＰＭＯＳ領域およびＮＭＯＳ領域を有する半導体基板と、上記半導体基板の上側において上記ＰＭＯＳ領域、上記ＰＮ対向分離膜および上記ＮＭＯＳ領域を一括して横切るように線状に延びるデュアルゲート電極とを備える。ただし、上記デュアルゲート電極は、上記ＰＭＯＳ領域上に位置するＰ型部と、上記ＮＭＯＳ領域上に位置するＮ型部と、上記Ｐ型部と上記Ｎ型部とに挟まれたＰＮ接続部とを含む。上記ＰＮ接続部は、シリサイド化されたシリサイド領域を含む。上記シリサイド領域は、平面的に見て、上記ＰＭＯＳ領域とも上記ＮＭＯＳ領域とも離れており、上記ＰＮ対向分離膜の領域の内側に形成されている。
【０００９】
【発明の実施の形態】
（実施の形態１）
（構成）
図１〜図３を参照して、本発明に基づく実施の形態１における半導体装置について説明する。図１は、説明の便宜上、デュアルゲート電極４が直接見えるようにデュアルゲート電極４の上側を覆うシリサイド化防止膜８およびゲートエッチングマスク５を取り去った状態で表示している。図２は、図１におけるＩＩ−ＩＩ線に関する矢視断面図である。図３は、図１におけるＩＩＩ−ＩＩＩ線に関する矢視断面図である。この半導体装置は、図２、図３に示すように半導体基板１とデュアルゲート電極４とを備える。半導体基板１の表面は部分的に分離絶縁膜２に覆われている。半導体基板１は、図１に示すように、分離絶縁膜２の一部であるＰＮ対向分離膜３によって平面的に互いに隔てられた２種類の活性領域２０として、ＰＭＯＳ領域、ＮＭＯＳ領域を有する。
【００１０】
デュアルゲート電極４は、半導体基板１の上側においてＰＭＯＳ領域、ＰＮ対向分離膜３およびＮＭＯＳ領域を一括して横切るように線状に延びている。デュアルゲート電極４は、ＰＭＯＳ領域上に位置するＰ型部としてのＰ型ポリシリコン部４ａと、ＮＭＯＳ領域上に位置するＮ型部としてのＮ型ポリシリコン部４ｂとを含む。さらに、デュアルゲート電極４は、Ｐ型ポリシリコン部４ａとＮ型ポリシリコン部４ｂとに挟まれたＰＮ接続部を含む。ＰＮ接続部は、シリサイド領域９を含む。シリサイド領域は、シリサイド化された領域である。シリサイド領域９は、平面的に見て、ＰＭＯＳ領域ともＮＭＯＳ領域とも離れて、ＰＮ対向分離膜３の内側に収まる位置関係にある。
【００１１】
図１では、コンタクト１２は記号化されて表示されている。コンタクト１２は活性領域２０に対して電気的接続を確保するためのものであり、平面的に見てデュアルゲート電極４を挟みこむ位置で活性領域２０に形成されている。コンタクト１２は、平面的に見てデュアルゲート電極４に一部重なる位置にある。
【００１２】
図２に示すように、デュアルゲート電極４はＰＮ接続部を除いて、サイドウォール絶縁膜６に覆われ、さらにその上からシリサイド化防止膜８によって覆われている。ＰＮ接続部においては、サイドウォール絶縁膜６もシリサイド化防止膜８もなく、サリサイド開口部７となっている。シリサイド領域９はサリサイド開口部７の内部に露出している。図３に示すように、デュアルゲート電極４にコンタクト１２が重なる位置においては、シリサイド化防止膜８はないが、デュアルゲート電極４はサイドウォール絶縁膜６に覆われることによってコンタクト１２との間の電気的絶縁が保たれている。
【００１３】
デュアルゲート電極４のうちシリサイド領域９以外の部分は、実質的にシリサイド化防止膜８に覆われている。この構成であれば、後述のように自己整合的にシリサイド化を行なうことができ、好都合である。
【００１４】
（作用・効果）
本実施の形態における半導体装置は、デュアルゲート電極４を備えるＣＭＯＳトランジスタ装置でありながら、シリサイド領域９はＰＮ接続部に限られ、デュアルゲート電極４の他の部分は、サイドウォール絶縁膜６に覆われているので、自己整合的にコンタクトホールの開口が可能であり、現に自己整合的に形成されたコンタクト１２を備えている。この半導体装置では、活性領域２０の全域をシリサイド化しなくてもよいので、活性領域とウェルとの間の電気的リークの問題を解消することができる。
【００１５】
特に、この半導体装置では、シリサイド領域９が、平面的に見て、ＰＭＯＳ領域ともＮＭＯＳ領域とも離れて、ＰＮ対向分離膜３の内側に収まる位置関係にあるが、このようになっていることが、シリサイド領域９と活性領域２０との間の電気的リークを防止する上で好ましい。
【００１６】
この半導体装置では、コンタクト１２は、平面的に見てデュアルゲート電極４に一部重なる位置にあるが、全く重ならない位置関係であっても本発明の効果はある程度享受することができる。しかし、本発明を適用する場合、一部重なるようにすることが可能であり、一部重なるようにすることで、トランジスタの占有面積を削減することができるため、一部重なるように配置することが好ましい。試算によれば、コンタクトとデュアルゲート電極との間で距離をとる必要があった従来の構成に比べて、一部重なる構造にすることができる本実施の形態の構成では、トランジスタの占有面積を約３割削減できることがわかっている。
【００１７】
また、コンタクト１２は、平面的に見てシリサイド領域９を避けた位置に配置されている。すなわち、コンタクト１２とシリサイド領域９とは重ならないようになっている。こうすることが、シリサイド領域９とコンタクト１２との間の電気的リークを防止する上で好ましい。コンタクト１２は、平面的に見てＰＮ対向分離膜３も避けた位置に配置されている。こうすることが、コンタクト１２による活性領域２０との間の電気的接続を効率良く確保する上で好ましい。
【００１８】
シリサイド化防止膜８は、シリコン窒化膜を含んでいることが好ましい。形成容易であり、電極部分のシリサイド化を防止するのに適当な材料だからである。
【００１９】
（製造方法）
図４〜図８、図２、図３を参照して、本実施の形態における半導体装置の製造方法について説明する。なお、図４、図６および図８は、図２と同じ見方での断面図である。図５、図７および図９は、図３と同じ見方での断面図である。
【００２０】
まず、図４、図５に示すように、半導体基板１の上面にゲート酸化膜１３を形成し、その上側にデュアルゲート電極４の材料となるポリシリコン膜を形成する。このポリシリコン膜は、公知技術を用いて、ＮＭＯＳ領域ではＮ型ポリシリコンとなり、ＰＭＯＳ領域ではＰ型ポリシリコンとなるように形成する。このポリシリコン膜の上側を覆うようにシリコン窒化膜を含んだ絶縁膜を形成し、この絶縁膜をパターニングしてゲートエッチングマスク５とする。このゲートエッチングマスク５をエッチングマスクに用いて、ポリシリコン膜のパターニングを行なう。こうして、図４、図５に示すデュアルゲート電極４の構造が得られる。
【００２１】
図６、図７に示すように、ゲートエッチングマスク５に覆われたデュアルゲート電極４の側面を覆うようにサイドウォール絶縁膜６を形成する。
【００２２】
図８、図９に示すように、全面を上側から覆うようにシリサイド化防止膜８を形成する。シリサイド化防止膜８はシリコン窒化膜で形成することが好ましい。シリサイド化防止膜８およびゲートエッチングマスク５をＰＮ接続部のみ開口するようにエッチングなどで除去する。こうして、図８に示すようにサリサイド開口部７が形成される。デュアルゲート電極４のうちこのサリサイド開口部７に露出した部分のみがシリサイド化されるように、シリサイド化を行なう。デュアルゲート電極４のうちシリサイド領域とすべき部分以外は実質的にシリサイド化防止膜８で覆われているのでシリサイド化は自己整合的に行なうことができる。こうして、図８に示すように、シリサイド領域９が形成される。
【００２３】
図２、図３に示すように、上側に層間絶縁膜１０を堆積させる。この層間絶縁膜１０に対して、平面的に見てデュアルゲート電極４にオーバーラップする形で自己整合的にコンタクトホールを開口する。このコンタクトホールの開口の際には、シリサイド化防止膜８はストッパ膜として利用される。コンタクトホールが平面的に見て活性領域２０に直接重なり合う部分においてのみコンタクトホールは活性領域２０の表面にまで達する。コンタクトホールに導電体を充填し、コンタクト１２を形成する。こうして、図１〜図３に示した半導体装置を得ることができる。
【００２４】
（ジャンクションリーク特性）
従来の構造でシリサイド領域の上にコンタクトが重なった場合、ジャンクションリークのリーク電流値が図１１に示すようにばらつくことがあった。しかし、本発明の適用により、シリサイド領域の上にコンタクトが重ならない構成にした場合、図１０に示すように、ジャンクションリークのリーク電流値はばらつきが小さくなり、ジャンクションリーク特性をコントロールすることができるようになる。
【００２５】
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【００２６】
【発明の効果】
本発明によれば、デュアルゲート電極を備えるＣＭＯＳトランジスタ装置において、自己整合的にコンタクトホールの開口を可能とし、活性領域とウェルとの間の電気的リークの問題を解消することができる。
【図面の簡単な説明】
【図１】本発明に基づく実施の形態１における半導体装置の平面図である。
【図２】図１におけるＩＩ−ＩＩ線に関する矢視断面図である。
【図３】図１におけるＩＩＩ−ＩＩＩ線に関する矢視断面図である。
【図４】本発明に基づく実施の形態１における半導体装置の製造方法の第１の工程における縦断面図である。
【図５】本発明に基づく実施の形態１における半導体装置の製造方法の第１の工程における横断面図である。
【図６】本発明に基づく実施の形態１における半導体装置の製造方法の第２の工程における縦断面図である。
【図７】本発明に基づく実施の形態１における半導体装置の製造方法の第２の工程における横断面図である。
【図８】本発明に基づく実施の形態１における半導体装置の製造方法の第２の工程における縦断面図である。
【図９】本発明に基づく実施の形態１における半導体装置の製造方法の第２の工程における横断面図である。
【図１０】本発明に基づく実施の形態１における半導体装置のジャンクションリーク特性を示すグラフである。
【図１１】従来技術に基づく半導体装置のジャンクションリーク特性を示すグラフである。
【符号の説明】
１ 半導体基板、２ 分離絶縁膜、３ ＰＮ対向分離膜、４ デュアルゲート電極、４ａ Ｐ型ポリシリコン部、４ｂ Ｎ型ポリシリコン部、５ ゲートエッチングマスク、６ サイドウォール絶縁膜、７ サリサイド開口部、８ シリサイド化防止膜、９ シリサイド領域、１０ 層間絶縁膜、１１ コンタクトホール、１２ コンタクト、１３ ゲート酸化膜、１４ ソース／ドレイン領域、１５ コンタクト、２０ 活性領域、２１ ＰＭＯＳ領域、２２ ＮＭＯＳ領域。

Claims (6)

  1. ＰＮ対向分離膜によって平面的に互いに隔てられた２種類の活性領域であるＰＭＯＳ領域およびＮＭＯＳ領域を有する半導体基板と、前記半導体基板の上側において前記ＰＭＯＳ領域、前記ＰＮ対向分離膜および前記ＮＭＯＳ領域を一括して横切るように線状に延びるデュアルゲート電極とを備え、
    前記デュアルゲート電極は、前記ＰＭＯＳ領域上に位置するＰ型部と、前記ＮＭＯＳ領域上に位置するＮ型部と、前記Ｐ型部と前記Ｎ型部とに挟まれたＰＮ接続部とを含み、
    前記ＰＮ接続部は、シリサイド化されたシリサイド領域を含み、前記シリサイド領域は、平面的に見て、前記ＰＭＯＳ領域とも前記ＮＭＯＳ領域とも離れており、前記ＰＮ対向分離膜の領域の内側に形成されている、半導体装置。
  2. 前記デュアルゲート電極のうち前記シリサイド領域以外の部分は、実質的にシリサイド化防止膜に覆われている、請求項１に記載の半導体装置。
  3. 前記シリサイド化防止膜は、シリコン窒化膜を含んでいる、請求項２に記載の半導体装置。
  4. 平面的に見て前記デュアルゲート電極に一部重なるような位置で、前記活性領域上に配置されたコンタクトを備える、請求項１から３のいずれかに記載の半導体装置。
  5. 前記コンタクトは、平面的に見て前記シリサイド領域を避けた位置に配置されている、請求項４に記載の半導体装置。
  6. 前記コンタクトは、平面的に見て前記ＰＮ対向分離膜を避けた位置に配置されている、請求項４または５に記載の半導体装置。
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