KR100678447B1 - 반도체장치 - Google Patents

반도체장치 Download PDF

Info

Publication number
KR100678447B1
KR100678447B1 KR1020040002531A KR20040002531A KR100678447B1 KR 100678447 B1 KR100678447 B1 KR 100678447B1 KR 1020040002531 A KR1020040002531 A KR 1020040002531A KR 20040002531 A KR20040002531 A KR 20040002531A KR 100678447 B1 KR100678447 B1 KR 100678447B1
Authority
KR
South Korea
Prior art keywords
gate electrode
region
insulating film
silicide
insulating layer
Prior art date
Application number
KR1020040002531A
Other languages
English (en)
Other versions
KR20040098504A (ko
Inventor
아시다모토이
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 르네사스 테크놀로지 filed Critical 가부시끼가이샤 르네사스 테크놀로지
Publication of KR20040098504A publication Critical patent/KR20040098504A/ko
Application granted granted Critical
Publication of KR100678447B1 publication Critical patent/KR100678447B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H01L21/8228—Complementary devices, e.g. complementary transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects

Abstract

반도체장치는, PN대향분리막(3)에 의해 평면적으로 서로 이격된 2종류의 활성영역(20)인 PMOS영역 및 NMOS영역을 갖는 반도체 기판(1)과, 그 상측에 있어서 PMOS영역, PN대향분리막(3) 및 상기 NMOS영역을 일괄하여 가로지르도록 선형으로 연장되는 듀얼게이트전극(4)을 구비한다. 듀얼게이트전극(4)은, P형부(4a)와, N형부(4b)와, 이들에 끼워진 PN 접속부를 포함한다. PN 접속부는 실리사이드영역(9)을 포함한다. 실리사이드영역(9)은, 평면적으로 볼 때 PMOS영역과도 NMOS영역과도 떨어져 있으며, PN대향분리막(3)의 영역의 내측에 형성되어 있다.
CMOS 트랜지스터, 듀얼게이트전극, 자기정합, 전기적 리이크, 대향분리막, 실리사이드

Description

반도체장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명에 근거한 실시예 1에 있어서의 반도체장치의 평면도이다.
도 2는 도 1에 있어서의 II-II선에 관한 화살표 방향에서 본 단면도이다.
도 3은 도 1에 있어서의 III-III선에 관한 화살표 방향에서 본 단면도이다.
도 4는 본 발명에 근거한 실시예 1에 있어서의 반도체장치의 제조방법의 제 1 공정에서의 종단면도이다.
도 5는 본 발명에 근거한 실시예 1에 있어서의 반도체장치의 제조방법의 제 1 공정에서의 횡단면도이다.
도 6은 본 발명에 근거한 실시예 1에 있어서의 반도체장치의 제조방법의 제 2 공정에서의 종단면도이다.
도 7은 본 발명에 근거한 실시예 1에 있어서의 반도체장치의 제조방법의 제 2 공정에서의 횡단면도이다.
도 8은 본 발명에 근거한 실시예 1에 있어서의 반도체장치의 제조방법의 제 3 공정에서의 종단면도이다.
도 9는 본 발명에 근거한 실시예 1에 있어서의 반도체장치의 제조방법의 제 3 공정에서의 횡단면도이다.
도 10은 본 발명에 근거한 실시예 1에 있어서의 반도체장치의 접합 리이크 특성을 나타낸 그래프이다.
도 11은 종래기술에 근거한 반도체장치의 접합 리이크 특성을 나타낸 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
1: 반도체 기판 2: 분리절연막
3: PN대향분리막 4: 듀얼게이트전극
4a: P형 폴리실리콘부 4b: N형 폴리실리콘부
5: 게이트 에칭마스크 6: 측벽절연막
7: 살리사이드 개구부 8: 실리사이드화 방지막
9: 실리사이드영역 10: 층간절연막
11: 콘택홀 12: 콘택
13: 게이트산화막 14: 소스/드레인영역
15: 콘택 20: 활성영역
21: PMOS영역 22: NMOS영역
본 발명은, 반도체장치, 특히 CMOS(Complementary Metal Oxide Semiconductor: 상보형금속산화막반도체) 트랜지스터를 구비한 반도체장치에 관한 것이다.
CMOS 트랜지스터는, NMOS 트랜지스터와 PMOS 트랜지스터가 쌍을 이룬 것이다. 듀얼게이트전극이란, NMOS 트랜지스터와 PMOS 트랜지스터에서 공통으로 게이트전극으로서 사용하는 1개의 연속된 게이트전극으로, NMOS 트랜지스터를 구성하는 영역에서는 N+ 폴리실리콘, PMOS 트랜지스터를 구성하는 영역에서는 P+ 폴리실리콘으로 이루어진 것이다.
CMOS 트랜지스터를 구비한 반도체장치 중에서, 특히 듀얼게이트전극을 채용한 CMOS 트랜지스터를 구비한 것인 경우, 종래에는, 듀얼게이트전극 중에서 N+ 폴리실리콘 부분과 P+ 폴리실리콘 부분 사이의 저저항 접속을 실현하기 위해, 자기정합형 고융점 금속 실리사이드화 기술을 이용하여, 활성영역의 전체 영역, 듀얼게이트전극 및 배선의 전체 영역 만을 선택적으로 실리사이드화하고 있었다. 그것의 일례는, 예를 들면, 일본 특개소 59-107540호 공보에 개시된다.
종래에는, 활성영역, 듀얼게이트전극 및 배선의 전체 영역에 대해 실리사이드화하고 있었기 때문에, 실리사이드화된 후에 듀얼게이트전극의 상측을 덮도록 듀얼게이트전극과 같은 형태의 절연막을 형성하는 것은 불가능하였다. 그 때문에, 이와 같은 절연막을 스톱퍼막으로서 이용하여 자기정합적으로 콘택홀을 개구하는 것 과 같은 일이 불가능하였다.
또한, 활성영역의 전체 영역이 고융점 금속 실리사이드화되는 경우, 실리사이드화의 이상진행 등의 문제점에 의해, 활성영역과 웰 사이의 전기적 리이크를 일으키는 일이 종종 발생하고 있었다. 그 때문에, 활성영역의 실리사이드화는 바람직하지 않았었다.
본 발명은, 듀얼게이트전극을 구비한 CMOS 트랜지스터장치에 있어서, 자기정합적으로 콘택홀의 개구를 가능하게 하고, 활성영역과 웰 사이의 전기적 리이크의 문제를 해소할 수 있도록 하는, 반도체장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 근거한 반도체장치는, PN대향분리막에 의해 평면적으로 서로 이격된 2종류의 활성영역인 PMOS영역 및 NMOS영역을 갖는 반도체 기판과, 상기 반도체 기판의 상측에 있어서 상기 PMOS영역, 상기 PN대향분리막 및 상기 NMOS영역을 일괄하여 가로지르도록 선형으로 연장되는 듀얼게이트전극을 구비한다. 단, 상기 듀얼게이트전극은, 상기 PMOS영역 상에 위치하는 P형부와, 상기 NMOS영역 상에 위치하는 N형부와, 상기 P형부와 상기 N형부에 끼워진 PN 접속부를 포함한다. 상기 PN 접속부는, 실리사이드화된 실리사이드영역을 포함한다. 상기 실리사이드영역은, 평면적으로 볼 때, 상기 PMOS영역과도 상기 NMOS영역과도 떨어져 있으며, 상기 PN대향분리막의 영역의 내측에 형성되어 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명확해질 것이다.
(실시예 1)
도 1∼도 3을 참조하여, 본 발명에 근거한 실시예 1에 있어서의 반도체장치에 관해 설명한다. 도 1은, 설명의 편의상, 듀얼게이트전극(4)이 직접 보이도록 듀얼게이트전극(4)의 상측을 덮는 실리사이드화 방지막(8) 및 게이트 에칭마스크(5)를 제거한 상태로 표시하고 있다. 도 2는, 도 1에 있어서의 II-II선에 관한 화살표 방향에서 본 단면도이다. 도 3은, 도 1에 있어서 III-III선에 관한 화살표 방향에서 본 단면도이다. 이 반도체장치는, 도 2, 도 3에 나타낸 바와 같이 반도체 기판(1)과 듀얼게이트전극(4)을 구비한다. 반도체 기판(1)의 표면은 부분적으로 분리절연막(2)으로 덮여 있다. 반도체 기판(1)은, 도 1에 나타낸 바와 같이, 분리절연막(2)의 일부인 PN대향분리막(3)에 의해 평면적으로 서로 이격된 2종류의 활성영역(20)으로서, PMOS영역, NMOS영역을 갖는다.
듀얼게이트전극(4)은, 반도체 기판(1)의 상측에 있어서 PMOS영역, PN대향분리막(3) 및 NMOS영역을 일괄하여 가로지르도록 선형으로 연장되어 있다. 듀얼게이트전극(4)은, PMOS영역 상에 위치하는 P형부로서의 P형 폴리실리콘부(4a)와, NMOS영역 상에 위치하는 N형부로서의 N형 폴리실리콘부(4b)를 포함한다. 더구나, 듀얼게이트전극(4)은, P형 폴리실리콘부(4a)와 N형 폴리실리콘부(4b)에 끼워진 PN 접속부를 포함한다. PN 접속부는, 실리사이드영역(9)을 포함한다. 실리사이드영역은, 실리사이드화된 영역이다. 실리사이드영역(9)은, 평면적으로 볼 때, PMOS영역과도 NMOS영역과도 떨어져, PN대향분리막(3)의 내측에 수납되는 위치관계에 있다.
도 1에서는, 콘택(12)은 기호화되어 표시되어 있다. 콘택(12)은 활성영역(20)에 대해 전기적 접속을 확보하기 위한 것으로, 평면적으로 볼 때 듀얼게이트전극(4)을 끼우는 위치로 활성영역(20)에 형성되어 있다. 콘택(12)은, 평면적으로 볼 때 듀얼게이트전극(4)에 일부 겹치는 위치에 있다.
도 2에 나타낸 바와 같이, 듀얼게이트전극(4)은 PN 접속부를 제외하고, 측벽절연막(6)에 덮이고, 더구나 그 위에서 실리사이드화 방지막(8)에 의해 덮여 있다. PN 접속부에서는, 측벽절연막(6)도 실리사이드화 방지막(8)도 없으며, 살리사이드 개구부(7)로 되어 있다. 실리사이드영역(9)은 살리사이드 개구부(7)의 내부에 노출되어 있다. 도 3에 나타낸 바와 같이, 듀얼게이트전극(4)에 콘택(12)이 겹치는 위치에 있어서는, 실리사이드화 방지막(8)은 없지만, 듀얼게이트전극(4)은 측벽절연막(6)으로 덮이는 것에 의해 콘택(12)과의 사이의 전기적 절연이 유지되어 있다.
듀얼게이트전극(4) 중에서 실리사이드영역(9) 이외의 부분은, 실질적으로 실리사이드화 방지막(8)으로 덮여 있다. 이 구성이면, 후술한 것과 같이 자기정합적으로 실리사이드화를 행할 수 있어, 매우 적합하다.
본 실시예에 있어서의 반도체장치는, 듀얼게이트전극(4)을 구비한 CMOS 트랜지스터장치이면서, 실리사이드영역(9)은 PN 접속부에 한정되고, 듀얼게이트전극(4)의 다른 부분은, 측벽절연막(6)으로 덮여 있기 때문에, 자기정합적으로 콘택홀의 개구가 가능하며, 실제로 자기정합적으로 형성된 콘택(12)을 구비하고 있다. 이 반도체장치에서는, 활성영역(20)의 전체 영역을 실리사이드화하지 않아도 되므로, 활성영역과 웰 사이의 전기적 리이크의 문제를 해소할 수 있다.
특히, 이 반도체장치에서는, 실리사이드영역(9)이, 평면적으로 볼 때, PMOS영역과도 NMOS영역과도 떨어져, PN대향분리막(3)의 내측에 수납되는 위치관계에 있지만, 이와 같이 되어 있는 것이, 실리사이드영역(9)과 활성영역(20) 사이의 전기적 리이크를 방지하는 데에 있어서 바람직하다.
이 반도체장치에서는, 콘택(12)은, 평면적으로 볼 때 듀얼게이트전극(4)에 일부 겹치는 위치에 있지만, 전혀 겹치지 않는 위치관계라도 본 발명의 효과는 어느 정도 향유할 수 있다. 그러나, 본 발명을 적용하는 경우, 일부 겹치도록 하는 것이 가능하며, 일부 겹치도록 함으로써, 트랜지스터의 점유면적을 삭감할 수 있으므로, 일부 겹치도록 배치하는 것이 바람직하다. 계산에 따르면, 콘택과 듀얼게이트전극 사이에 거리를 둘 필요가 있었던 종래의 구성에 비해, 일부 겹치는 구조로 할 수 있는 본 실시예의 구성에서는, 트랜지스터의 점유면적을 약 3할 삭감할 수 있다는 것이 파악되었다.
또한, 콘택(12)은, 평면적으로 볼 때 실리사이드영역(9)을 피한 위치에 배치되어 있다. 즉, 콘택(12)과 실리사이드영역(9)과는 겹치지 않도록 되어 있다. 이렇게 하는 것이, 실리사이드영역(9)과 콘택(12) 사이의 전기적 리이크를 방지하는데에 있어서 바람직하다. 콘택(12)은, 평면적으로 볼 때 PN대향분리막(3)도 피한 위치에 배치되어 있다. 이렇게 하는 것이, 콘택(12)에 의한 활성영역(20) 사이의 전기적 접속을 효율좋게 확보하는 데에 있어서 바람직하다.
실리사이드화 방지막(8)은, 실리콘질화막을 포함하고 있는 것이 바람직하다. 형성이 용이하며, 전극 부분의 실리사이드화를 방지하는데 적당한 재료이기 때문이다.
도 4∼도 8, 도 2, 도 3을 참조하여, 본 실시예에 있어서의 반도체장치의 제조방법에 관해 설명한다. 이때, 도 4, 도 6 및 도 8은, 도 2와 동일한 방향에서의 단면도이다. 도 5, 도 7 및 도 9는, 도 3과 동일한 방향에서의 단면도이다.
우선, 도 4, 도 5에 나타낸 바와 같이, 반도체 기판(1)의 상면에 게이트산화막(13)을 형성하고, 그 상측에 듀얼게이트전극(4)의 재료가 되는 폴리실리콘막을 형성한다. 이 폴리실리콘막은, 공지기술을 사용하여, NMOS영역에서는 N형 폴리실리콘이 되고, PMOS영역에서는 P형 폴리실리콘이 되도록 형성한다. 이 폴리실리콘막의 상측을 덮도록 실리콘질화막을 포함한 절연막을 형성하고, 이 절연막을 패터닝하여 게이트 에칭마스크(5)로 한다. 이 게이트 에칭마스크(5)를 에칭마스크로 사용하여, 폴리실리콘막의 패터닝을 행한다. 이렇게 해서, 도 4, 도 5에 나타낸 듀얼게이트전극(4)의 구조가 얻어진다.
도 6, 도 7에 나타낸 바와 같이, 게이트 에칭마스크(5)로 덮인 듀얼게이트전극(4)의 측면을 덮도록 측벽절연막(6)을 형성한다. 다만, 측벽절연막(6)을 형성하기 전에, 듀얼게이트전극(4)을 끼우도록 노출하고 활성영역에 소스/드레인영역(14)이 형성되어 있다.
도 8, 도 9에 나타낸 바와 같이, 전체면을 상측에서 덮도록 실리사이드화 방지막(8)을 형성한다. 실리사이드화 방지막(8)은 실리콘질화막으로 형성하는 것이 바람직하다. 실리사이드화 방지막(8) 및 게이트 에칭마스크(5)를 PN 접속부만 개구하도록 에칭 등으로 제거한다. 이렇게 해서, 도 8에 나타낸 바와 같이 살리사이드 개구부(7)가 형성된다. 듀얼게이트전극(4) 중에서 이 살리사이드 개구부(7)에 노출한 부분만이 실리사이드화되도록, 실리사이드화를 행한다. 듀얼게이트전극(4) 중에서 실리사이드영역으로 되어야 할 부분 이외는 실질적으로 실리사이드화 방지막(8)으로 덮여 있기 때문에 실리사이드화는 자기정합적으로 행할 수 있다. 이렇게 해서, 도 8에 나타낸 바와 같이, 실리사이드영역(9)이 형성된다.
도 2, 도 3에 나타낸 바와 같이, 상측에 층간절연막(10)을 퇴적시킨다. 이 층간절연막(10)에 대해, 평면적으로 볼 때 듀얼게이트전극(4)에 오버랩하는 형태로 자기정합적으로 콘택홀을 개구한다. 이 콘택홀의 개구시에는, 실리사이드화 방지막(8)은 스톱퍼막으로서 이용된다. 콘택홀이 평면적으로 볼 때 활성영역(20)에 직접 겹치는 부분에서만 콘택홀은 활성영역(20)의 표면에까지 이른다. 콘택홀에 도전체를 충전하여, 콘택(12)을 형성한다. 이렇게 해서, 도 1∼도 3에 나타낸 반도체장치를 얻을 수 있다.
도 10, 도 11은 인가하는 전압값(VH) 대하여 리이크 전류값(IH)의 변화의 모양을 그래프에 나타내고 있다.
종래의 구조에서 실리사이드영역 위에 콘택이 겹친 경우, 접합 리이크의 리이크 전류값이 도 11에 나타낸 것과 같이 변동하는 일이 있었다. 그러나, 본 발명의 적용에 의해, 실리사이드영역 위에 콘택이 겹치지 않는 구성으로 한 경우, 도 10에 나타낸 바와 같이, 접합 리이크의 리이크 전류값은 변동이 작아져, 접합 리이크 특성을 콘트롤 할 수 있게 된다.
삭제
본 발명에 따르면, 듀얼게이트전극을 구비한 CMOS 트랜지스터장치에 있어서, 자기정합적으로 콘택홀의 개구를 가능하게 하여, 활성영역과 웰 사이의 전기적 리이크의 문제를 해소할 수 있다.

Claims (11)

  1. 삭제
  2. 삭제
  3. 삭제
  4. PN대향분리막에 의해 평면적으로 서로 이격된 2종류의 활성영역인 PMOS영역 및 NMOS영역을 갖는 반도체기판과,
    상기 PMOS영역을 가로질러 연장되고 상기 PN대향분리막 위로 연장되는 P형 폴리실리콘의 제1게이트전극과,
    상기 제1게이트전극 양측의 상기 PMOS영역에 형성된 제1소스/드레인영역과,
    상기 NMOS영역을 가로질러 연장되고 상기 PN대향분리막 위로 연장되는 N형 폴리실리콘의 제2게이트전극과,
    상기 제2게이트전극 양측의 상기 NMOS영역에 형성된 제2소스/드레인영역과,
    상기 PMOS영역에 있는 상기 제1게이트전극 위에 형성된 제1절연막과,
    상기 NMOS영역에 있는 상기 제2게이트전극 위에 형성된 제2절연막과,
    상기 제1게이트전극과 상기 제1절연막의 측면에 형성된 제1측벽절연막과,
    상기 제2게이트전극과 상기 제2절연막의 측면에 형성된 제2측벽절연막과,
    상기 PN대향분리막 위에 형성되고, 상기 제1게이트전극에 접촉되는 제1측면과 상기 제2게이트전극에 접촉되는 제2측면을 갖는 실리사이드영역과,
    상기 제1게이트전극, 상기 제1절연막, 상기 제1소스/드레인영역 위에 형성되고, 평면적으로 상기 제2소스/드레인영역과 상기 제2게이트전극 중의 하나와 겹쳐진 콘택홀을 갖는 층간절연막과,
    상기 콘택홀에 채워지고 전기적으로 상기 제2소스/드레인영역 중의 하나에 연결되는 도전체를 구비하고,
    상기 실리사이드막의 제1측면 및 제2측면은 평면적으로 상기 PN대향분리막 내부에 있고, 상기 2종류의 활성영역에 연장되지 않으며,
    상기 층간절연막은 상기 실리사이드막의 전체 표면을 덮도록 된 반도체장치.
  5. 제 4 항에 있어서,
    상기 제1절연막은 실리콘질화막을 포함하고,
    상기 층간절연막은 실리콘산화막을 포함하는 것을 특징으로 하는 반도체장치.
  6. 제 4 항에 있어서,
    상기 제1절연막은 상기 실리사이드영역이 형성된 부분을 제외하고 상기 제1게이트전극의 전체 상부표면을 덮는 것을 특징으로 하는 반도체장치.
  7. 제 6 항에 있어서,
    상기 제2절연막은 상기 실리사이드영역이 형성된 부분을 제외하고 상기 제2게이트전극의 전체 상부표면을 덮는 것을 특징으로 하는 반도체장치.
  8. PN대향분리막에 의해 평면적으로 서로 이격된 2종류의 활성영역인 PMOS영역 및 NMOS영역을 갖는 반도체기판과,
    상기 PMOS영역을 가로질러 연장되고 상기 PN대향분리막 위로 연장되는 P형 폴리실리콘의 제1게이트전극과,
    상기 제1게이트전극 양측의 상기 PMOS영역에 형성된 제1소스/드레인영역과,
    상기 NMOS영역을 가로질러 연장되고 상기 PN대향분리막 위로 연장되는 N형 폴리실리콘의 제2게이트전극과,
    상기 제2게이트전극 양측의 상기 NMOS영역에 형성된 제2소스/드레인영역과,
    상기 PMOS영역에 있는 상기 제1게이트전극 위에 형성된 제1절연막과,
    상기 NMOS영역에 있는 상기 제2게이트전극 위에 형성된 제2절연막과,
    상기 제1게이트전극과 상기 제1절연막의 측면에 형성된 제1측벽절연막과,
    상기 제2게이트전극과 상기 제2절연막의 측면에 형성된 제2측벽절연막과,
    상기 PN대향분리막 위에 형성되고, 상기 제1게이트전극에 접촉되는 제1측면과 상기 제2게이트전극에 접촉되는 제2측면을 갖는 실리사이드영역과,
    상기 제1게이트전극, 상기 제1절연막, 상기 제1소스/드레인영역 위에 형성되고, 평면적으로 상기 제2소스/드레인영역과 상기 제2측벽절연막 중의 하나와 겹쳐진 콘택홀을 갖는 층간절연막과,
    상기 콘택홀에 채워지고 전기적으로 상기 제2소스/드레인영역 중의 하나에 연결되는 도전체를 구비하고,
    상기 실리사이드막의 제1측면 및 제2측면은 평면적으로 상기 PN대향분리막 내부에 있고, 상기 2종류의 활성영역에 연장되지 않으며,
    상기 층간절연막은 상기 실리사이드막의 전체 표면을 덮도록 된 반도체장치.
  9. 제 8 항에 있어서,
    상기 제1절연막은 실리콘질화막을 포함하고,
    상기 층간절연막은 실리콘산화막을 포함하는 것을 특징으로 하는 반도체장치.
  10. 제 8 항에 있어서,
    상기 제1절연막은 상기 실리사이드영역이 형성된 부분을 제외하고 상기 제1게이트전극의 전체 상부표면을 덮는 것을 특징으로 하는 반도체장치.
  11. 제 10 항에 있어서,
    상기 제2절연막은 상기 실리사이드영역이 형성된 부분을 제외하고 상기 제2게이트전극의 전체 상부표면을 덮는 것을 특징으로 하는 반도체장치.
KR1020040002531A 2003-05-15 2004-01-14 반도체장치 KR100678447B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2003-00137228 2003-05-15
JP2003137228A JP2004342821A (ja) 2003-05-15 2003-05-15 半導体装置

Publications (2)

Publication Number Publication Date
KR20040098504A KR20040098504A (ko) 2004-11-20
KR100678447B1 true KR100678447B1 (ko) 2007-02-05

Family

ID=33410764

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040002531A KR100678447B1 (ko) 2003-05-15 2004-01-14 반도체장치

Country Status (6)

Country Link
US (4) US7145205B2 (ko)
JP (1) JP2004342821A (ko)
KR (1) KR100678447B1 (ko)
CN (1) CN100339994C (ko)
DE (1) DE102004001502A1 (ko)
TW (1) TWI232575B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007060938A1 (ja) * 2005-11-22 2007-05-31 Nec Corporation 半導体装置及びその製造方法
US8183644B1 (en) * 2011-02-11 2012-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure of a CMOS semiconductor device
US9041116B2 (en) 2012-05-23 2015-05-26 International Business Machines Corporation Structure and method to modulate threshold voltage for high-K metal gate field effect transistors (FETs)

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2680632A (en) * 1947-10-01 1954-06-08 Modine Mfg Co Header construction
JPS55134962A (en) * 1979-04-09 1980-10-21 Toshiba Corp Semiconductor device
JPS59107540A (ja) 1982-12-13 1984-06-21 Nec Corp シリサイドを用いた配線接続部を有する半導体装置
US4851257A (en) * 1987-03-13 1989-07-25 Harris Corporation Process for the fabrication of a vertical contact
US5066995A (en) * 1987-03-13 1991-11-19 Harris Corporation Double level conductor structure
JPH05267599A (ja) 1992-03-19 1993-10-15 Sharp Corp 半導体装置及びその製造方法
US5287746A (en) * 1992-04-14 1994-02-22 Rosemount Inc. Modular transmitter with flame arresting header
JP3238820B2 (ja) * 1994-02-18 2001-12-17 富士通株式会社 半導体装置
KR950034754A (ko) * 1994-05-06 1995-12-28 윌리엄 이. 힐러 폴리실리콘 저항을 형성하는 방법 및 이 방법으로부터 제조된 저항
DE19521006C2 (de) 1994-06-08 2000-02-17 Hyundai Electronics Ind Halbleiterbauelement und Verfahren zu seiner Herstellung
US5731522A (en) * 1997-03-14 1998-03-24 Rosemount Inc. Transmitter with isolation assembly for pressure sensor
US5905670A (en) * 1997-05-13 1999-05-18 International Business Machines Corp. ROM storage cell and method of fabrication
US6214656B1 (en) * 1999-05-17 2001-04-10 Taiwian Semiconductor Manufacturing Company Partial silicide gate in sac (self-aligned contact) process
JP3606515B2 (ja) * 2000-09-05 2005-01-05 沖電気工業株式会社 デュアルゲート型ｃｍｏｓ半導体装置及びその製造方法
JP2002158359A (ja) * 2000-11-21 2002-05-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6700163B2 (en) * 2001-12-07 2004-03-02 International Business Machines Corporation Selective silicide blocking
JP4000256B2 (ja) * 2001-12-11 2007-10-31 富士通株式会社 半導体装置及びその製造方法
US7274073B2 (en) * 2004-10-08 2007-09-25 International Business Machines Corporation Integrated circuit with bulk and SOI devices connected with an epitaxial region
US20070040222A1 (en) * 2005-06-15 2007-02-22 Benjamin Van Camp Method and apparatus for improved ESD performance

Also Published As

Publication number Publication date
US7485522B2 (en) 2009-02-03
CN100339994C (zh) 2007-09-26
CN1551354A (zh) 2004-12-01
TW200425472A (en) 2004-11-16
US7320910B2 (en) 2008-01-22
US20040227162A1 (en) 2004-11-18
KR20040098504A (ko) 2004-11-20
US20080064159A1 (en) 2008-03-13
DE102004001502A1 (de) 2004-12-09
US7476581B2 (en) 2009-01-13
US20080070358A1 (en) 2008-03-20
US20070067601A1 (en) 2007-03-22
JP2004342821A (ja) 2004-12-02
TWI232575B (en) 2005-05-11
US7145205B2 (en) 2006-12-05

Similar Documents

Publication Publication Date Title
US7569887B2 (en) C-shaped dummy gate electrode semiconductor device and method of manufacturing the same
US6919601B2 (en) Semiconductor device with gate electrode formed on each of three side surfaces of an active layer, and manufacturing method thereof
US6492678B1 (en) High voltage MOS transistor with gate extension
KR102449211B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자
KR100769418B1 (ko) 반도체장치 및 그 제조방법
US8106465B2 (en) Semiconductor device
US7402885B2 (en) LOCOS on SOI and HOT semiconductor device and method for manufacturing
US6124613A (en) SOI-MOS field effect transistor that withdraws excess carrier through a carrier path silicon layer
JP2002536833A (ja) 電流リミッタを備えたダイナミックしきい値電圧ｍｏｓトランジスタ、およびその製造方法
US7812374B2 (en) Semiconductor device and fabrication method thereof
US9190477B2 (en) Semiconductor device and manufacturing method therefor
JP3491805B2 (ja) 半導体装置の製造方法
KR100678447B1 (ko) 반도체장치
US20070205465A1 (en) Semiconductor device and fabrication method thereof
KR20070117143A (ko) 모스 전계효과 트랜지스터 및 그 제조 방법
US6670680B2 (en) Semiconductor device comprising a dual gate CMOS
JPH11289089A (ja) 半導体装置及びその製造方法
JPH0936244A (ja) Ｃｍｏｓ構造を備えた集積回路及びその製造方法
KR100294775B1 (ko) 반도체장치및그의제조방법
WO2011158400A1 (ja) 半導体装置及びその製造方法
KR100265595B1 (ko) 엠엠엘 반도체소자 및 그 제조방법
US20100001352A1 (en) Semiconductor device and method of manufacturing the same
JP3361382B2 (ja) トランジスタ
JP3919473B2 (ja) 半導体装置およびその製造方法
JPH0529246A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
J202 Request for trial for correction [limitation]
J301 Trial decision

Free format text: TRIAL DECISION FOR CORRECTION REQUESTED 20070321

Effective date: 20080121

FPAY Annual fee payment

Payment date: 20120105

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee