KR20070117143A - 모스 전계효과 트랜지스터 및 그 제조 방법 - Google Patents

모스 전계효과 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

모스 전계효과 트랜지스터 및 그 제조 방법이 제공된다. 상기 모스 전계효과 트랜지스터는 기판 상에 핀 형태로 돌출되고, 그 양단에 위치하는 소스/드레인 영역 및 상기 기판으로부터 소정 간격 이격되며 상기 소스/드레인 영역 사이에 개재된 채널 영역을 구비하는 액티브 패턴을 구비한다. 상기 채널 영역을 둘러싸도록 상기 액티브 패턴을 가로지르는 게이트 전극이 배치되고, 상기 채널 영역 및 상기 게이트 전극 사이에 개재된 게이트 절연막이 배치된다. 또한, 상기 모스 전계효과 트랜지스터의 제조 방법이 제공된다.
모스 전계효과 트랜지스터, 완전 공핍

Description

모스 전계효과 트랜지스터 및 그 제조 방법{MOS Field Effect Transistor and method of fabricating the same}
도 1은 본 발명의 일 실시예에 따른 모스 전계효과 트랜지스터의 사시도이다.
도 2는 도 1에 도시된 모스 전계효과 트랜지스터의 액티브 패턴을 나타낸 사시도이다.
도 3은 도 1의 I-I'선을 따라 절단한 부분 단면도이다.
도 4a 내지 도 10은 본 발명의 일 실시예에 따른 모스 전계효과 트랜지스터의 제조 방법을 설명하기 위한 도면들이다.
본 발명은 모스 전계효과 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 완전 공핍형 채널 영역을 형성하고, 누설 전류를 감소시켜 소자의 특성을 향상시키는 모스 전계효과 트랜지스터 및 그 제조방법에 관한 것이다.
전자제품들의 경-박-단-소화에 따라 반도체소자들은 고집적도, 낮은 문턱전압(threshold voltage; Vth), 빠른 동작속도 및 낮은 소비전력이 요구되고 있다. 모스 전계효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)는 고속 스위칭 소자로서 널리 사용되고 있다. 예를 들면, 수평 채널 모스 전계효과 트랜지스터는 채널 영역, 상기 채널 영역의 양측면에 접촉된 소스/드레인 영역 및 상기 채널 영역 상에 배치된 절연된 게이트 전극을 구비한다.
그러나, 이러한 수평 채널 모스 전계효과 트랜지스터는 상기 게이트 전극에 문턱 전압보다 낮은 게이트전압이 인가되는 경우 상기 소스 및 상기 드레인 간에는 소량의 드레인 전류가 흐르는 특성을 보인다. 상기 게이트 전압이 상기 문턱 전압에 가까워짐에 따라 상당량의 드레인 전류가 흐를 수 있다. 이러한 현상을 서브쓰레숄드 스윙(subthreshold swing) 이라 한다. 이는 게이트 전압이 문턱 전압에 가까워짐에 따라 상기 채널 영역 내의 공핍층의 커패시턴스가 커지기 때문이다. 상기 서브쓰레숄드 스윙은 상기 모스 전계효과 트랜지스터의 오프(off)를 어렵게 한다.
또한, 수평 채널 모스 전계효과 트랜지스터는 상기 게이트 전극과 상기 드레인 영역이 중첩되는 부분에서 상기 게이트 전극이 오프 상태의 전압이 인가되는 경우, GIDL(Gate Induced Drain Leakage)이라는 누설 전류를 유발한다. GIDL은 상기 게이트 전극과 상기 드레인 영역 간의 오버랩(overlap)된 부분에서 강한 전계가 발생하여 상기 드레인 영역 부근에서 깊은 접합이 일어나면서 에너지 밴드(energy band)의 휨이 발생되어 에너지 밴드 간의 터널링(tunneling)으로 인해 전류가 누설되는 현상이다.
이러한 현상들은 오프 상태에서 모스 전계효과 트랜지스터의 동작을 불량케 하여 스위칭 특성을 저하시킨다.
본 발명이 이루고자 하는 기술적 과제는 완전 공핍형 채널 영역을 형성하고, 누설 전류를 감소시켜 소자의 특성을 향상시키는 모스 전계효과 트랜지스터 및 그 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 모스 전계효과 트랜지스터가 제공된다. 상기 모스 전계효과 트랜지스터는 기판 상에 핀 형태로 돌출되고, 그 양단에 위치하는 소스/드레인 영역 및 상기 기판으로부터 소정 간격 이격되며 상기 소스/드레인 영역 사이에 개재된 채널 영역을 구비하는 액티브 패턴을 구비한다. 상기 채널 영역을 둘러싸도록 상기 액티브 패턴을 가로지르는 게이트 전극이 배치되고, 상기 채널 영역 및 상기 게이트 전극 사이에 개재된 게이트 절연막이 배치된다.
상기 채널 영역은 상기 소스/드레인 영역의 상부면보다 더 낮은 레벨의 상부면을 가질 수 있다. 또한, 상기 게이트 전극의 양측에 스페이서를 더 포함하되, 상기 스페이서는 상기 게이트 절연막의 두께보다 더 큰 폭을 가질 수 있다.
상기 소스/드레인 영역은 상기 기판으로 갈수록 점진적으로 단면적이 작아질 수 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 모스 전계효과 트랜지스터의 제조 방법이 제공된다. 상기 모스 전계효과 트랜지스터의 제조 방법은 기판 상에 핀 형태로 돌출된 예비 액티브 패턴을 한정하는 소자 분리막을 형 성하는 것을 포함한다. 상기 예비 액티브 패턴의 양측벽들이 부분적으로 노출되도록 상기 소자 분리막을 부분적으로 리세스하여 예비 채널 영역을 형성한다. 이이서, 상기 예비 채널 영역의 양측벽들 및 상기 예비 채널 영역 주위의 상기 소자 분리막의 측벽을 덮는 희생 스페이서를 형성한다. 상기 희생 스페이서를 식각마스크로 사용하여 상기 소자 분리막을 등방성 식각하여 상기 희생 스페이서 하부의 상기 예비 액티브 패턴을 노출시킨다. 다음으로, 상기 희생 스페이서 하부에서 노출된 부분의 상기 예비 액티브 패턴을 관통시켜 상기 기판과 소정 간격 이격되는 채널 영역을 형성한다. 상기 희생 스페이서를 제거하고, 상기 채널 영역을 덮는 게이트 절연막을 형성한다. 상기 게이트 절연막이 형성된 상기 채널 영역을 둘러싸도록 상기 예비 액티브 패턴을 가로지르는 게이트 전극을 형성한다.
상기 희생 스페이서를 형성한 후에 상기 예비 채널 영역 양측의 상기 예비 액티브 패턴의 상부면을 덮는 마스크 패턴을 형성할 수 있다. 이어서,상기 희생 스페이서를 제거한 후에 상기 마스크 패턴을 제거할 수 있다. 그리고, 상기 예비 액티브 패턴을 관통하는 동안 상기 마스크 패턴을 식각 마스크로 사용하여 상기 예비 채널 영역의 상부면을 식각할 수 있다. 또한, 상기 게이트 전극을 형성한 후에 상기 게이트 전극의 양측에 스페이서를 형성하는 것을 더 포함하되, 상기 스페이서는 상기 게이트 절연막의 두께보다 더 큰 폭을 가질 수 있다.
상기 희생 스페이서는 상기 예비 액티브 패턴 및 상기 소자 분리막에 대하여 식각 선택비를 가질 수 있다.
상기 희생 스페이서 하부에서 노출된 부분의 상기 예비 액티브 패턴을 관통 시킴과 동시에 상기 노출된 부분 양측의 상기 예비 액티브 패턴의 일부를 식각할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 소자(element) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
먼저, 도 1 내지 도 3을 참조하여 본 발명의 일 실시예에 따른 모스 전계효과 트랜지스터에 대하여 상세히 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 모스 전계효과 트랜지스터의 사시도이며, 도 2는 도 1에 도시된 모스 전계효과 트랜지스터의 액티브 패턴을 나타낸 사시도이고, 도 3은 도 1의 I-I'선을 따라 절단한 부분 단면도이다.
기판(100) 상에 핀 형태로 돌출된 액티브 패턴(110a)을 한정하는 소자 분리막(120)이 배치된다. 상기 기판(100)은 P형 불순물 이온들로 도핑된 단결정 실리콘 기판으로 벌크(bulk) 기판일 수 있다. 상기 소자 분리막(120)은 HDP(High Density Plasma) 산화막과 같은 실리콘 산화막일 수 있다.
상기 액티브 패턴(110a)은 채널 영역(114a) 및 그 양측에 소스/드레인 영역(112a)을 포함한다. 상기 소스/드레인 영역(112a)은 상기 기판(100)과 일체로 이루어져 상기 기판(100)에서 돌출되고, 상기 채널 영역(114a)의 양측과 접촉한다. 그리고, 상기 소스/드레인 영역(112a)은 상기 기판(100)으로 갈수록 점진적으로 단면적이 작아질 수 있다. 이는 모스 전계효과 트랜지스터가 온된 경우, 상기 드레인 영역(D)에서 상기 기판(100)으로 갈수록 저항값이 커지므로, 상기 드레인 영역(D)에서 상기 기판(100)으로의 누설 전류를 감소시키는 한편, 상기 채널 영역(114a)으로 흐르는 전류의 양을 증가시킬 수 있다. 여기서, 상기 소스/드레인 영역(112a)은 N+형 불순물의 확산층일 수 있다.
상기 채널 영역(114a)은 상기 소스/드레인 영역(112a)에 의해 지지되어 상기 기판(100) 상에 소정 간격 이격되어 배치된다. 그리고, 상기 채널 영역(114a)의 폭(W)은 완전 공핍을 구현하기 위하여 상기 채널 영역(114a)의 일측면에서 형성되는 최대 공핍 영역의 폭의 2배 이하로 작게 형성된다. 그리고, 상기 채널 영역(114a)은 상기 소스/드레인 영역(112a)의 상부면보다 더 낮은 레벨의 상부면을 가질 수 있다.
게이트 전극(130)은 상기 액티브 패턴(110a)을 가로지르며, 상기 채널 영역(114a) 전체를 둘러싼다. 상기 게이트 전극(130)은 폴리실리콘막, 금속막, 금속실리사이드막, 또는 이들의 조합막일 수 있다. 그리고, 게이트 절연막(140)은 상기 채널 영역(114a) 및 상기 게이트 전극(130) 사이에 개재된다. 상기 게이트 절연 막(140)은 고유전막(high-k dielectrics), 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 조합막일 수 있다. 또한, 스페이서(132)는 상기 게이트 전극(130) 양측에 위치되며, 그 폭(t2)은 도 3에 도시된 바와 같이, 상기 게이트 절연막(140)의 두께(t1)보다 더 클 수 있다. 이는 상기 게이트 전극(130)의 측벽과 상기 드레인 영역(D) 간에 형성되는 전계로 인하여 발생되는 GIDL의 영향을 감소시키기 위함이다.
상술한 바와 같이 본 발명에 의하면, 상기 채널 영역(114a)의 폭(W)이 상기 채널 영역(114a)의 일측면에서 형성되는 최대 공핍 영역의 폭의 2배 이하로 작게 함으로써 완전 공핍형 채널 영역을 구현할 수 있다. 이렇게 하여, 상기 게이트 전극(130)에 문턱 전압에 가까운 게이트 전압이 인가되더라도 상기 채널 영역(114a)에서 형성되는 공핍층의 두께가 넓어진다. 따라서, 공핍층의 커패시턴스가 낮아져 써브쓰레숄드 스윙이 감소되고, 모스 전계효과 트랜지스터의 스위칭 특성이 향상된다. 그리고, 모스 전계효과 트랜지스터는 상기 게이트 전극(130)이 상기 채널 영역(114a)을 둘러싸는 구조를 가짐으로써 상기 게이트 전극(130)의 전계가 상기 채널 영역(114a) 전부분에 미친다. 이렇게 하여, 공핍층이 형성되지 않는 즉, 중성층이 형성되지 않아 상기 채널 영역(114a)으로 전류가 흐르는 경우에 중성층으로 정공 축적이 되지 않는다. 그 결과, 누설 전류의 발생을 방지할 수 있다. 또한, 상기 채널 영역(114a)이 상기 기판(100)과 소정 간격 이격되게 배치되어 바디 바이어스(body bias)로부터 자유롭고, 저전압의 문턱 전압으로 스위칭을 제어할 수 있다.
한편, 상기 채널 영역(114a)의 상부면이 상기 소스/드레인 영역(112a)의 상 부면보다 낮은 레벨에 위치함으로써 GIDL을 감소시킬 수 있다. 도 3에 도시된 바와 같이, 후속 공정에서 상기 소스/드레인 영역(112a) 상에 형성되는 베리드 콘택(buried contact, 미도시)과의 접촉 저항을 줄이기 위해 상기 소스/드레인 영역(112a)의 상부면은 다른 부분에 비해 고농도 영역(118a)이 형성될 수 있다. 그리고, 상기 고농도 영역(118a)은 상기 소스/드레인 영역(112a)의 상부면으로부터 일정한 깊이에 형성될 수 있다. 이때, 상기 게이트 전극(130)과 상기 드레인 영역(D)이 중첩되는 부분 즉, 상기 게이트 절연막(140)으로부터 상기 깊이와 동일한 깊이에서 상기 고농도 영역(118a)이 형성될 수 있다. 그러나, 상기 게이트 절연막(140) 하부에 인접한 상기 드레인 영역(D)에서의 상기 고농도 영역(118a)이 넓은 범위에 존재하지 않는다. 이 결과, 상기 게이트 전극(130)과 상기 드레인 영역(D) 간에 발생하는 전계가 존재함에 불구하고, 상기 게이트 절연막(140) 하부에 인접한 상기 드레인 영역(D)의 저농도 영역(118b)은 상기 고농도 영역(118a)의 영향으로 인한 에너지 밴드의 휨이 크게 일어나지 않는다. 따라서, 종래의 수평 채널 전계효과 트랜지스터에 비해 상기 드레인 영역(D)에서 공핍층이 넓어지므로 GIDL이 감소되고, 트랜지스터 오프 상태의 특성을 향상시킨다.
이하, 도 2, 도 3 및 도 4a 내지 도 10을 참조하여, 본 발명의 일 실시예에 따른 모스 전계효과 트랜지스터의 제조 방법에 대하여 설명한다. 도 4a 내지 도 10에 있어서, 도 4a 및 도 6a는 본 발명에 따른 제조 방법을 설명하기 위한 평면도들이다. 도 4b 및 도 5는 도 4a의 II-II'선을 따라 절단한 단면도들이다. 도 6b, 도 7 및 도 8a 및 도 9는 도 6a의 III-III'선을 따라 절단한 단면도들이다. 또한, 도 8b 및 도 10은 도 6a의 IV-IV'선을 따라 절단한 단면도이다. 도면들에 있어서, I-I'선은 IV-IV'선과 동일한 영역에 대한 절단선일 수 있고, II-II'선은 III-III'선과 동일한 영역에 대한 절단선일 수 있다.
도 4a 및 도 4b를 참조하면, 기판(100) 상에 핀 형태로 돌출된 예비 액티브 패턴(110)을 형성하고, HDP CVD(Chemical Vapor Deposition) 등에 의해 상기 예비 액티브 패턴(110)을 둘러싸는 소자 분리막(120)을 형성한다. 이어서, 상기 예비 액티브 패턴(110)에서 예비 채널 영역(114) 및 예비 소스/드레인 영역(112)을 정의하기 위해, 상기 예비 채널 영역(114) 및 그 양측의 상기 소자 분리막(120)을 노출시키는 제 1 마스크 패턴(10)을 형성한다. 상기 제 1 마스크 패턴(10)은 실리콘 질화막으로 형성될 수 있다.
이어서, 도 5를 참조하면, 상기 제 1 마스크 패턴(도 4a의 10 참고)을 식각 마스크로 하여 상기 예비 채널 영역(114)에 인접한 상기 소자 분리막(120)을 일부 식각하여 상기 소자 분리막(120)을 리세스시킨다. 이때, 상기 소자 분리막(120)은 상기 기판(100) 상에 소정 두께로 잔존하도록 한다. 그 다음, 상기 제 1 마스크 패턴(10)을 제거한다.
이어서, 도 6a 및 도 6b를 참조하면, 상기 예비 채널 영역(114)을 포함하는 상기 기판(100) 전면에 희생 스페이서막(미도시)를 증착한다. 계속해서, 상기 희생 스페이서막(미도시)을 이방성 식각하여 상기 예비 채널 영역(114)의 측벽 및 상기 예비 채널 영역(114)에 인접한 상기 소자 분리막(120)의 측벽을 덮는 희생 스페이서(20)를 형성한다. 또한, 후속 식각 공정에서 상기 예비 소스/드레인 영역(112)을 보호하기 위해 상기 예비 소스/드레인 영역(112) 및 이에 인접한 소자 분리막(120)의 상부면을 덮는 제 2 마스크 패턴(30)을 형성할 수 있다. 상기 희생 스페이서(20)는 상기 예비 액티브 패턴(110) 및 상기 소자 분리막(120)에 대하여 식각 선택비를 가지는 물질막일 수 있으며, 예를 들어, 실리콘 질화막일 수 있다. 또한, 제 2 마스크 패턴(30)도 상기 예비 액티브 패턴(110) 및 상기 소자 분리막(120)에 대하여 식각 선택비를 가지는 물질막일 수 있으며, 포토레지스트막일 수 있다.
다음으로, 도 7을 참조하면, 상기 희생 스페이서(20) 및 상기 제 2 마스크 패턴(도 6a의 30 참고)을 식각 마스크로 이용하여 상기 희생 스페이서(20) 하부의 상기 소자 분리막(120)을 등방성 식각함으로써 상기 희생 스페이서(20) 하부의 상기 예비 액티브 패턴(110)의 양측벽들을 일부 노출시키는 개구부(150)를 형성한다. 이때, 등방성 식각은 상기 예비 액티브 패턴(110)에 대한 상기 소자 분리막(120)의 식각 선택비가 높게 되도록 수행될 수 있다.
계속해서, 도 8a 및 도 8b를 참조하면, 상기 희생 스페이서(20)를 식각 마스크로 이용하여 상기 개구부(150)에 의해 노출된 상기 예비 액티브 패턴(110)의 양측벽들을 관통시켜 관통부(116)를 형성한다. 이때, 노출된 상기 예비 액티브 패턴(110)을 등방성 식각하여 관통시킬 수 있다. 또한, 상기 개구부(150)에 의해 노출된 측벽들 양측에 위치된 상기 예비 액티브 패턴의 일부 즉, 상기 예비 소스/드레인 영역(112)의 하부가 등방성 식각으로 더 식각될 수 있다. 이러한 식각에 의해, 도 8b에 도시된 바와 같이, 상기 관통부(116)는 아치(arch) 형상을 가질 수 있으며, 상기 예비 소스/드레인 영역(112)은 상기 기판(100)으로 갈수록 점진적으로 단면적이 좁아지도록 형성될 수 있다. 또한, 상기 관통부(116)가 형성되는 동안, 상기 제 2 마스크 패턴(30)을 식각 마스크로 이용하여 상기 예비 채널 영역(114)의 상부면을 식각하여 상기 예비 채널 영역(114)의 상부면이 상기 예비 소스/드레인 영역(112)의 상부면보다 더 낮은 레벨로 형성될 수 있다. 이후, 상기 희생 스페이서(20) 및 상기 제 2 마스크 패턴(30)을 제거한다. 이로써, 채널 영역(114a)이 완성된다.
이어서, 도 9를 참조하면, 상기 채널 영역(114a)의 노출된 표면에 게이트 절연막(140)을 콘포멀(conformal)하게 형성한다. 상기 게이트 절연막(140)은 열산화, 열질화 또는 스텝 커버리지(step coverage)가 우수한 CVD나 ALD(Atomic Layer Deposition)을 이용하여 고유전막(high-k dielectrics), 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 조합막으로 형성될 수 있다. 또한, 상기 관통부(116)에서 상기 게이트 절연막(140)이 형성되는 부분 이외의 내벽에도 더미 절연막(142)이 형성될 수 있다.
그리고, 상기 예비 액티브 패턴(110)을 가로지르며, 상기 게이트 절연막(140)을 둘러싸는 게이트 전극(130)을 형성한다. 상기 게이트 전극(130)은 폴리실리콘막, 금속막, 금속실리사이드막, 또는 이들의 조합막으로 된 도전막을 CVD 등에 의해 형성한 후, 사진 식각 공정 등에 의해 형성된다. 여기서, 상기 게이트 전극(130)의 폭은 상기 예비 소스/드레인 영역(112) 사이의 폭보다 작게 형성될 수 있다. 한편, 상기 더미 절연막(142)은 상기 관통부(116)를 지나가는 상기 게이트 전극(130)이 상기 기판(100)과 전기적으로 연결되는 것을 차단시킬 수 있다.
다음으로, 도 10을 참조하면, 상기 게이트 전극(130)을 이온 주입 마스크로 하여 상기 예비 소스/드레인 영역(112)에 불순물, 예를 들면, N+형 불순물을 이온 주입하여 소스/드레인 영역(112a)을 형성한다. 이때, 상기 소스/드레인 영역(112a) 상부면으로부터 일정한 깊이에서 불순물 농도가 크도록 소정의 도즈와 이온 주입 세기로 이온 주입할 수 있다. 이로 인해 이온 주입에 의한 가우시안(Gaussian) 분포에 따라 고농도 영역(118a) 주위 즉, 상기 게이트 절연막(140) 하부에 인접한 드레인 영역(D)에서 저농도 영역(118b)을 형성할 수 있다. 또한, 상기 채널 영역(114a)이 3차원 구조를 가지고 있어 상기 예비 소스/드레인 영역(112)에 복수의 이온 주입을 순차적으로 실시할 수 있다. 이로써, 액티브 패턴(110a)이 완성된다.
계속해서, 도 2를 참조하면, 상기 게이트 전극(130)을 포함하는 상기 기판(100) 전면에 사이 실리콘 질화막 또는 실리콘 산화막을 증착하여 이방성 식각하여 상기 게이트 전극(130)의 양측에 스페이서(132)를 형성한다. 이때, 도 3에 도시된 바와 같이, 상기 스페이서(132)는 상기 게이트 절연막(140)의 두께(t1)보다 더 큰 폭(t2)을 가질 수 있다. 이로써 본 발명의 제조 방법에 따른 모스 전계효과 트랜지스터가 완성된다.
상술한 바와 같이 이루어진 본 발명에 따르면, 상기 채널 영역의 폭을 조절하여 완전 공핍형 채널 영역이 형성됨으로써 써브쓰레숄드 스윙이 감소하고, 모스 전계효과 트랜지스터의 스위칭 특성이 향상될 수 있다. 그리고, 상기 채널 영역이 상기 기판과 이격되어 형성됨으로써 누설 전류의 발생을 방지하고, 바디 바이어스 로부터 자유로워 저전압의 문턱 전압을 사용할 수 있다.
또한, 상기 채널 영역의 상부면이 상기 소스/드레인 영역의 상부면의 레벨보다 낮게 형성됨으로써 GIDL을 감소시켜 트랜지스터의 오프 특성이 개선될 수 있다. 더욱이, 상기 소스/드레인 영역이 상기 기판으로 갈수록 점진적으로 면적이 작아짐으로 인해 상기 기판으로의 누설 전류를 감소시킬 수 있다.

Claims (9)

  1. 기판 상에 핀 형태로 돌출되고, 그 양단에 위치하는 소스/드레인 영역 및 상기 기판으로부터 소정 간격 이격되며 상기 소스/드레인 영역 사이에 개재된 채널 영역을 구비하는 액티브 패턴;
    상기 채널 영역을 둘러싸도록 상기 액티브 패턴을 가로지르는 게이트 전극; 및
    상기 채널 영역 및 상기 게이트 전극 사이에 개재된 게이트 절연막을 포함하는 모스 전계효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 채널 영역은 상기 소스/드레인 영역의 상부면보다 더 낮은 레벨의 상부면을 가지는 것을 특징으로 하는 모스 젼계효과 트랜지스터.
  3. 제 2 항에 있어서,
    상기 게이트 전극의 양측에 스페이서를 더 포함하되, 상기 스페이서는 상기 게이트 절연막의 두께보다 더 큰 폭을 가지는 것을 특징으로 하는 모스 전계효과 트랜지스터.
  4. 제 1 항에 있어서,
    상기 소스/드레인 영역은 상기 기판으로 갈수록 점진적으로 단면적이 작아지는 것을 특징으로 하는 모스 전계효과 트랜지스터.
  5. 기판 상에 핀 형태로 돌출된 예비 액티브 패턴을 한정하는 소자 분리막을 형성하고,
    상기 예비 액티브 패턴의 양측벽들이 부분적으로 노출되도록 상기 소자 분리막을 부분적으로 리세스하여 예비 채널 영역을 형성하고,
    상기 예비 채널 영역의 양측벽들 및 상기 예비 채널 영역 주위의 상기 소자 분리막의 측벽을 덮는 희생 스페이서를 형성하고,
    상기 희생 스페이서를 식각마스크로 사용하여 상기 소자 분리막을 등방성 식각하여 상기 희생 스페이서 하부의 상기 예비 액티브 패턴을 노출시키고,
    상기 희생 스페이서 하부에서 노출된 부분의 상기 예비 액티브 패턴을 관통시켜 상기 기판과 소정 간격 이격되는 채널 영역을 형성하고,
    상기 희생 스페이서를 제거하고,
    상기 채널 영역을 덮는 게이트 절연막을 형성하고,
    상기 게이트 절연막이 형성된 상기 채널 영역을 둘러싸도록 상기 예비 액티브 패턴을 가로지르는 게이트 전극을 형성하는 것을 포함하는 모스 전계효과 트랜지스터의 제조 방법.
  6. 제 5 항에 있어서,
    상기 희생 스페이서를 형성한 후에, 상기 예비 채널 영역 양측의 상기 예비 액티브 패턴의 상부면을 덮는 마스크 패턴을 형성하고,
    상기 희생 스페이서를 제거한 후에, 상기 마스크 패턴을 제거하는 것을 더 포함하되,
    상기 예비 액티브 패턴을 관통하는 동안 상기 마스크 패턴을 식각 마스크로 사용하여 상기 예비 채널 영역의 상부면을 식각하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조 방법.
  7. 제 6 항에 있어서,
    상기 게이트 전극을 형성한 후에 상기 게이트 전극의 양측에 스페이서를 형성하는 것을 더 포함하되, 상기 스페이서는 상기 게이트 절연막의 두께보다 더 큰 폭을 가지는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조 방법.
  8. 제 5 항에 있어서,
    상기 희생 스페이서는 상기 예비 액티브 패턴 및 상기 소자 분리막에 대하여 식각 선택비를 가지는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조 방법.
  9. 제 5 항에 있어서,
    상기 희생 스페이서 하부에서 노출된 부분의 상기 예비 액티브 패턴을 관통시킴과 동시에 상기 노출된 부분 양측의 상기 예비 액티브 패턴의 일부를 식각하는 것을 더 포함하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조 방법.
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