JP2005129635A

JP2005129635A - Ｓｏｉ半導体集積回路装置及びその製造方法

Info

Publication number: JP2005129635A
Application number: JP2003362008A
Authority: JP
Inventors: Kazuo Taguchi; 和男田口
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-10-22
Filing date: 2003-10-22
Publication date: 2005-05-19

Abstract

【課題】レイアウト面積を縮小し、レイアウトまたは配置の自由度を維持するＳＯＩ半導体集積回路装置及びその製造方法を提供する。
【解決手段】ＳＯＩ基板１１において、互いに隣接するＮ型ウェル領域（Ｎ⁻well）１２１及びＰ型ウェル領域（Ｐ⁻well）１２２を跨いで、ゲート絶縁膜１３を介したゲート電極１４が形成されている。Ｐ^＋領域１７１は、ゲート電極１４及びサイドウォール１６を隔てたＰチャネルＭＯＳＦＥＴＱｐのソース／ドレイン領域、Ｎ^＋領域１７２は、ゲート電極１４及びサイドウォール１６を隔てたＮチャネルＭＯＳＦＥＴＱｎのソース／ドレイン領域となる。Ｎ⁻well領域１２１及びＰ⁻well領域１２２の境界、その近傍において、離間距離ｄ１をもってＰ^＋領域１７１とＮ^＋領域１７２が隣り合っている。
【選択図】図１

Description

本発明は、特にＳＯＩ（Silicon On Insulator）基板に形成されるロジックセルを含むＳＯＩ半導体集積回路装置及びその製造方法に関する。

ＳＯＩ（Silicon On Insulator）技術は、埋め込み絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴなどの集積回路デバイスを構成する技術として知られている。ＳＯＩＭＯＳＦＥＴは、通常のバルクＭＯＳＦＥＴに比べてソース／ドレイン接合容量が小さく抑えられる利点を有する。ＳＯＩＭＯＳＦＥＴは、低電圧電源でも高速に動作するため、低消費電力ＬＳＩへの応用が検討されている。

ＳＯＩにおけるＣＭＯＳトランジスタによるロジックセルレイアウトを考えた場合、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴを所定距離離して配置する。このような構成は、通常のバルクＭＯＳＦＥＴの技術と同様である（例えば、特許文献１参照）。両トランジスタの離間領域にはコンタクト形成領域が形成される。
特開平７−１６１９４４（第３頁、図１）

ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの配置距離を離せばその距離だけレイアウト面積が増大する。また、トランジスタと素子分離領域との境界において、ゲート直下に形成される寄生ＭＯＳＦＥＴの影響が無視できない（狭チャネル効果）。

本発明は上記のような事情を考慮してなされたもので、レイアウト面積を縮小し、レイアウトまたは配置の自由度を維持しつつ、狭チャネル効果を半減するＳＯＩ半導体集積回路装置及びその製造方法を提供しようとするものである。

本発明に係るＳＯＩ半導体集積回路装置は、絶縁層上において互いに隣接する第１導電型及び第２導電型のシリコン単結晶基体と、前記第１導電型及び第２導電型のシリコン単結晶基体上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極のサイドウォールと、前記ゲート電極及び前記サイドウォールを隔てて前記第１導電型のシリコン単結晶基体の所定領域に設けられた第２導電型の不純物領域と、前記ゲート電極及び前記サイドウォールを隔てて前記第２導電型のシリコン単結晶基体の所定領域に設けられた第１導電型の不純物領域と、を含む。

上記本発明に係るＳＯＩ半導体集積回路装置によれば、第１導電型及び第２導電型のシリコン単結晶基体を互いに隣接させ、それぞれの半導体基体内に第２導電型の不純物領域、第１導電型の不純物領域を設けている。これにより、導電型の異なるデバイス間の距離を大幅に縮小する。

上記本発明に係るＳＯＩ半導体集積回路装置において、好ましくは次のようないずれかの特徴を有する。
前記ゲート電極は前記第１導電型及び第２導電型のシリコン単結晶基体上に跨る共有電極である。
前記第２導電型の不純物領域と前記第１導電型のシリコン単結晶基体の境界、及び、前記第１導電型の不純物領域と前記第２導電型のシリコン単結晶基体の境界が隣り合っている境界近傍領域を有する。
前記第２導電型の不純物領域と前記第１導電型のシリコン単結晶基体の境界、及び、前記第１導電型の不純物領域と前記第２導電型のシリコン単結晶基体の境界が隣り合っている境界近傍領域を有し、少なくとも前記サイドウォール及び前記境界近傍領域を除く前記第１導電型の不純物領域、前記第２導電型の不純物領域、及び前記ゲート電極上に設けられたシリサイド化物をさらに備えている。

本発明に係るＳＯＩ半導体集積回路装置の製造方法は、絶縁層上において互いに隣接する第１導電型及び第２導電型のシリコン単結晶基体を形成する工程と、前記第１導電型及び第２導電型のシリコン単結晶基体上にゲート絶縁膜を形成する工程と、前記第１導電型及び第２導電型のシリコン単結晶基体における所定領域の前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の領域をマスクとした前記第１導電型の前記シリコン単結晶基体上に第２導電型の不純物を導入する工程と、前記ゲート電極の領域をマスクとした前記第２導電型の前記シリコン単結晶基体上に第１導電型の不純物を導入する工程と、前記ゲート電極のサイドウォールを形成する工程と、前記第１導電型のシリコン単結晶基体側に前記ゲート電極及び前記サイドウォールの領域をマスクとして第２導電型の不純物を導入する工程と、前記第２導電型のシリコン単結晶基体側に前記ゲート電極及び前記サイドウォールの領域をマスクとして第１導電型の不純物を導入する工程と、を含む。

上記本発明に係るＳＯＩ半導体集積回路装置の製造方法によれば、互いに隣接する第１導電型及び第２導電型のシリコン単結晶基体を形成する。その後、第１導電型のシリコン単結晶基体側と第２導電型のシリコン単結晶基体側にそれぞれゲート電極及び前記サイドウォールの領域をマスクとした逆導電型の不純物を最小限の離間距離で導入する。これにより、導電型の異なるデバイス間の距離を大幅に縮小し、前記離間部分の側にできる寄生ＭＯＳトランジスタを除去することができる。

なお、上記本発明に係るＳＯＩ半導体集積回路の製造方法において、好ましくは次のようないずれかの特徴を有する。
前記ゲート電極及び前記サイドウォール部分上を含み前記第１導電型及び第２導電型のシリコン単結晶基体の境界とその近傍上を選択的に保護層で覆う工程と、少なくとも前記サイドウォール及び前記保護層を除く前記第１導電型の不純物領域、前記第２導電型の不純物領域、及び前記ゲート電極の露出表面上をシリサイド化する工程と、をさらに備えている。
少なくとも前記第１導電型及び第２導電型のシリコン単結晶基体それぞれの設ける領域の比によって前記第１導電型及び第２導電型のシリコン単結晶基体それぞれに設けられるトランジスタの能力を調節する。

発明を実施するための形態

図１（ａ），（ｂ），（ｃ）は、それぞれ本発明の第１実施形態に係るＳＯＩ半導体集積回路装置の要部構成を示す平面図、（ａ）に示したＢ−Ｂ線断面図、Ｃ−Ｃ線断面図である。
ＳＯＩ基板１１は、図示しないベース基板等に設けられた埋め込み絶縁層１０上に単結晶基体を配している。素子領域における単結晶基体１２は、互いに隣接するＮ型ウェル領域（Ｎ⁻well）１２１及びＰ型ウェル領域（Ｐ⁻well）１２２で構成されている。Ｎ⁻well領域１２１及びＰ⁻well領域１２２上を跨いで直線的に、ゲート絶縁膜１３を介したゲート電極１４が形成されている。ゲート電極１４にはサイドウォール１６が形成されている。サイドウォール１６下には図示しないが不純物イオン注入領域、いわゆるエクステンション領域が存在する。これらゲート電極１４及びサイドウォール１６を隔ててＮ⁻well領域１２１でなるシリコン単結晶基体の所定領域にはウェル領域より高濃度Ｐ型のＰ^＋領域１７１が形成されている。また、これらゲート電極１４及びサイドウォール１６を隔ててＰ⁻well領域１２２でなるシリコン単結晶基体の所定領域にはウェル領域より高濃度Ｎ型のＮ^＋領域１７２が形成されている。Ｐ^＋領域１７１は、ゲート電極１４及びサイドウォール１６を隔てたＰチャネルＭＯＳＦＥＴＱｐのソース／ドレイン領域となる。Ｎ^＋領域１７２は、ゲート電極１４及びサイドウォール１６を隔てたＮチャネルＭＯＳＦＥＴＱｎのソース／ドレイン領域となる。Ｐ^＋領域１７１とＮ^＋領域１７２の離間距離ｄ１はだいたい０．３〜０．６μｍあればよい。これにより、縦置きのＰチャネルＭＯＳＦＥＴＱｐ、ＮチャネルＭＯＳＦＥＴＱｎを有するロジックセルが構成される。

上記実施形態の構成によれば、シリコン単結晶基体としてＮ型ウェル領域（Ｎ⁻well）１２１及びＰ型ウェル領域（Ｐ⁻well）１２２を互いに隣接させ、それぞれの基体においてＰ^＋領域１７１とＮ^＋領域１７２を最小限の離間距離で設けるようにした。このような縦置きのＰチャネルＭＯＳＦＥＴＱｐ、ＮチャネルＭＯＳＦＥＴＱｎにより、導電型の異なるデバイス間の距離を大幅に縮小する。

また、縦置きのＰチャネルＭＯＳＦＥＴＱｐ、ＮチャネルＭＯＳＦＥＴＱｎを有するロジックセルが構成されることで、横置きに比べてレイアウトまたは配置の自由度を維持できる。例えば、ＮチャネルＭＯＳＦＥＴは一般にＰチャネルＭＯＳＦＥＴに比べて駆動能力が大きい。そこで、上記各ＭＯＳＦＥＴＱｐ，Ｑｎの駆動能力のバランスを取る場合、ゲート長ではなく、ゲート幅Ｗ１，Ｗ２の比で調節することができる。各ＭＯＳＦＥＴＱｐ，Ｑｎの異なる駆動能力が要求される場合も同様である。

図２〜図４は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。前記図１の構成を実現するための一例方法であり、図１（ａ）と同様の領域及び周辺に相当する。図１と同様の箇所には同一の符号を付して説明する。
図２に示すように、埋め込み絶縁膜１０上の素子領域における単結晶基体１２では、犠牲酸化膜（図示せず）形成の後、イオン注入法を用いて互いに隣接するＮ型ウェル領域（Ｎ⁻well）１２１とＰ型ウェル領域（Ｐ⁻well）１２２を形成する。図示しないが、各チャネルのしきい値調整用の不純物イオン注入もなされる。

次に、図３に示すように、ウェットエッチング等で犠牲酸化膜を除去した後、ウェット酸化法等を用いゲート絶縁膜１３（破線）を形成する。次いで、例えばＣＶＤ法等によりポリシリコン膜を堆積する。次いで、所定の導電性を得るためのイオン注入を経た後、ポリシリコン電極としてパターニングする。これにより、ゲート電極１４（破線）を形成する。次に、ゲート電極１４の領域をマスクにＬＤＤ構造等いわゆるエクステンション領域１５としての所定条件で不純物イオンを注入する。この際、図示しないがポケットイオン注入（ハロー）等も所定条件で追加される。

次に、図４に示すように、ＣＶＤ法によりゲート電極１４上を覆うように絶縁膜を堆積し、異方性ドライエッチングを実施する。これにより、サイドウォール１６を形成する。次に、Ｎ⁻well領域１２１でなるシリコン単結晶基体の所定領域には、ゲート電極１４の領域及びサイドウォール１６をマスクとした所定条件の不純物イオン注入を実施することによりＰ^＋領域１７１を形成する。また、Ｐ⁻well領域１２２でなるシリコン単結晶基体の所定領域には、ゲート電極１４の領域及びサイドウォール１６をマスクとした所定条件の不純物イオン注入を実施することによりＮ^＋領域１７２を形成する。ここでは、図示しないイオン注入マスクを用いることによってＰ^＋領域１７１とＮ^＋領域１７２の離間距離ｄ１を、０．３〜０．６μｍ程度にする（図１参照）。

上記実施形態の方法によれば、Ｎ⁻well領域１２１、Ｐ⁻well領域１２２のシリコン単結晶基体を互いに隣接して形成する。その後、Ｎ⁻well領域１２１側とＰ⁻well領域１２２側にそれぞれゲート電極１４及び前記サイドウォール１６の領域をマスクとした逆導電型の不純物を導入する。これにより、導電型の異なるデバイス間の距離を大幅に縮小し、この隣接領域の側に形成される寄生ＭＯＳトランジスタを除去することができる。

図５は、本発明の第３実施形態に係る半導体装置の要部構成を示す平面図であり、前記図１（ａ）の構成にさらにサリサイドプロセスを経た構成である。また、図６は、図５の構成を実現するための製造途中工程を示す平面図である。
前記図１（ａ）の構成において、ＣＶＤ法により酸化膜等の絶縁膜を堆積し、所定パターンにエッチングする。これにより、ゲート電極１４及びサイドウォール１６部分上を含み、Ｎ⁻well領域１２１及びＰ⁻well領域１２２の境界とその近傍上を保護層１８で覆うようにする。保護層１８は、Ｎ⁻well領域１２１とＰ^＋領域１７１の境界、Ｐ⁻well領域１２２とＮ^＋領域１７２の境界上も覆うようにする。すなわち、互いに隣り合う境界近傍領域を保護層１８によって保護する形態をとる（図６）。

次に、素子領域において、サイドウォール１６及び保護層１８を除いてゲート電極１４及び各ソース／ドレインとしてのＰ^＋領域１７１、Ｎ^＋領域１７２の表面を自己整合的にシリサイド化するサリサイドプロセスを経る。これにより、低抵抗化層（シリサイド層）２０を形成する。その後、保護層１８を除去することにより、図５の構成を得る。この結果、異なるデバイス間の距離を最小にした縦置きで、かつ、いっそうのデバイスの低抵抗化、高速動作に寄与するロジックセルが実現できる。

以上説明したように、各実施形態の構成及び方法によれば、互いに逆導電型のシリコン単結晶基体のＮ⁻well領域とＰ⁻well領域を隣接して形成する。その後、Ｎ⁻well領域側とＰ⁻well領域側にそれぞれゲート電極及び前記サイドウォールの領域をマスクとした逆導電型の不純物を導入する。これにより、ゲート幅の比で調節することができる縦置きのＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴを有するロジックセルが構成され、両デバイス間の距離を大幅に縮小することができる。また、かつ、不純物領域の境界近傍領域を保護層によって覆うことにより、ゲート電極及び各ソース／ドレインの領域表面を自己整合的にシリサイド化するサリサイドプロセスを容易に経ることができる。この結果、レイアウト面積を縮小し、レイアウトまたは配置の自由度を維持するＳＯＩ半導体集積回路装置及びその製造方法を提供することができる。

第１実施形態に係る半導体装置の要部構成を示す各図。第２実施形態に係る半導体装置の製造方法を工程順に示す第１断面図。図２に続く第２の断面図。図３に続く第３の断面図。第３実施形態に係る半導体装置の要部構成を示す平面図。図５の構成を実現するための製造途中工程を示す平面図。

符号の説明

１０…埋め込み絶縁膜、１１…ＳＯＩ基板、１２…単結晶基体、１２１…Ｎ型ウェル領域（Ｎ⁻well）、１２２…Ｐ型ウェル領域（Ｐ⁻well）、１３…ゲート絶縁膜、１４…ゲート電極、１５…エクステンション領域、１６…サイドウォール、１７１…Ｐ^＋領域、１７２…Ｎ^＋領域、１８…保護層、２０…低抵抗化層（シリサイド層）。

Claims

絶縁層上において互いに隣接する第１導電型及び第２導電型のシリコン単結晶基体と、
前記第１導電型及び第２導電型のシリコン単結晶基体上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極のサイドウォールと、
前記ゲート電極及び前記サイドウォールを隔てて前記第１導電型のシリコン単結晶基体の所定領域に設けられた第２導電型の不純物領域と、
前記ゲート電極及び前記サイドウォールを隔てて前記第２導電型のシリコン単結晶基体の所定領域に設けられた第１導電型の不純物領域と、を含むＳＯＩ半導体集積回路装置。
前記ゲート電極は、前記第１導電型及び第２導電型のシリコン単結晶基体上に跨る共有電極である請求項１記載のＳＯＩ半導体集積回路装置。
前記第２導電型の不純物領域と前記第１導電型のシリコン単結晶基体の境界、及び、前記第１導電型の不純物領域と前記第２導電型のシリコン単結晶基体の境界が隣り合っている境界近傍領域を有する請求項１または２記載のＳＯＩ半導体集積回路装置。
前記第２導電型の不純物領域と前記第１導電型のシリコン単結晶基体の境界、及び、前記第１導電型の不純物領域と前記第２導電型のシリコン単結晶基体の境界が隣り合っている境界近傍領域を有し、少なくとも前記サイドウォール及び前記境界近傍領域を除く前記第１導電型の不純物領域、前記第２導電型の不純物領域、及び前記ゲート電極上に設けられたシリサイド化物をさらに備えた請求項１または２いずれか一つに記載のＳＯＩ半導体集積回路装置。
絶縁層上において互いに隣接する第１導電型及び第２導電型のシリコン単結晶基体を形成する工程と、
前記第１導電型及び第２導電型のシリコン単結晶基体上にゲート絶縁膜を形成する工程と、
前記第１導電型及び第２導電型のシリコン単結晶基体における所定領域の前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の領域をマスクとした前記第１導電型の前記シリコン単結晶基体上に第２導電型の不純物を導入する工程と、
前記ゲート電極の領域をマスクとした前記第２導電型の前記シリコン単結晶基体上に第１導電型の不純物を導入する工程と、
前記ゲート電極のサイドウォールを形成する工程と、
前記第１導電型のシリコン単結晶基体側に前記ゲート電極及び前記サイドウォールの領域をマスクとして第２導電型の不純物を導入する工程と、
前記第２導電型のシリコン単結晶基体側に前記ゲート電極及び前記サイドウォールの領域をマスクとして第１導電型の不純物を導入する工程と、を含むＳＯＩ半導体集積回路装置の製造方法。
前記ゲート電極及び前記サイドウォール部分上を含み前記第１導電型及び第２導電型のシリコン単結晶基体の境界とその近傍上を選択的に保護層で覆う工程と、
少なくとも前記サイドウォール及び前記保護層を除く前記第１導電型の不純物領域、前記第２導電型の不純物領域、及び前記ゲート電極の露出表面上をシリサイド化する工程と、をさらに備えた請求項５記載のＳＯＩ半導体集積回路装置の製造方法。
少なくとも前記第１導電型及び第２導電型のシリコン単結晶基体それぞれの設ける領域の比によって前記第１導電型及び第２導電型のシリコン単結晶基体それぞれに設けられるトランジスタの能力を調節する請求項５または６記載のＳＯＩ半導体集積回路装置の製造方法。